WO2006008880A1 - 固体撮像装置及びサンプリング回路 - Google Patents

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Kazuya Yonemoto
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Matsushita Electric Industrial Co., Ltd.
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers

Definitions

  • the present invention relates to a solid-state imaging device suitable for an image input device typified by a video camera and a digital still camera, and more particularly to a sampling circuit for reading a signal from a MOS or CMOS type imaging device.
  • Patent Document 1 With the widespread use of image input devices such as video cameras and digital still cameras, various solid-state imaging devices have been proposed (see, for example, Patent Document 1).
  • FIG. 1 is a circuit diagram of a conventional solid-state imaging device.
  • the unit pixel photoelectric conversion element consists of a photodiode PD, a readout MOS transistor Ml, a floating diffusion FD, a reset MOS switch M2, an amplification MOS switch M3, and a row selection MOS switch M4. Every operation is controlled.
  • the column signal lines V SIGn and VSIGn + 1 have sampling MOS switch Ml 2 and clamp capacitor C
  • a sampling circuit Correlated Double Sampling circuit; hereinafter referred to as CDS circuit
  • CDS circuit Correlated Double Sampling circuit
  • the horizontal signal line HSIG has a VHB application circuit (horizontal signal line reset M ⁇ S switch Ml 5, constant voltage source) for applying a bias voltage VHB synchronized with the horizontal signal line reset pulse HR to the horizontal signal line HSIG.
  • VHB is connected.
  • FIG. 2 is a timing chart showing the operation of the conventional solid-state imaging device shown in FIG.
  • the detailed operation of the unit pixel is as follows. As shown in FIG. 2, during a certain horizontal blanking period HBLK, for a pixel row of the corresponding horizontal scanning line (for example, the m-th row), first, a row reset pulse 0> VRSTm output from the vertical shift register 90 Reset the floating diffusion FD to the power supply voltage VDD. Immediately, the row selection pal Raise VSLm to output the reset level of the pixel in which floating diffusion FD is in reset state to column signal line VSIGn.
  • clamping the pixel reset level (first pixel signal) passes through the sampling MOS switch M12 and the clamp capacitor C
  • the first electrode (the electrode connected to the sampling M ⁇ S switch M12)
  • the voltage held at the connection point becomes a value changed by the signal level CL ⁇ SH amount division ratio with respect to the clamp voltage VCL, and thereby the threshold voltage included in the amplification MOS switch M3 of the unit pixel.
  • the variation is subtracted, and the fixed pattern noise of the pixel is suppressed.
  • the voltage of the signal line HSIG changes and is output as a pixel signal.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-173997
  • the sampling circuit is basically composed of a MOS switch and a capacitor C, and the gate voltage 0> SH is set so that the MOS switch is switched from the ON state to the OFF state.
  • This equivalent circuit is the circuit shown in Fig. 3 (b) when the MOS switch is in the ON state and Fig. 3 (c) when the MOS switch is in the OFF state.
  • the input signal VIN and the sampling capacitor C are in the conductive state, and the sampling pulse 0> SH is the gate capacitance of the MOS switch.
  • Gate-source capacitance C, gate-drain capacitance C, and MOS switch are in the linear region.
  • the capacitance model changes in the OFF state, and the input signal VIN is capacitively coupled to the sampling pulse SH via the gate-drain capacitance C.
  • Sampling capacitor C is connected to sampling pulse S via gate-source capacitance C.
  • FIG. 5A is a circuit diagram showing only a portion related to only the clamp phase in the conventional circuit regarding this phase, that is, the operation of sampling the first pixel signal.
  • the threshold variation of the clamp MOS switch M16 in which the clamp pulse 0> CL enters is ⁇ V
  • the gate-source capacitance of the clamp MOS switch M16 is C
  • a Qc SH -damp -c S H + CcL + C G s A Vth - clam P
  • FIG. 5B is a circuit diagram showing only a portion related to the sample phase in the conventional circuit regarding this phase, that is, the operation of sampling the second pixel signal.
  • the threshold variation of the sampling MOS switch M12 to which the sample pulse SH enters is ⁇
  • the gate-source capacitance of the MOS switch is C
  • the sampling capacitor th-sample GS is C capacitance
  • the clamp capacitor capacitance is C
  • FIG. 5 (c) is a circuit diagram showing only a portion related to only the horizontal output phase in the conventional circuit regarding this phase, that is, the operation of outputting the signal voltage stored in the sampling capacitor to the horizontal signal line. It is.
  • the threshold variation of the column selection MOS switch M14 to which the column selection pulse ⁇ ⁇ enters is ⁇ , and the gate-source th-HSW of the M ⁇ S switch
  • the capacitance is C
  • the gate-drain capacitance is C
  • the sum of C and C and the gate oxide capacitance is
  • the conventional circuit configuration means that the vertical streak fixed pattern noise cannot be suppressed unless the threshold variation of the MOS switch is removed.
  • an object of the present invention is to provide a solid-state imaging device or the like that prevents the occurrence of fixed pattern noise having a correlation in the column direction (or the row direction) due to the non-uniformity of the sampling circuit itself.
  • a solid-state imaging device is a solid-state imaging device including a sampling circuit that samples a signal from a photoelectric conversion element, and the sampling circuit is an alternating current of the signal.
  • a clamp capacitor that is a capacitor that transmits only the component
  • a sampling MOS switch that is a MOS transistor that transmits or blocks the transmission of the signal transmitted through the clamp capacitor, and
  • the capacitance of the clamp capacitor and the capacitance of the sampling capacitor have a relationship determined by the capacitance specific to the sampling MOS switch.
  • the ratio between the capacitance of the sampling capacitor and the capacitance of the clamp capacitor is
  • a constant value determined by the capacitance specific to the sampling MOS switch is used.
  • the ratio of the total capacity in series connection to the capacity of the column signal line that transmits the signal is a constant value determined by the capacity inherent to the sampling MS switch.
  • the constant value is substantially equal to the ratio between the gate-source capacitance and the gate capacitance of the sampling MOS switch.
  • the sampling circuit further applies a bias voltage to the output line and a column selection MOS switch that is an MO switch that turns the connection between the sampling capacitor and the output line to N or OFF.
  • a bias voltage application circuit wherein the bias voltage application circuit may change a bias voltage applied to the output line in synchronization with a control signal for turning the column selection M0S switch from an ON state to an OFF state.
  • the bias voltage application circuit uses a value determined by a capacitance of the sampling capacitor, a capacitance of the clamp capacitor, a capacitance between the output line and a reference potential, and a capacitance specific to the column selection MOS switch as a proportional coefficient. The bias voltage is changed by the change amount.
  • a solid-state imaging device is a solid-state imaging device including a sampling circuit that samples a signal of photoelectric conversion element force, and includes each photoelectric conversion element for one column.
  • two sampling circuits are provided, and the two sampling circuits are connected in parallel so that one column signal line for transmitting a signal from the photoelectric conversion element for one column is used as a common input,
  • the sampling circuit includes a sampling capacitor that is a capacitor for holding the signal, and a sampling MOS switch that is a MOS transistor that transmits the signal to the sampling capacitor or blocks the transmission of the signal.
  • the ratio between the capacitance of the capacitor and the capacitance of the column signal line is a constant determined by the capacitance inherent to the sampling MOS switch. Characterized in that there.
  • the constant value is substantially equal to the ratio between the gate-source capacitance and the gate capacitance of the sampling MOS switch.
  • the sampling circuit further includes a column selection MOS switch which is a MOS switch for turning on or off a connection between the sampling capacitor and an output line, and the signal held in the sampling capacitor is transmitted to the sampling circuit.
  • a column selection MOS switch which is a MOS switch for turning on or off a connection between the sampling capacitor and an output line, and the signal held in the sampling capacitor is transmitted to the sampling circuit.
  • the column selection MOS switch may be switched from a non-conductive state to a conductive state and then to a non-conductive state. As a result, the fixed pattern noise generated from the column selection MOS switch can be canceled out.
  • the present invention can be realized not only as a solid-state imaging device as described above, but also as a single sampling circuit included in the solid-state imaging device.
  • the sampling circuit uses an MOO switch and a sampling capacitor, it is not limited to a sampling circuit for a solid-state imaging device, but can be applied as a sampling circuit for other devices.
  • a column sampling circuit (or a row sampling circuit) connected to each column signal line (or each horizontal signal line) for a MOS type or CMOS type imaging device having a column sampling circuit. It is possible to effectively cancel out the vertical streak-like fixed pattern noise that occurs as a secondary.
  • FIG. 1 is a circuit diagram of a conventional solid-state imaging device.
  • FIG. 2 is a timing chart showing the operation of a conventional solid-state imaging device.
  • FIG. 3 is a diagram showing a conventional sampling circuit.
  • FIG. 4 is a diagram for explaining a mechanism of variation in sampling voltage in a plurality of conventional sampling circuits. 5] FIG. 5 is a diagram for explaining each operation phase of the conventional sampling circuit. 6] FIG. 6 is a circuit diagram of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 7 is a timing chart showing the operation of the solid-state imaging device.
  • FIG. 8 is a diagram showing a sampling circuit of the solid-state imaging device.
  • FIG. 9 is a diagram for explaining the operation in the clamp phase of the sampling circuit.
  • FIG. 10 is a diagram for explaining the operation in the horizontal output phase of the sampling circuit.
  • FIG. 11 is a circuit diagram of a solid-state imaging device according to Embodiment 2 of the present invention. 12] FIG. 12 is a timing chart showing the operation of the solid-state imaging device.
  • FIG. 13 is a circuit diagram of the solid-state imaging device according to Embodiment 3 of the present invention.
  • FIG. 14 is a timing chart showing the operation of the solid-state imaging device.
  • FIG. 6 is a circuit diagram of the solid-state imaging device according to Embodiment 1 of the present invention.
  • the characteristic changes are the connection of the CDS circuit (column CDS circuit) connected to each column signal line VSIGn and VSIGn + 1 and the column CDS. It is an element configuration in the circuit.
  • This column CDS circuit consists of clamp capacitor C, sampling M
  • Clamp pulse on signal line HSIG 0> Apply bias voltage VHB synchronized with CL VHB modulation circuit (horizontal signal line reset MOS switch M15, constant voltage source V0, resistors Rl, R2) and column selection MOS switch M14 control gate It consists of a circuit (MOS switches with gates Gl and G2).
  • FIG. 7 is a timing chart showing the operation of the solid-state imaging device shown in FIG.
  • the operation of the mth pixel row is as follows. First, at the beginning of the horizontal blanking period HBLK, a row reset pulse 0> VRSTm is generated from the vertical shift register 90, and the signal charge photoelectrically converted by the photodiode PD for the pixel in the m-th row is converted into a signal voltage. Resetting diffusion FD to power supply voltage VDD.
  • the process proceeds to the clamp phase (t ⁇ tl), and the row selection pulse VSLm, sample pulse SH, clamp pulse CL, and clamp / horizontal signal line reset pulse CL_HR rise.
  • the column signal lines (VSIG1,..., VSIGn,..., VSIGN) output the first pixel signal that resets the floating diffusion FD from the pixels in the m-th row, and the column signal lines VSIGn
  • the bias voltage VHB is applied to the electrode on the sampling MOS switch Ml 2 side of the sampling capacitor C while the voltage is the first pixel signal.
  • the bias voltage VHB at this time is a value obtained by adding a voltage obtained by dividing the voltage in the high state of the clamp pulse CL by the resistors R1 and R2 and the constant voltage V0.
  • the clamp pulse 0> CL falls, and this clamp pulse turns off the column selection MOS switch M14 via the gated MOS switch G1, so that the sampling capacitor C is clamped to the bias voltage VHB.
  • the false voltage VHB drops by a certain voltage (the voltage of the clamp pulse and the voltage determined by the resistors R1 and R2) in synchronization with the fall of the clamp pulse 0> CL. If it is no longer necessary to apply the noise voltage VHB to the sampling capacitor C, the clamp and horizontal signal line reset
  • the pulse CL CL_HR is lowered to complete the clamp phase.
  • the vertical shift register 90 power column read pulse VRDm is generated for floating diffusion FD transfer of the signal charge photoelectrically converted by the photodiode PD before entering the Sampno reference phase. Then, the potential of the floating diffusion FD changes according to the number of signal charges photoelectrically converted by the photodiode PD, and the second pixel signal of the pixel power in the m-th row is output.
  • the difference between the first and second pixel signals with respect to the noisy voltage VHB, that is, the threshold voltage variation (pixel fixed pattern noise) of the amplification MOS switch M3 in the pixel is subtracted from the electrode. A voltage that depends only on the quantity appears.
  • the sampling pulse 0> SH is lowered to hold the signal in the sampling capacitor C, and this phase is completed.
  • the column selection pulse ⁇ sequentially generated from the horizontal shift register 91 in the horizontal direction appears on the horizontal signal line HSIG in order from the pixel end of the m-th row. Before each pixel signal appears, it is necessary to reset the horizontal signal line HSIG, so a clamp and horizontal signal line reset pulse CL_HR is generated at the beginning of one pixel period (lpixel).
  • a column selection pulse ⁇ ⁇ is generated in the latter half of one pixel period, and the pixel signal held in the sampling capacitor C is converted to water.
  • the signal is output to the flat signal line HSIG, and the voltage change during one pixel period is detected by the CDS circuit 93 connected to the output of the amplifier circuit AMP92 and output as a pixel signal.
  • the column selection MOS switch M14 control gate circuit MOS switches with gates Gl and G2
  • the column selection MOS switch M14 is switched by the clamp pulse ⁇ CL during the blanking period HBLK and by the column selection pulse ⁇ during the horizontal video period.
  • FIGS. 8A to 8D are circuit diagrams for explaining the mechanism.
  • Figure 8 (a) shows the sampling circuit in this embodiment.
  • a capacitive signal source C is provided on the input signal side, and the drain of the sampling MOS switch Q1 is connected.
  • Sampling Capacitor C connected to the source side of M ⁇ S switch Q1
  • FIGS. 8B and 8C are equivalent circuits (capacitance models) when the sampling MOS switch Q1 is in the ON state and the OFF state, respectively.
  • the gate capacitance C is
  • the sampling pulse S reaches the threshold V of the sampling MOS switch Q1 from the power supply voltage VDD until the A period and then to GND.
  • the sampling circuit becomes the equivalent circuit shown in FIG. 8 (b) in the A period, and becomes the equivalent circuit shown in FIG. 8 (c) in the B period. From these equivalent circuits, the amount of charge Q (V) entering the sampling capacitor C in period A and period B, respectively.
  • the ratio of the capacitance values of the clamp capacitor C and the sampling capacitor C shown in FIG. 6 can be determined.
  • CCCC is the gate capacity of the sampling MOS switch Ml 2 respectively.
  • clamp and horizontal output are performed with the same MOS switch (column selection M ⁇ S switch M14).
  • VHB bias voltage
  • CCCC is the gate capacity of the column select MOS switch M14.
  • Fig. 9 is a diagram for explaining the variation in the amount of charge in the clamp phase
  • Fig. 9 (a) shows the points that affect the amount of charge entering the sampling capacitor C in the clamp phase.
  • FIG. 9 (b) is a diagram showing a waveform of the clamp pulse CL in the clamp phase.
  • the bias voltage VHB becomes capacitive in the horizontal signal line HSIG as viewed from the column selection MOS switch M14 (capacitance CI shown in FIG. 8 (a)).
  • the period A to the period B are changed in synchronization with the clamp pulse ⁇ CL.
  • the column selection MOS switch M14 is caused by different threshold voltages V and V.
  • Fig. 9 is a diagram for explaining the variation in the amount of charge in the horizontal output phase
  • Fig. 10 (a) affects the amount of charge entering the sampling capacitor C in the horizontal output phase.
  • FIG. 10 (b) is a diagram showing the waveform of the column selection pulse ⁇ in the horizontal output phase.
  • the ratio of the capacitance values of clamp capacitor C and sampling capacitor C is determined from the capacitance of each part of sampling MOS switch M12.
  • the bias voltage VHB applied to the horizontal signal line is changed in synchronization with the clamp pulse ⁇ CL.
  • the column selection pulse ⁇ ⁇ during the horizontal blanking period HBLK If it is output at the same timing as the force S clamp node CL, the bias voltage VHB may be changed in synchronization with the column selection pulse ⁇ Hn output during such a horizontal blanking period HBLK. That is, if the bias voltage can be modulated in synchronization with the signal that controls the column selection MOS switch M14 from the ON state to the OFF state in the clamp phase, the column selection is performed even if the modulation signal is the clamp pulse ⁇ CL. It may be a pulse ⁇ Hn.
  • FIG. 11 is a circuit diagram of the solid-state imaging device according to Embodiment 2 of the present invention.
  • the solid-state imaging device in the present embodiment is basically composed of an imaging element and a column CDS circuit as in the first embodiment, but the connection of the IJCDS circuit is different from that in the first embodiment. The following description will focus on the differences from the first embodiment.
  • the input of the “l” CDS circuit is the drain of the sampling MOS switch M12, and a clamp capacitor C is connected to the source side. Sampling capacitor C is
  • the drain of the column select MOS switch corresponds to the output of the column CDS circuit and is connected to the horizontal signal line HSIG.
  • the horizontal signal line HSIG is connected to a clamp and horizontal signal line reset bias circuit, and is composed of a bias voltage VHB and a clamp and horizontal signal line reset MOS switch.
  • FIG. 12 is a timing chart showing the operation of the solid-state imaging device shown in FIG. The difference from the first embodiment regarding the operation is shown in Fig. 8 (a) because the signal output (voltage source) from the pixel where the column signal line VSIGn is not capacitive is directly visible when viewed from the sampling MOS switch M12.
  • GH CGSH + CGOH + CGDH
  • clamp capacitor C and the sampling capacitor C are connected in series.
  • the ratio to the capacity of VSIG should be a constant value that determines the capacity of each part of sampling MOS switch M12.
  • the clamp capacitor C and the capacitance value of the sampling capacitor C have a fixed relationship, and the column signal line VSIG is set in the sampling phase.
  • FIG. 13 is a circuit diagram of the solid-state imaging device according to Embodiment 3 of the present invention.
  • this solid-state imaging device for each column signal line VSIGn, two sampling circuits (sampling MOS switch M6, column selection M0S switch M8, and sampling capacitor C force) are used instead of the CDS circuit in the first embodiment.
  • Sampling circuit and sampling MOS switch for each column signal line VSIGn, two sampling circuits (sampling MOS switch M6, column selection M0S switch M8, and sampling capacitor C force) are used instead of the CDS circuit in the first embodiment. Sampling circuit and sampling MOS switch
  • a differential AMP 94 connected to the two horizontal signal lines HSIG1 and HSIG2 is provided.
  • This solid-state imaging device includes a first pixel signal from the image sensor (a signal from the reset floating diffusion FD) and a second pixel signal (the floating diffusion FD after the charge of the photodiode PD is transferred). Unlike the double sampling, the first and second pixel signals are sampled by separate sampling circuits and are sent to two independent horizontal signal lines HSIG1 and HSIG2, respectively. This is a circuit that realizes a method of canceling the fixed pattern noise of the pixel by outputting them to the inverting input and non-inverting input of the differential AMP94.
  • the clamp phase does not exist. Therefore, level out cuff In Aze, as shown in the timing chart of FIG. 14, in order to apparently cancel the charges coming from the column selection MOS switches M8 and M9, the horizontal signal line reset signal HRST is used at the beginning of one pixel period (lpixel). After resetting the signal lines HSIG1 and HSIG2, the column selection MOS switches ⁇ 8 and ⁇ 9 are temporarily turned on by outputting the column selection pulse ⁇ to the middle of one pixel period.
  • the signals of the horizontal signal lines HSIG1 and HSIG2 are used as video signals, so that a secondary vertical signal generated from the column selection MOS switch is obtained. Streaky Fixed pattern noise can be canceled out.
  • the capacitance of the sampling capacitor C and the column signal As described above, according to the present embodiment, the capacitance of the sampling capacitor C and the column signal
  • the ratio of line VSIG to capacitance C is set to a constant value
  • Line VSIGn is electrically floated, the horizontal signal line is reset during one pixel period, and then the column selection M ⁇ S switch is temporarily set to ⁇ N.
  • the column selection M ⁇ S switch is temporarily set to ⁇ N.
  • the present invention is a solid-state image pickup device used for an image input device such as a video camera or a digital still camera, and particularly a solid-state image pickup device that includes a sampling circuit that reads a signal from an MOS or CMOS-type image pickup device. It can be used as an imaging device or the like.

Abstract

　サンプリング回路自体の不均一性に起因する列方向（又は行方向）に相関を持った固定パターンノイズの発生を防止した固体撮像装置を提供する。光電変換素子ＰＤからの信号をサンプリングするサンプリング回路を備える固体撮像装置であって、サンプリング回路は、信号の交流成分だけを伝達するクランプキャパシタＣCLと、クランプキャパシタＣCLを介して伝達された信号を保持するためのサンプリングキャパシタＣSHと、信号をサンプリングキャパシタＣSHに伝達する又はその伝達を遮断するサンプリングＭＯＳスイッチＭ１２とを備え、クランプキャパシタＣCLの容量とサンプリングキャパシタＣSHの容量との比は、サンプリングＭＯＳスイッチＭ１２固有の容量で決定される一定値とする。                                                                                 

Description

明 細 書
固体撮像装置及びサンプリング回路
技術分野
[0001] 本発明は、ビデオカメラ、デジタルスチルカメラを代表とする画像入力装置などに好 適な固体撮像装置に関し、特に MOS又は CMOS型撮像素子からの信号を読み出 すサンプリング回路に関する。
背景技術
[0002] ビデオカメラ、デジタルスチルカメラを代表とする画像入力装置の普及に伴い、様 々な固体撮像装置が提案されてレ、る (例えば、特許文献 1参照)。
[0003] 図 1は、従来の固体撮像装置の回路図である。単位画素（光電変換素子）が、フォト ダイオード PD、読み出し MOSトランジスタ Ml、フローティングディフュージョン FD、 リセット MOSスィッチ M2、増幅 MOSスィッチ M3、行選択 MOSスィッチ M4で構成 され、垂直シフトレジスタ 90が画素を同一行ごとに動作を制御している。列信号線 V SIGn、 VSIGn+ 1には、サンプリング MOSスィッチ Ml 2、クランプキャパシタ C
CL、 サンプリングキャパシタ C 、クランプ M〇Sスィッチ Ml 6により構成された相関 2重サ
SH
ンプリング回路（Correlated Double Sampling回路；以後 CDS回路という。）が 接続され、 CDS回路で画素の固定パターンノイズが抑圧された信号が、水平シフトレ ジスタ 91で制御された列選択 M〇Sスィッチ M14を介して水平信号線 HSIGに出力 され、増幅回路 AMP92及び CDS93を経て、画像信号として出力される。なお、水 平信号線 HSIGには、水平信号線リセットパルス HRに同期したバイアス電圧 VHB を水平信号線 HSIGに印加するための VHB印加回路（水平信号線リセット M〇Sスィ ツチ Ml 5、定電圧源 VHBが接続されている。
[0004] 図 2は、図 1に示された従来の固体撮像装置の動作を示すタイミングチャートである 。単位画素の詳細な動作は以下のようになつている。図 2に示されるように、ある水平 ブランキング期間 HBLK中、該当する水平走査ライン (例えば m行目）の画素行につ いて、まず垂直シフトレジスタ 90から出ている行リセットパルス 0>VRSTmにより、フロ 一ティングディフュージョン FDを電源電圧 VDDにリセットする。すぐに、行選択パル ス VSLmを立ち上げて、フローティングディフュージョン FDがリセット状態にある画 素のリセットレベルを列信号線 VSIGnに出力させる。
[0005] この画素のリセットレベルを列信号線 VSIGnに接続された CDS回路が第 1のサン プリング動作（以後、クランプという。）を行う。このクランプは、サンプリング MOSスィ ツチ M12を通って画素のリセットレベル（第 1の画素信号）がクランプキャパシタ C の
CL
第 1電極（サンプリング M〇Sスィッチ M12と接続されている電極）に与えられ、クラン
' J CL
(クランプ MOSスィッチ M16と接続されている電極）に与えられている間に、クランプ MOSスィッチ M16の制御電極（以後、ゲート電極という。）に入るクランプパルス Φ〇 Lが立下げることで、クランプキャパシタ C とサンプリングキャパシタ C の接続点をク
Cし SH
ランプ電圧 VCLに保持する動作が行われる（t = tl〜t = t2)。
[0006] その後、同じ水平ブランキング期間 HBLKの中盤に行読み出しパルス VRDmが 立ち上がることで、フォトダイオード PDから信号電荷がフローティングディフュージョ ン FDに転送されると、列信号線 VSIGnには信号電荷に応じた変化が信号レベル（ 第 2の画素信号）として現れるので、この信号レベルを CDS回路が第 2のサンプリン グ動作（以後サンプル）をする。このサンプルは、サンプリングパルス SHを立ち下 げることで、列信号線 VSIGnの電圧変化 (信号レベルとリセットレベルの差分）がクラ ンプキャパシタ C とサンプリングキャパシタ C の接続点に保持される（t=t3〜t=t
CL SH
4)。このとき、その接続点に保持される電圧は、クランプ電圧 VCLを基準に信号レべ リ CL ^ SH 量分割比分だけ変化した値になり、これにより単位画素の増幅 MOSスィッチ M3に 含まれる閾値電圧バラツキは差し引かれ、画素の固定パターンノイズが抑圧される。
[0007] ここで保持された電圧は、水平シフトレジスタ 91により制御された列選択 M〇Sスィ ツチ M14を介して、列ごとに順次水平信号線 HSIGに現れる（t = t5〜t = t6)。この とき、サンプリングキャパシタ C と水平信号線 HISGの容量 C の容量分割により水平
SH H
信号線 HSIGの電圧が変化し、それが画素の信号になって出力される。
特許文献 1：特開平 10— 173997号公報
発明の開示 発明が解決しょうとする課題
[0008] し力、しながら、このような従来のサンプリング回路では、各列信号線に接続されてレ、 る CDS回路を構成する MOSスィッチの閾値電圧のバラツキ (各列信号間における バラツキ）に起因する固定パターンノイズが発生するという問題がある。
[0009] 複数のサンプリング回路において、それぞれのサンプリング電圧にバラツキが発生 する支配的なメカニズムは次の通りである。
[0010] サンプリング回路は、図 3 (a)に示されるように、基本的に MOSスィッチとキャパシタ C で構成され、 MOSスィッチを ON状態から OFF状態になるようゲート電圧 0> SH
SH
を変化させることにより動作する。この等価回路は、 MOSスィッチが ON状態のときが 図 3 (b)、 MOSスィッチが OFF状態のときが図 3 (c)に示される回路となる。図 3 (a) の等価回路に示されるように、 ON状態では入力信号 VINとサンプリングキャパシタ C は導通状態にあり、サンプリングパルス 0> SHが MOSスィッチのゲートキャパシタン
SH
ス Cで容量結合した形になっている。ただし、ゲートキャパシタンスの一方で Cは、
G G
ゲートソース間容量 C 、ゲートドレイン間容量 C 、及び MOSスィッチが線形領域の
GS GD
動作点に入っているときのゲート酸化膜 (チャネル間）容量 c の合計である。一方、
GO
図 3 (c)の等価回路に示されるように、 OFF状態では容量モデルが変化し、入力信 号 VINはゲートドレイン間容量 C を介してサンプリングパルス SHと容量結合し、
GD
サンプリングキャパシタ C はゲートソース間容量 C を介してサンプリングパルス S
SH GS
Hと容量結合し、入力信号 VINとサンプリングキャパシタ C との間は非導通状態に
SH
なっている。
[0011] このような M〇Sスィッチのキャパシタンスモデルを用いて、図 4 (a)に示されるように 、同じ 2つのサンプリング回路が異なる閾値電圧 V 、 V を持った MOSスィッチで構
thl th2
成されている時に、図 4 (b)に示されるような閾値電圧の差 (バラツキ） A V に起因し
th
て、次に式で示されるように、サンプリングされる電圧の差 (バラツキ） A SHが発生す る。
[0012] [数 1] ™ Τ^¾Γ
AV5H=VSH 1- VSH2= .„ C - 、 A th
(し SH +し GSJ
[0013] このようなメカニズムに従って、図 1に示された従来の固体撮像装置においては、以 下のような動作フェーズにおいてバラツキが発生する。
(クランプフェーズ；図 2における t = tl t = t2)
[0014] 図 5 (a)は、このフェーズ、すなわち第 1の画素信号をサンプリングする動作に関し て、従来回路の中でクランプフェーズにだけ関係した部分だけを示す回路図である。 このとき、クランプパルス 0> CLが入るクランプ MOSスィッチ M16の閾値バラツキを Δ V 、そのクランプ MOSスィッチ M16のゲートソース間容量を C 、サンプリングキ th-clamp Go
ャパシタ容量を C 、クランプキャパシタ容量を C とすると、サンプリングキャパシタに
SH (X
蓄積される電荷のバラツキ Δ Q (閾値バラツキを電荷に換算したもの）は次の
SH-damp
式で示される。
[0015] [数 2] SH
A QcSH- damp =- cSH+CcL+CGs A Vth- clamP
(サンプルフェーズ；図 2における t = t3 t = t4)
[0016] 図 5 (b)は、このフェーズ、すなわち第 2の画素信号をサンプリングする動作に関し て、従来回路の中でサンプルフェーズにだけ関係した部分だけを示す回路図である 。このとき、サンプルパルス SHが入るサンプリング MOSスィッチ M12の閾値バラ ツキを Δ ν 、その MOSスィッチのゲートソース間容量を C 、サンプリングキャパ th - sample GS シタ容量を C 、クランプキャパシタ容量を C とすると、サンプリングキャパシタに蓄
SH C
積される電荷のバラツキ は次の式で示される。
CSH— sample
[0017] [数 3] ^ CSHCCL
7^ ~し GS
し Sj_l卞し CL
A QcSH- sample -- ~ ^ ^ ^th- sample
し e
し SH卞し CL ―
(水平出力フェーズ；図 2における t = t5 t=t6)
[0018] 図 5 (c)は、このフェーズ、すなわちサンプリングキャパシタに記憶された信号電圧 を水平信号線に出力する動作に関して、従来回路の中で水平出力フェーズにだけ 関係した部分だけを示す回路図である。このとき、列選択パルス Φ Ηηが入る列選択 MOSスィッチ M14の閾値バラツキを Δν 、その M〇Sスィッチのゲートソース間 th-HSW
容量を C 、ゲートドレイン間容量を C 、及び C と C とゲート酸化膜容量の合計を
GS GD GS GD
Cとすると、サンプリングキャパシタと水平信号線容量 Cを持つ水平信号線に現れる
G H
電荷量のバラツキ Δ (3 は次の式で示される。
CSHCH-Hout
[0019] [数 4]
Figure imgf000007_0001
[0020] 以上の 3つのフェーズにおいて、個々に独立した M〇Sスィッチの閾値バラツキによ り電荷バラツキが発生するため、すべてのフェーズのバラツキが加算され、縦筋状の 固定パターンノイズになる。水平信号線に現れる信号電圧のばらつきに直すと、次の 式のようになる。
[0021] [数 5]
Figure imgf000007_0002
[0022] つまり、各列信号に接続された CDS回路を構成するクランプ MOSスィッチ M16、 サンプリング MOSスィッチ M12及び列選択 MOSスィッチ M14の閾値電圧のバラッ キ (各 CDS回路間における不均一性）に起因して、同一の入力信号であっても、各 列ごとに、異なる電圧が生じることになる。この結果、従来の回路構成では MOSスィ ツチの閾値バラツキを取り除かない限り縦筋状の固定パターンノイズが抑圧できない ことを意味している。
[0023] そこで、本発明は、サンプリング回路自体の不均一性に起因する列方向（又は行方 向）に相関を持った固定パターンノイズの発生を防止した固体撮像装置等を提供す ることを目的とする。
課題を解決するための手段
[0024] 上記目的を達成するために、本発明に係る固体撮像装置は、光電変換素子からの 信号をサンプリングするサンプリング回路を備える固体撮像装置であって、前記サン プリング回路は、前記信号の交流成分だけを伝達するキャパシタであるクランプキヤ パシタと、前記クランプキャパシタを介して伝達された前記信号を保持するためのキ 伝達する又はその伝達を遮断する MOSトランジスタであるサンプリング MOSスイツ チとを備え、前記クランプキャパシタの容量と前記サンプリングキャパシタの容量とは 、前記サンプリング MOSスィッチ固有の容量で決定される関係を有することを特徴と する。
[0025] たとえば、前記サンプリング M〇Sスィッチが前記クランプキャパシタと前記サンプリ ングキャパシタとの間に直列に接続される場合には、前記サンプリングキャパシタの 容量と前記クランプキャパシタの容量との比は、前記サンプリング MOSスィッチ固有 の容量で決定される一定値とし、前記クランプキャパシタが前記サンプリング MOSス イッチと前記サンプリングキャパシタとの間に直列に接続される場合には、前記サン プリングキャパシタと前記クランプキャパシタとの直列接続における総容量と前記信 号を伝送する列信号線の容量との比は、前記サンプリング M〇Sスィッチ固有の容量 で決定される一定値とする。なお、前記一定値は、前記サンプリング MOSスィッチの ゲートソース間容量とゲート容量の比に略等しい値である。
[0026] これによつて、複数のサンプリング回路においてサンプリング MOSスィッチの閾値 電圧にバラツキがあつても、サンプリングキャパシタに入る電荷量はそのバラツキの影 響を受けることがないので、サンプリングフェーズにおける信号バラツキが防止され、 サンプリング回路自体の不均一性に起因する列方向（又は行方向）に相関を持った 固定パターンノイズの発生が防止される。
[0027] ここで、前記サンプリング回路はさらに、前記サンプリングキャパシタと出力線との接 続を〇N又は OFFにする M〇Sスィッチである列選択 MOSスィッチと、前記出力線 にバイアス電圧を印加するバイアス電圧印加回路とを備え、前記バイアス電圧印加 回路は、前記列選択 M〇Sスィッチを ON状態から OFF状態にする制御信号に同期 して、前記出力線に印加するバイアス電圧を変化させてもよい。たとえば、前記バイ ァス電圧印加回路は、前記サンプリングキャパシタの容量、前記クランプキャパシタ の容量、前記出力線と基準電位間の容量及び前記列選択 MOSスィッチ固有の容 量で定まる値を比例係数とする変化分だけ、前記バイアス電圧を変化させる
これによつて、クランプパルスに同期して出力線へのバイアス電圧を変調するので、 クランプフェーズにおける信号バラツキが防止され、サンプリング回路自体の不均一 性に起因する列方向（又は行方向）に相関を持った固定パターンノイズの発生が防 止される。
[0028] また、上記目的を達成するために、本発明に係る固体撮像装置は、光電変換素子 力 の信号をサンプリングするサンプリング回路を備える固体撮像装置であって、 1列 分の光電変換素子ごとに、前記サンプリング回路を 2つ備え、前記 2つのサンプリン グ回路は、前記 1列分の光電変換素子からの信号を伝達する 1つの列信号線を共通 の入力とするように並列に接続され、前記サンプリング回路は、前記信号を保持する ためのキャパシタであるサンプリングキャパシタと、前記信号を前記サンプリングキヤ パシタに伝達する又はその伝達を遮断する MOSトランジスタであるサンプリング MO Sスィッチとを有し、前記サンプリングキャパシタの容量と前記列信号線の容量との比 は、前記サンプリング MOSスィッチ固有の容量で決定される一定であることを特徴と する。なお、前記一定値は、前記サンプリング M〇Sスィッチのゲートソース間容量と ゲート容量の比に略等しい値である。これによつて、 1つの列信号線 (又は、行信号 線）にっき 2つのサンプリング回路を備える方式、つまり、相関 2重サンプリングと異な るサンプリング方式についても、各サンプリング回路自体の不均一性に起因する列方 向（又は行方向）に相関を持った固定パターンノイズの発生が防止される。 [0029] また、前記サンプリング回路はさらに、前記サンプリングキャパシタと出力線との接 続を ON又は OFFにする MOSスィッチである列選択 MOSスィッチを有し、前記サン プリングキャパシタに保持された信号を前記出力線に出力する際に、前記列選択 M OSスィッチを非導通状態から導通状態にした後に非導通状態にしてもよい。これに よって、列選択 MOSスィッチから発生する固定パターンノイズを打ち消すことができ る。
[0030] なお、本発明は、以上のような固体撮像装置として実現することができるだけでなく 、固体撮像装置が備えるサンプリング回路単体として実現してもよい。 M〇Sスィッチ とサンプリングキャパシタを使用したサンプリング回路であれば、固体撮像装置用の サンプリング回路だけに限られず、他の装置用のサンプリング回路として適用するこ ともできるカゝらである。
発明の効果
[0031] 本発明によれば、列サンプリング回路を有する MOS型又は CMOS型撮像素子な どについて、各列信号線 (又は各水平信号線）に接続された列サンプリング回路（又 は行サンプリング回路)から副次的に発生する縦筋状の固定パターンノイズを効果的 に打ち消すことができる。
[0032] さらに、列 CDS回路を用いた固体撮像装置では、従来の方式では、 MOSスィッチ の持っている各部容量を無視できるぐらいにサンプリングキャパシタゃクランプキャパ シタを大きくしなければ縦筋状の固定パターンノイズを低減することができないのに 対して、本発明では、サンプリングキャパシタゃクランプキャパシタの容量が一定の関 係を有する限り、必要最小限のサンプリングキャパシタ容量やクランプキャパシタ容 量で済ますことができ、固体撮像装置の小型化が可能なる。
図面の簡単な説明
[0033] [図 1]図 1は、従来の固体撮像装置の回路図である。
[図 2]図 2は、従来の固体撮像装置の動作を示すタイミングチャートである。
[図 3]図 3は、従来のサンプリング回路を示す図である。
[図 4]図 4は、従来の複数のサンプリング回路においてサンプリング電圧のバラツキが 発生するメカニズムを説明する図である。 園 5]図 5は、従来のサンプリング回路の各動作フェーズを説明する図である。 園 6]図 6は、本発明の実施の形態 1における固体撮像装置の回路図である。
園 7]図 7は、同固体撮像装置の動作を示すタイミングチャートである。
[図 8]図 8は、同固体撮像装置のサンプリング回路を示す図である。
[図 9]図 9は、同サンプリング回路のクランプフェーズにおける動作を説明する図であ る。
[図 10]図 10は、同サンプリング回路の水平出力フェーズにおける動作を説明する図 である。
[図 11]図 11は、本発明の実施の形態 2における固体撮像装置の回路図である。 園 12]図 12は、同固体撮像装置の動作を示すタイミングチャートである。
園 13]図 13は、本発明の実施の形態 3における固体撮像装置の回路図である。
[図 14]図 14は、同固体撮像装置の動作を示すタイミングチャートである。
符号の説明
PD フォトダイオード
FD フローティングディフュージョン
Ml 読み出し MOSトランジスタ
M2 リセット MOSスィッチ
M3 増幅 MOSスィッチ
M4 行選択 MOSスィッチ
M5 負荷 MOSトランジスタ
M6、 M7、M12 サンプリング M〇Sスィッチ
M8、 M9、 M14 列選択 M〇Sスィッチ
M10、 Mi l , M15 水平信号線リセット MOSスィッチ
C 、 C 、 C サンプリングキャパシタ
C クランプキャパシタ
Cし
R1、R2 抵抗
V 定電圧源
0
Gl、 G2 ゲート付き MOSスィッチ 発明を実施するための最良の形態
[0035] 以下、本発明の実施の形態について図面を用いて詳細に説明する。
[0036] (実施の形態 1)
図 6は、本発明の実施の形態 1における固体撮像装置の回路図である。図 1に示さ れた従来の回路と比較して回路上変更されている特徴的な点は、列信号線 VSIGn 、 VSIGn+ 1毎に接続された CDS回路（列 CDS回路）の接続とその列 CDS回路に おける素子構成である。この列 CDS回路は、クランプキャパシタ C 、サンプリング M
OSスィッチ M12、サンプリングキャパシタ C 、列選択 MOSスィッチ M14、水平信
SH
号線 HSIGにクランプパルス 0> CLに同期したバイアス電圧 VHBを印加する VHB変 調回路（水平信号線リセット MOSスィッチ M15、定電圧源 V0、抵抗 Rl、 R2)及び 列選択 MOSスィッチ M14の制御用ゲート回路（ゲート付き MOSスィッチ Gl、 G2) により構成されている。
[0037] 図 7は、図 6に示された固体撮像装置の動作を示すタイミングチャートである。 m行 目の画素行の動作は次に通りである。まず、水平ブランキング期間 HBLKのはじめ に、垂直シフトレジスタ 90から行リセットパルス 0>VRSTmが発生し、 m行目の画素に ついてフォトダイオード PDで光電変換された信号電荷を信号電圧に変換するフロー ティングディフュージョン FDを電源電圧 VDDにリセットする。
[0038] 次にクランプフェーズ（t≤tl)に移り、行選択パルス VSLm、サンプルパルス S H、クランプパルス CL、クランプ兼水平信号線リセットパルス CL_HRが立ち上 がる。このとき、列信号線 (VSIG1 , . . . ， VSIGn, . . . , VSIGN)には m行目の画 素からフローティングディフュージョン FDをリセットした第 1の画素信号が出力され、 列信号線 VSIGnの電圧が第 1の画素信号になっている状態でサンプリングキャパシ タ C のサンプリング MOSスィッチ Ml 2側の電極にバイアス電圧 VHBが与えられる
SH
。なお、このときのバイアス電圧 VHBは、クランプパルス CLの High状態における 電圧を抵抗 R1及び R2で分圧した電圧と定電圧 V0とを加算した値である。
[0039] その後、クランプパルス 0> CLが立下り、このクランプパルス がゲート付き MO Sスィッチ G1を介して列選択 MOSスィッチ M14を OFF状態にするので、サンプリン グキャパシタ C がバイアス電圧 VHBにクランプされる（t = tl〜t=t2)。このとき、バ ィァス電圧 VHBは、クランプパルス 0> CLの立下りに同期して、一定電圧（クランプパ ルス の電圧と抵抗 R1及び R2で定まる電圧）だけ下降する。ノくィァス電圧 VHB をサンプリングキャパシタ C に与える必要がなくなればクランプ兼水平信号線リセッ
SH
トパルス φ CL _ HRを立ち下げ、クランプフェーズを完了する。
[0040] 次に、サンプノレフヱーズに入る前にフォトダイオード PDで光電変換した信号電荷を フローティングディフュージョン FD転送するため垂直シフトレジスタ 90力 列読み出 しパルス VRDmを発生する。すると、フローティングディフュージョン FDの電位が フォトダイオード PDで光電変換された信号電荷の数に応じて変化し、 m行目の画素 力 第 2の画素信号が出力される。
[0041] この後サンプノレフヱーズに入る力 S、すでに列信号線 VSIGnには第 2の画素信号が 出力されているので、クランプキャパシタ C とサンプリング MOSスィッチ M12を介し て容量結合によりサンプリングキャパシタ C のサンプリング MOSスィッチ M12側の
SH
電極に、ノくィァス電圧 VHBを基準にした第 1と第 2の画素信号の差分、つまり画素内 の増幅 MOSスィッチ M3の閾値バラツキ（画素の固定パターンノイズ）が差し引かれ た、光電変換の電荷量だけに依存した電圧が現れる。サンプノレフェーズ (t=t4〜t = t5)では、サンプルパルス 0> SHを立ち下げる動作を行いサンプリングキャパシタ C に信号を保持させ、このフェーズを完了する。
SH
[0042] 画素のフローティングディフュージョン FDをリセットする動作からサンプルフェーズ が水平ブランキング期間 HBLK中に行われ、その後の水平映像期間中、水平出力 フェーズ (t = t6〜t = t7)では、サンプリングキャパシタ C に保持された画素信号が
SH
水平シフトレジスタ 91から水平方向に順次発生する列選択パルス ΦΗηにより、 m行 目の画素の端から順に水平信号線 HSIGに現れる。おのおのの画素信号が現れる 前に、水平信号線 HSIGをリセットする必要があるので 1画素期間（lpixel)の最初に クランプ兼水平信号線リセットパルス CL_HRを発生させる。 1画素期間の後半に 列選択パルス Φ Ηηを発生し、サンプリングキャパシタ C に保持された画素信号を水
SH
平信号線 HSIGに出力させ、 1画素期間中の電圧変化を増幅回路 AMP92の出力 に接続された CDS回路 93で検出し、画素信号として出力する。なお、列選択 MOS スィッチ M14の制御用ゲート回路（ゲート付き MOSスィッチ Gl、 G2)によって、水平 ブランキング期間 HBLK中はクランプパルス Φ CLにより、水平映像期間中は列選択 パルス Φ Ηηにより、列選択 MOSスィッチ M14が制御されるように切り替えられる。
[0043] 次に、本実施の形態の固体撮像装置において、列毎に接続された個々の列 CDS 回路が固定パターンノイズを発生しなレ、メカニズムを説明する。
[0044] 図 8 (a)〜（d)は、そのメカニズムを説明するための回路図である。図 8 (a)は、本実 施の形態におけるサンプリング回路を示す。ここでは、入力信号側に Cという容量性 の信号源を有し、サンプリング MOSスィッチ Q1のドレインが接続されている。サンプ リング M〇Sスィッチ Q1のソース側にはサンプリングキャパシタ Cが接続された構成
S
になっている。このとき、信号源容量 Cとサンプリングキャパシタ Cの容量との比を一
I S
定値にすることで、複数あるサンプリング回路において M〇Sスィッチの閾値にバラッ キがあったとしても、サンプリングする電圧にバラツキを生じないようにすることができ る。
[0045] 図 8 (b)及び（c)は、それぞれ、サンプリング MOSスィッチ Q1が ON状態と OFF状 態における等価回路 (キャパシタンスモデル)である。ゲートキャパシタンス C は、ゲ
G
ートソース間容量 C 、ゲートドレイン間容量 C 、ゲート酸化膜容量 C の合計を表
GS GD GO
す。つまり、以下の式が成り立つ。
[0046] C =C + C +C
G GS GD GO
いま、図 8 (d)に示されるように、サンプリングパルス Sが電源電圧 VDDからサン プリング MOSスィッチ Q1の閾値 V に達するまでを A期間、その後 GNDに至るまで
th
を B期間とすると、サンプリング回路は A期間においては図 8 (b)に示される等価回路 となり、 B期間においては図 8 (c)に示される等価回路となる。これらの等価回路から、 A期間と B期間それぞれにおいてサンプリングキャパシタ Cに入る電荷量 Q (V )
S CS-A th と Q (V )は、以下の式で表される。
CS-B th
[0047] [数 6]
Q cs-A(Vth)= Cs¾Cg (AVth- VDD) [0048] この結果、閾値の違う（V . 、 V 構成された 2つのサ ンプリング回路（ における A期間、 B期間に入ってくる電荷 量の差 Q (A期間における電荷量の差 (Q (V )— Q (V ) )と B期間における
CS A thl A th2
電荷量の差 (Q (V ) -Q (V ) )の合計）は、
[0049] [数 7]
△Qcs = QA(V ) - QA(vth2) + QB(Vthl) - QB( Vth2)
Figure imgf000015_0001
で示される。この電荷量の差 Δ (3 をゼロにする条件式、及び、上記ゲートキャパシ
CS
タンス Cの関係式より、以下の式が成り立つ。
[0050] [数 8]
― ^GS
CGO+CGD
[0051] これから、信号源容量 Cとサンプリングキャパシタ Cの容量との比を一定値にするこ
I S
とで、電荷量の差 Δ (3 がゼロとなるので、 2つのサンプリング回路でサンプルされる
CS
電圧に差が無くなる。
[0052] この関係式を本実施の形態に適用することで、図 6に示されたクランプキャパシタ C とサンプリングキャパシタ C の容量値の比を決定することができる。
CL SH
[0053] つまり、サンプリングフェーズ (t=t4〜t = t5)で発生する固定パターンノイズを打ち 消すためには、図 6に示されたクランプキャパシタ C とサンプリングキャパシタ C の
SH
容量値の比を、
[0054] [数 9]
CSH CGS ―
し CL し GO+し GD とすればよい。 [0055] なお、 C C C C は、それぞれサンプリング MOSスィッチ Ml 2のゲート容
G GS GD GO
量、ゲートソース間容量、ゲートドレイン間容量、ゲート酸化膜容量である。
[0056] 一方、クランプフェーズ（t=tl t2)と水平出力フェーズ（t=t6 t=t7)について は、クランプと水平出力を同一の MOSスィッチ（列選択 M〇Sスィッチ M14)で行つ てレヽること力、ら、クランプバイアスとしてのバイアス電圧 VHBをクランプフェーズ (t = t l t = t2)におけるクランプパルス の立下りに同期するように変化（変調）させ ることで、両フェーズ合わせた固定パターンノイズを打ち消すことができる。
[0057] この具体的な条件は、バイアス電圧 VHBの電圧変化 Δ VHBを下記の式で示され るィ直にすることである。
[0058] [数 10]
C GH
AVHB= a △ 0 CL
CS+CH+C GH ただし、
[0059] [数 11] ひ
Figure imgf000016_0001
Cs = CSH + CL+ CG
CG = CGS + CG0+ CGD
Figure imgf000016_0002
であり、 C C C C は、それぞれ列選択 MOSスィッチ M14のゲート容
GH GSH GDH GOH
量、ゲートソース間容量、ゲートドレイン間容量、ゲート酸化膜容量である。
[0060] また、 VHB変調回路における抵抗 R1及び R2の条件は、以下の通りである。
[0061] [数 12]
R2 C GH
= a
R1+R2 Cs+CH+ [0062] なお、上記クランプフェーズと水平出力フェーズにおける電圧変化 AVHBの導出 方法をより詳細に説明すると以下の通りである。
[0063] まず、クランプフェーズにおける電荷量のバラツキについて検討する。図 9は、クラ ンプフェーズにおける電荷量のバラツキを説明するための図であり、図 9 (a)は、クラ ンプフェーズにおいてサンプリングキャパシタ C に入る電荷量に影響を与える箇所
SH
の回路図であり、図 9 (b)は、クランプフェーズにおけるクランプパルス CLの波形を 示す図である。
[0064] 図 9 (b)に示される A期間、 B期間それぞれにおいてサンプリングキャパシタ C に
SH
入る電荷 Q (V )、 Q (V )は、以下の式で示される。
[0065] [数 13] ひ cscGH
QA(vth = Vth- VDD
Cs+CH+C GH
CSCGSH _
Q B vth = o - v' th
Cs+ GSH
Cs = CSH + CCL+ CG
G = CGS + C o+ GD
Figure imgf000017_0001
[0066] このとき、バイアス電圧 VHBは、クランプパルス が入力されたときに、列選択 MOSスィッチ M14から見て水平信号線 HSIGが容量性となる（図 8 (a)に示される容 量 CIとなる）効果を出すために、以下の式で示されるように、 A期間から B期間まで、 クランプパルス Φ CLに同期して変化させる。
[0067] [数 14]
AVHB= a "GH . A 0 CL
し S十し H十し GH
[0068] 上記電荷の式より、列選択 MOSスィッチ M14の異なる閾値電圧 V 、 V に起因
thl th2 するクランプフェーズにおける電荷量のバラツキ Δ Q は以下の式で表される。
し lamp
[0069] [数 15]
Figure imgf000018_0001
/ ひ CSCGH CSCGSH
CS+CH+ GH CS+CGSH
AVTH= VTHL - VTH2
[0070] 次に、水平出力フェーズにおける電荷量のバラツキについて検討する。図 9は、水 平出力フェーズにおける電荷量のバラツキを説明するための図であり、図 10 (a)は、 水平出力フェーズにおいてサンプリングキャパシタ C に入る電荷量に影響を与える
SH
箇所の回路図であり、図 10(b)は、水平出力フェーズにおける列選択パルス ΦΗの 波形を示す図である。
[0071] 図 10(b)に示される A期間、 B期間それぞれにおいてサンプリングキャパシタ C に
SH
入る電荷 Q (V )、 Q (V )は、以下の式で示される c
[0072] [数 16]
QA VTH = QA-SH VTH + QA.H V th
Figure imgf000018_0002
上記電荷の式より、列選択 MOSスィッチ M14の異なる閾値電圧 V V に起因 する水平出カフ -ズにおける電荷量のバラツキ Δ Q は以下の式で表される c A QHout = QA(VTHL) - QA(VTH2) + QB(VTH L ) - QB (VTH2)
(CSH+CGS) GSH . CHCGDH
= I 1
\ CSH+CGS+CGSH (し H+CGDH)
厶 v
Figure imgf000019_0001
[0075] 以上より、クランプフェーズ及び水平出力フェーズにおける電荷量のバラツキを合 わせた電荷量バラツキ Δ Qがゼロになればょレ、ので、
[0076] [数 18]
A Q ： CSH+CGS A Qcamp , A QHout
△ Vth CSH+CGS+CCL AVth AVth
+
Figure imgf000019_0002
CGSH + CGDH - CGH
[0077] これがゼロになる条件として、下記 αが導出される。
[0078] [数 19]
Cs+ Η ( SH + CcL 「 1
- ~" ~ し GOH十 し GSH ~
CS \ し SH / し GH
[0079] 以上のように、本実施の形態によれば、クランプキャパシタ C とサンプリングキャパ シタ C の容量値の比をサンプリング MOSスィッチ M12の各部容量から決定される
SH
一定値とし、水平信号線へのバイアス電圧 VHBをクランプノ^レス Φ CLに同期して変 化させることで、列 CDS回路の不均一性に起因する縦筋状の固定パターンノイズを 効果的に打ち消す、あるいは、抑制することができる。
[0080] なお、本実施の形態では、水平信号線へのバイアス電圧 VHBをクランプパルス Φ CLに同期して変化させた力 水平ブランキング期間 HBLK中に列選択パルス Φ Ηη 力 Sクランプノ^レス CLと同じタイミングで出力されるならば、そのような水平ブランキ ング期間 HBLK中に出力される列選択パルス Φ Hnに同期してバイアス電圧 VHBを 変化させてもよい。つまり、クランプフェーズにおいて列選択 MOSスィッチ M14を O N状態から OFF状態に制御する信号に同期させてバイアス電圧を変調することがで きるならば、その変調信号はクランプパルス Φ CLであっても列選択パルス Φ Hnであ つてもよい。
[0081] (実施の形態 2)
次に、本発明の実施の形態 2について説明する。
[0082] 図 11は、本発明の実施の形態 2における固体撮像装置の回路図である。本実施の 形態における固体撮像装置は、基本的には実施の形態 1と同様に撮像素子と列 CD S回路とから構成されるが、歹 IJCDS回路の接続が実施の形態 1と異なっている。以下 、実施の形態 1と異なる点を中心に説明する。
[0083] 歹 l」CDS回路の入力はサンプリング MOSスィッチ M12のドレインになっていて、ソ ース側にクランプキャパシタ C が接続されている。サンプリングキャパシタ C はクラ
CL SH
ンプキャパシタ C と直列接続され、その接続点に列選択 MOSスィッチのソースが接
CL
続されている。列選択 MOSスィッチのドレインが列 CDS回路の出力に相当し、水平 信号線 HSIGに接続されている。水平信号線 HSIGには、クランプ兼水平信号線リセ ットバイアス回路が接続され、バイアス電圧 VHBとクランプ兼水平信号線リセット MO Sスィッチによって構成されている。
[0084] 図 12は、図 11に示された固体撮像装置の動作を示すタイミングチャートである。動 作に関する実施の形態 1との違いは、サンプリング MOSスィッチ M12から見て列信 号線 VSIGnが容量性ではなぐ画素からの信号出力（電圧源）が直接見えるため、 図 8 (a)で示した容量 Cの効果を出すために、サンプリングフェーズにおいて列信号 線 VSIGnをフローティング状態にして、列信号線 VSIGnの寄生容量を容量 Cとして 作用させることにある。そのため、実施の形態 1に対して、図 12に示すように、サンプ リングフェーズでサンプリングパルス SHを立ち下げる（t = t4〜t5)前に、列信号線 VSIGnを電気的にフローティングにするために、行選択パルス VSLm及び画素の 負荷に当たる MOSトランジスタ M5のゲート電圧を立ち下げている（t = t3〜t4)。そ の他の動作は実施の形態 1と同様になる。
実施の形態 2の列 CDS回路の回路構成と動作が実施の形態 1のそれと少し違うこ とから、クランプキャパシタ C とサンプリングキャパシタ C の容量を与える式、及びク
CL SH
ランプフェーズ（t = tl〜t = t2)でのバイアス電圧 VHBの電圧変化を与える係数ひ は以下のように示される。なお、これらの値の導出方法は、実施の形態 1と同様である
[0086] [数 20]
CSHCCL CGS
し V (し SH + CcL) レ GO+ 3D 厶 VHB= a n 丄^ G H 广 Δ Η
し S +し H十し GH
Figure imgf000021_0001
ただし、 CS = CSH + CCL+ CG
し G = し GS + CG0+ GD
GH = CGSH + CGOH+ CGDH
[0087] なお、上記クランプキャパシタ C とサンプリングキャパシタ C の容量の関係式にお
CL SH
ける左辺は、クランプキャパシタ C とサンプリングキャパシタ C とが直列に接続され
Cし SH
たときの総容量と列信号線 VSIGの容量 Cとの比に相当する。よって、クランプキヤ
V
パシタ C とサンプリングキャパシタ C とが直列に接続されたときの容量と列信号線
CL SH
VSIGの容量との比がサンプリング MOSスィッチ M12の各部容量力も決定される一 定値であればよい。
[0088] 以上のように、本実施の形態によれば、クランプキャパシタ C とサンプリングキャパ シタ C の容量値とを一定の関係とし、サンプリングフェーズにおいて列信号線 VSIG
SH
nを電気的にフローティングにし、水平信号線へのバイアス電圧 VHBをクランプパル ス に同期して変化させることで、歹 IJCDS回路の不均一性に起因する縦筋状の 固定パターンノイズを効果的に打ち消す、あるいは、抑制すること力 Sできる。 [0089] (実施の形態 3)
次に、本発明の実施の形態 3について説明する。
[0090] 図 13は、本発明の実施の形態 3における固体撮像装置の回路図である。この固体 撮像装置は、列信号線 VSIGnごとに、実施の形態 1における CDS回路に代えて、 2 つのサンプリング回路（サンプリング MOSスィッチ M6、列選択 M〇Sスィッチ M8及 びサンプリングキャパシタ C 力、らなるサンプリング回路と、サンプリング MOSスイツ
SH1
チ M7、列選択 M〇Sスィッチ M9及びサンプリングキャパシタ C 力 なるサンプリン
SH2
グ回路）を備える。また、実施の形態 1における出力回路 92及び 93等に代えて、 2本 の水平信号線 HSIG1及び HSIG2に接続された差動 AMP94を備える。
[0091] この固体撮像装置は、撮像素子からの第 1の画素信号 (リセットしたフローティング ディフュージョン FDからの信号）と第 2の画素信号 (フォトダイオード PDの電荷が転 送された後のフローティングディフュージョン FDからの信号）を同一のサンプリング回 路でサンプノレする相関 2重サンプリングと異なり、第 1と第 2の画素信号を別々のサン プリング回路でサンプノレし、独立した 2本の水平信号線 HSIG1 HSIG2にそれぞれ を出力し、それらを差動 AMP94の反転入力と非反転入力に与えることで画素の固 定パターンノイズを打ち消す方法を実現した回路である。
[0092] 図 14は、図 13に示された固体撮像装置の動作を示すタイミングチャートである。サ ンプリングフェーズにおいては（t = tl t2 t3 t4)、実施の形態 2と同様の方法に よって、サンプリングキャパシタにおける電荷量のバラツキを無くすことができる。つま り、サンプリングキャパシタ C の容量と列信号線 VSIGの容量 Cとの比を以下の式
SH V
のようにサンプリング MOSスィッチ M6 M7の各部容量で定まる一定値にするととも に、サンプリングフェーズにおいて、列信号線 VSIGnをフローティングにし、容量性 の入力として作用させればよい。
[0093] [数 21] SH ―一 GS
V し GO+ GD
[0094] なお、この固体撮像装置では、クランプフェーズが存在しなレ、。よって、水平出カフ エーズでは、図 14のタイミングチャートに示されるように、列選択 MOSスィッチ M8、 M9から入ってくる電荷を見かけ上打ち消すために、一画素期間（lpixel)の先頭に 水平信号線リセット信号 HRSTによって水平信号線 HSIG1及び HSIG2をリセット した後に、一画素期間の中盤に列選択パルス Φ Ηηを出力することによって列選択 MOSスィッチ Μ8、 Μ9を一時的に ONさせる。その直後、つまり、列選択 MOSスイツ チ M8、 M9が ONから OFFになった直後における水平信号線 HSIG1及び HSIG2 の信号を映像信号とすることで、列選択 MOSスィッチから発生する副次的な縦筋状 固定パターンノイズを打ち消すことができる。
[0095] 以上のように、本実施の形態によれば、サンプリングキャパシタ C の容量と列信号
SH
線 VSIGの容量 Cとの比を一定値にするとともにサンプリングフェーズにおいて列信
V
号線 VSIGnを電気的にフローティングにし、水平信号線を一画素期間中にリセットし た後に列選択 M〇Sスィッチを一時的に〇Nさせ、その OFF状態の直後における水 平信号線の信号を映像信号として出力することで、サンプリング回路の不均一性に 起因する縦筋状の固定パターンノイズを効果的に打ち消す、あるいは、抑制すること ができる。
産業上の利用可能性
[0096] 本発明は、ビデオカメラ、デジタルスチルカメラを代表とする画像入力装置などに用 いられる固体撮像装置として、特に M〇S又は CMOS型撮像素子からの信号を読み 出すサンプリング回路を備える固体撮像装置等として利用することができる。

Claims

請求の範囲
[1] 光電変換素子からの信号をサンプリングするサンプリング回路を備える固体撮像装 置であって、
前記サンプリング回路は、
前記信号の交流成分だけを伝達するキャパシタであるクランプキャパシタと、 前記クランプキャパシタを介して伝達された前記信号を保持するためのキャパシタ であるサンプリングキャパシタと、
前記信号を前記サンプリングキャパシタに伝達する又はその伝達を遮断する MOS 前記クランプキャパシタの容量と前記サンプリングキャパシタの容量とは、前記サン プリング MOSスィッチ固有の容量で決定される関係を有する
ことを特徴とする固体撮像装置。
[2] 前記サンプリング MOSスィッチは、前記クランプキャパシタと前記サンプリングキヤ パシタとの間に直列に接続され、
前記サンプリングキャパシタの容量と前記クランプキャパシタの容量との比は、前記 サンプリング M〇Sスィッチ固有の容量で決定される一定値である
ことを特徴とする請求項 1記載の固体撮像装置。
[3] 前記クランプキャパシタは、前記サンプリング MOSスィッチと前記サンプリングキヤ パシタとの間に直列に接続され、
前記サンプリングキャパシタと前記クランプキャパシタとの直列接続における総容量 と前記信号を伝送する列信号線の容量との比は、前記サンプリング M〇Sスィッチ固 有の容量で決定される一定値である
ことを特徴とする請求項 1記載の固体撮像装置。
[4] 前記一定値は、前記サンプリング M〇Sスィッチのゲートソース間容量とゲート容量 の比に略等しい
ことを特徴とする請求項 2又は 3記載の固体撮像装置。
[5] 前記サンプリング回路はさらに、
前記サンプリングキャパシタと出力線との接続を ON又は OFFにする MOSスィッチ である列選択 MOSスィッチと、
前記出力線にバイアス電圧を印加するバイアス電圧印加回路とを備え、 前記バイアス電圧印加回路は、前記列選択 MOSスィッチを ON状態から OFF状 態にする制御信号に同期して、前記出力線に印加するバイアス電圧を変化させる ことを特徴とする請求項 1記載の固体撮像装置。
[6] 前記バイアス電圧印加回路は、前記サンプリングキャパシタの容量、前記クランプ キャパシタの容量、前記出力線と基準電位間の容量及び前記列選択 MOSスィッチ 固有の容量で定まる値を比例係数とする変化分だけ、前記バイアス電圧を変化させ る
ことを特徴とする請求項 5記載の固体撮像装置。
[7] 光電変換素子からの信号をサンプリングするサンプリング回路を備える固体撮像装 置であって、
1列分の光電変換素子ごとに、前記サンプリング回路を 2つ備え、
前記 2つのサンプリング回路は、前記 1列分の光電変換素子からの信号を伝達する 1つの列信号線を共通の入力とするように並列に接続され、
前記サンプリング回路は、
前記信号を保持するためのキャパシタであるサンプリングキャパシタと、 前記信号を前記サンプリングキャパシタに伝達する又はその伝達を遮断する MOS 前記サンプリングキャパシタの容量と前記列信号線の容量との比は、前記サンプリ ング MOSスィッチ固有の容量で決定される一定である
ことを特徴とする固体撮像装置。
[8] 前記一定値は、前記サンプリング M〇Sスィッチのゲートソース間容量とゲート容量 の比に略等しい
ことを特徴とする請求項 7記載の固体撮像装置。
[9] 前記サンプリング回路はさらに、前記サンプリングキャパシタと出力線との接続を O N又は OFFにする M〇Sスィッチである列選択 MOSスィッチを有し、前記サンプリン グキャパシタに保持された信号を前記出力線に出力する際に、前記列選択 MOSス イッチを非導通状態から導通状態にした後に非導通状態にする
ことを特徴とする請求項 7記載の固体撮像装置。
[10] 光電変換素子からの信号をサンプリングするサンプリング回路であって、
前記信号の交流成分だけを伝達するキャパシタであるクランプキャパシタと、 前記クランプキャパシタを介して伝達された前記信号を保持するためのキャパシタ 前記信号を前記サンプリングキャパシタに伝達する又はその伝達を遮断する M〇S トランジスタであるサンプリング M〇Sスィッチとを備え、
前記クランプキャパシタの容量と前記サンプリングキャパシタの容量とは、前記サン プリング MOSスィッチ固有の容量で決定される関係を有する
ことを特徴とするサンプリング回路。
[11] 光電変換素子からの信号をサンプリングするサンプリング回路であって、
前記信号を保持するためのキャパシタであるサンプリングキャパシタと、 前記信号を前記サンプリングキャパシタに伝達する又はその伝達を遮断する MOS 前記サンプリングキャパシタの容量と前記光電変換素子からの信号を伝送する列 信号線の容量との比は、前記サンプリング MOSスィッチ固有の容量で決定される一 定である
ことを特徴とするサンプリング回路。
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