KR100732299B1 - 고체 촬상 장치 및 샘플링 회로 - Google Patents

고체 촬상 장치 및 샘플링 회로 Download PDF

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Abstract

고정된 패턴 노이즈의 발생을 방지하는 고체 촬상 장치가 제공되며, 이 고정 패턴 노이즈는 샘플링 회로 자체의 불균일에 기인하는 열 방향(또는 행 방향)으로 상관을 가진다. 고체 촬상 장치는 포토다이오드(PD)로부터의 신호가 샘플링되는 샘플링 회로를 구비한다. 그리고, 샘플링 회로는, 포토다이오드(PD)로부터의 신호를 유지하는 샘플링 커패시터(CSH)와, (ⅰ) 포토다이오드(PD)로부터의 신호를 샘플링 커패시터(CSH)에 전달하거나, (ⅱ) 이 전달을 차단하는 샘플링 MOS 스위치 (M12)와, (ⅰ) 샘플링 MOS 스위치(M12)의 소스 전극과 드레인 전극 중 샘플링 커패시터(CSH)에 더 가까운 전극과 (ⅱ) 샘플링 MOS 스위치(M12)의 게이트 전극에 접속된 댐핑 커패시터(CDS)를 포함한다.

Description

고체 촬상 장치 및 샘플링 회로{SOLID-STATE IMAGING APPARATUS AND SAMPLING CIRCUIT}
도 1은 종래의 고체 촬상 장치의 회로도이다.
도 2는 종래의 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다.
도 3a, 도 3b, 및 도 3c는 각각 종래의 샘플링 회로를 도시하는 도면이다.
도 4a 및 도 4b는 종래의 복수의 샘플링 회로에서 샘플링 전압에 불균일이 발생하는 메카니즘을 도시하는 도면이다.
도 5a, 도 5b, 및 도 5c는 종래의 샘플링 회로의 각 동작 페이즈(phase)를 도시하는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 고체 촬상 장치의 회로도이다.
도 7은 본 발명의 제1 실시예에 따른 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다.
도 8a, 도 8b, 도 8c, 및 도 8d는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 샘플링 회로를 각각 도시하는 도면이다.
도 9a 및 도 9b는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 샘플링 회로의 클램프 페이즈의 동작을 도시하는 도면이다.
도 10a 및 도 10b는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 샘플링 회로의 수평 출력 페이즈의 동작을 도시하는 도면이다.
도 11은 본 발명의 제2 실시예에 따른 고체 촬상 장치의 회로도이다.
도 12는 본 발명의 제2 실시예에 따른 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다.
도 13은 본 발명의 제3 실시예에 따른 고체 촬상 장치의 회로도이다.
도 14는 본 발명의 제3 실시예에 따른 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다.
도 15a는 본 발명의 제4 실시예에 따른 MOS 트랜지스터(스위치)의 구조를 도시하는 도면이다.
도 15b는 종래의 MOS 트랜지스터의 구조를 도시하는 도면이다.
본 발명은, 비디오 카메라와 디지털 스틸 카메라와 같은 화상 입력 장치에 적합한 고체 촬상 장치에 관한 것으로, 특히 금속 산화물 반도체(M0S) 촬상 장치 또는 상보형 금속 산화물 반도체(CM0S) 촬상 장치로부터 신호를 독출하는 샘플링 회로에 관한 것이다.
비디오 카메라 및 디지털 스틸 카메라와 같은 화상 입력 장치의 보급에 따라, 다양한 형태의 고체 촬상 장치가 제안되어 있다(예를 들면, 일본국 특개평 No. H-10-173997 참조).
도 1은 종래의 고체 촬상 장치의 회로도이다. 단위 화소(포토다이오드)는, 포토다이오드(PD), 독출 MOS 트랜지스터(M1), 플로팅 디퓨젼(floating diffusion, FD), 리셋 MOS 스위치(M2), 증폭 MOS 스위치(M3), 및 행-선택 MOS 스위치(M4)를 포함한다. 그리고, 수직 시프트 레지스터(90)는 행마다 화소의 동작을 제어한다. 샘플링 MOS 스위치(M12), 클램프 커패시터 용량(CCL), 샘플링 커패시터 용량(CSH), 및 클램프 MOS 스위치(M16)를 포함하는 상관 2중 샘플링 회로(Correlated Double Sampling circuit)(이하, CDS 회로라 칭함)는 열 신호선(VSIGn과 VSIGn+1) 각각에 접속되어 있다. CDS 회로에서 화소의 고정된 패턴 노이즈가 억압된 신호가, 수평 시프트 레지스터(91)에 의하여 제어된 열-선택 MOS 스위치(M14)를 통하여 수평 신호선(HSIG)에 출력되어, 증폭기(AMP92 및 CDS93)을 통하여 화상 신호로서 출력된다. 여기서, 수평 신호선(HSIG)에는, 수평 신호선 리셋 펄스(φ)(HR)에 동기된 바이어스 전압(VHB)을 수평 신호선(HSIG)에 인가하기 위한 VHB 인가 회로가 접속되며, 이 회로는 수평 신호선 리셋 MOS 스위치(M15) 및 정전압원(VHB)를 포함한다.
도 2는 도 1에 도시된 종래의 고체 촬상 장치의 동작을 나타내는 타이밍 차트이다. 단위 화소의 상세한 동작은 다음과 같다. 도 2에 도시된 바와 같이, 어떤 수평 블랭크 기간(HBLK) 동안, 대응하는 수평 주사 라인(예를 들면, m번째 행)의 화소 행에서, 우선, 수직 시프트 레지스터(90)로부터 출력된 행-리셋 펄스(φ)(VRSTm)를 사용하여, 플로팅 디퓨젼(FD)이 전원 전압(VDD)에 리셋된다. 직후, 행-선택 펄스(φ)(VSLm)가 상승되어, 화소의 리셋 레벨이 열 신호선(VSIGn)에 출력되고, 이 화소의 플로팅 디퓨젼(FD)은 리셋 상태에 있다.
상술된 화소의 리셋 레벨을 사용하여, 열 신호선(VSIGn)에 접속된 CDS 회로는 제1 샘플링 동작(이후, 클램프(clamp)라고 한다)을 실시한다. 이 클램프에서, (ⅰ) 샘플링 M0S 스위치(M12)을 통하여, 화소의 리셋 레벨(제1 화소 신호)이 클램프 커패시터(CCL)의 제1 전극(샘플링 MOS 스위치(M12)에 접속된 전극)에 제공되고, (ⅱ) 클램프 MOS 스위치(M16)를 통하여, 클램프 전압(VCL)이 클램프 커패시터(CCL)의 제2 전극(클램프 MOS 스위치(M16)에 접속된 전극)에 인가되는 동안, 클램프 MOS 스위치(M16)의 제어 전극(이후, 게이트 전극이라고 한다)에 인가되는 클램프 펄스(φ)(CL)가 감소되어, 클램프 커패시터(CCL)와 샘플링 커패시터(CSH) 사이의 노드에서의 클램프 전압(VCL)을 유지한다(t=t1에서 t=t2까지).
다음, 동일한 수평 블랭크 기간(HBLK)의 중간에 행 독출 펄스(φ)(VRDm)가 상승하고, 신호 전하가 포토다이오드(PD)에서 플로팅 디퓨전(FD)으로 전송된다. 신호 전하에 연관된 변화가 열 신호선(VSIGn)에서 신호 레벨(제2 화소 신호)로서 나타나므로, 상술된 신호 레벨을 사용하여, CDS 회로가 제2 샘플링 동작(이후 샘플핑이라 칭함)을 실행한다. 이 샘플링에서, (ⅰ) 샘플 펄스(φ)(SH)가 로우 레벨로 변하고, (ⅱ) 열 신호선(VSIGn)의 전압 변화(신호 레벨과 리셋 레벨의 차)는 클램프 커패시터(CCL)와 샘플링 커패시터(CSH) 사이의 노드에서 유지된다(t=t3에서 t=t4까지). 여기서, 이 노드에 유지된 전압은, 클램프 전압(VCL)에서, 신호 레벨과 리셋 레벨과의 차인, 샘플링 커패시터(CSH)에 대한 클램프 커패시터(CCL)의 용량 분할비만큼 변화한 값을 가진다. 따라서, 단위 화소의 증폭 MOS 스위치(M3)의 임계 전 압의 불균일이 제거되어, 화소의 고정 패턴 노이즈가 억압된다.
상술된 바와 같은 상기 유지된 전압은, 수평 시프트 레지스터(91)에 의하여 제어된 열-선택 MOS 스위치(M14)를 통하여, 열 마다 수평 신호선(HSIG)에 순차적으로 나타난다(t=t5에서 t=t6까지). 여기서, 샘플링 커패시터(CSH)와 수평 신호선(HISG)의 용량(CH) 간의 용량 분할에 의하여, 수평 신호선(HSIG)의 전압이 변하여, 이 변화된 전압이 화소 신호로서 출력된다.
그러나, 상술된 바와 같은 종래의 샘플링 회로에 따르면, 각 열 신호선에 접속된 CDS 회로에 포함된 MOS 스위치의 임계 전압의 불균일(각 열 신호 간의 불균일)에 기인하여, 고정 패턴 노이즈가 발생한다고 하는 문제가 있다.
복수의 샘플링 회로 각각에서 각 샘플링 전압에 불균일이 발생하는 지배적인 메카니즘은 다음과 같다.
도 3a에 도시된 바와 같이, 샘플링 회로는 기본적으로, MOS 스위치와 커패시터(CSH)를 포함하여, MOS 스위치가 ON 상태로부터 OFF 상태가 되도록, 게이트 전압(φ)(SH)을 변화시킴으로써 동작한다. 이러한 등가 회로는, (ⅰ) MOS 스위치가 온 상태이면, 도 3b에 도시된 바와 같은 회로가 되고, (ⅱ) MOS 스위치가 오프 상태이면, 도 3c에 도시된 바와 같은 회로가 된다. 도 3b의 등가 회로에 도시된 바와 같이, ON 상태에서, 입력 신호(VIN)와 샘플링 커패시터 용량(CSH)은, 샘플링 펄스(φ)(SH)가 MOS 스위치의 게이트 커패시터(CG)와 용량 결합된 도통 상태에 있다. 여기 서, 게이트 커패시터(CG)는, (ⅰ) 게이트-소스 용량(CGS), (ⅱ) 게이트-드레인 용량(CGD), 및 (ⅲ) M0S 스위치가 선형 영역의 동작점에 있을 때의 게이트 산화막 용량(CGO)(채널 간)의 총합이다. 한편, 도 3c의 등가 회로에 도시된 바와 같이, OFF 상태에서 커패시터 모델이 변화하면, (ⅰ) 입력 신호(VlN)는 게이트-드레인 용량(CGD)을 통하여 샘플링 펄스(φ)(SH)에 용량 결합되고, (ⅱ) 샘플링 커패시터 용량(CSH)은 게이트-소스 용량(CGS)을 통하여 샘플링 펄스(φ)(SH)에 용량 결합되고, (ⅲ) 입력 신호(VIN)와 샘플링 커패시터 용량(CSH)은 비도통 상태에 있다.
상술된 바와 같은 MOS 스위치의 커패시터 모델을 이용하여, 도 4a에 도시된 바와 같이, 동일한 2개의 샘플링 회로가 상이한 임계 전압(Vth1, Vth2)을 가진 MOS 스위치로 구성되는 경우, 도 4b에 도시된 임계 전압의 차(불균일)(ΔVth)로 인하여, 다음 식에 나타난 바와 같이, 샘플링된 전압의 차(불균일)(ΔSH)가 발생한다.
[식 1]
Figure 112005018463124-pat00001
상술된 메카니즘에 따르면, 도 1에 도시된 바와 같은 종래의 고체 촬상 장치에서, 이하의 동작 페이즈에서 불균일이 발생한다.
(클램프 페이즈 : 도 2에서 t=t1에서 t=t2까지)
도 5a는 상술된 페이즈에 관하여, 즉 제1 화소 신호가 샘플링되는 동작에 관하여, 종래 회로에서의 클램프 페이즈에 관련된 부분만을 도시하는 회로도이다. 여기서, 클램프 펄스(φ)(CL)가 인가되는 클램프 MOS 스위치(M16)의 임계값 불일치는 ΔVth-clamp이다. 클램프 MOS 스위치(M16)의 게이트-소스 용량은 CGS이다. 샘플링 커패시터 용량은 CSH이고, 클램프 커패시터 용량은 CCL이다. 샘플링 커패시터에 축적된 전하(ΔQCSH-clamp)의 불균일(임계 불균일을 전하로 변환)은 다음 식으로 나타낼 수 있다.
[식 2]
Figure 112005018463124-pat00002
(샘플 페이즈 : 도 2에서 t=t3에서 t=t4까지)
도 5b는 상술된 페이즈, 즉 제2 화소 신호가 샘플링되는 동작에 관하여, 종래 회로에서 샘플 페이즈에 관련된 부분만을 도시하는 회로도이다. 여기서, 샘플 펄스(φ)(SH)가 인가되는 샘플링 MOS 스위치(M12)의 임계 불균일은 ΔVth-sample이다. MOS 스위치의 게이트-소스 용량은 CGS이다. 샘플링 커패시터 용량은 CSH이고, 클램프 커패시터 용량은 CCL이다. 샘플링 커패시터 용량에 축적된 전하의 불균일(ΔQCSH-sample) 은 다음 식으로 나타낼 수 있다.
[식 3]
Figure 112005018463124-pat00003
(수평 출력 페이즈 : 도 2에서, t=t5에서 t=t6까지)
도 5c는 상술된 페이즈, 즉 샘플링 커패시터에 기억된 신호 전압이 수평 신호선에 출력되는 동작에 대하여, 종래 회로에서 수평 출력 페이즈에 관한 부분만을 도시하는 회로도이다. 여기서, 열-선택 펄스(φ)(Hn)가 인가되는 열-선택 MOS 스위치(M14)의 임계 불균일은 ΔVth-HSW이다. MOS 스위치의 게이트-소스 용량은 CGS이다. 게이트-드레인 용량은 CGD이다. 그리고, CGS, CGD, 및 게이트 산화막의 용량의 총합은 CG이다. 샘플링 커패시터와 수평 신호선 용량(CH)를 가지는 수평 신호선에 나타나는 전하량의 불균일(ΔQCSHCH-Hout)은 다음 식으로 나타낼 수 있다.
[식 4]
Figure 112005018463124-pat00004
상술된 3개의 페이즈에서, 개별적으로 독립한 MOS 스위치의 임계값 불균일로 인하여, 전하 불균일이 발생한다. 따라서, 모든 페이즈에서 발생하는 불균일이 가산되어, 세로방향의(longitudinal) 고정 패턴 노이즈가 된다. 이러한 세로방향의 고정 패턴 노이즈가 수평 신호선에 나타나는 신호 전압의 불균일로 변환되면, 값은 다음 식으로 나타낼 수 있다.
[식 5]
Figure 112005018463124-pat00005
즉, (ⅰ) 각 열 신호에 접속된 CDS 회로를 구성하는 클램프 MOS 스위치(M16), (ⅱ) 샘플링 MOS 스위치(M12), 및 (ⅲ) 열-선택 MOS 스위치(M14) 간의 임계 전압의 불균일(각 CDS 회로간의 불균일성)로 인하여, 동일한 입력 신호로도, 각 열에 대하여 상이한 전압이 발생된다. 그 결과, 종래의 회로 구성에 따르면, M0S 스위치의 임계값 불균일이 제거되지 않으면, 세로방향의 고정 패턴 노이즈는 제어될 수 없다.
본 발명의 목적은, 상술된 문제점의 관점으로, 샘플링 회로 자체의 불균일로 유발된 열-방향(또는 행-방향) 상관을 가지는 고정 패턴 노이즈를 방지하는 고체 촬상 장치 등을 제공하는 것이다.
상술된 목적을 달성하기 위하여, 본 발명에 따른 고체 촬상 장치는, 포토다이오드로부터의 신호가 샘플링되는 샘플링 회로를 구비하고, 상기 샘플링 회로는, 신호를 유지하는 샘플링 커패시터와, (ⅰ) 상기 신호를 상기 샘플링 커패시터에 전달하거나, (ⅱ) 상기 전달을 차단하는 샘플링 MOS 스위치와, (ⅰ) 상기 샘플링 MOS 스위치의 소스 전극과 드레인 전극 중 상기 샘플링 커패시터에 더 가까운 전극과, (ⅱ) 상기 샘플링 MOS 스위치의 게이트 전극에 접속된 제1 댐핑 커패시터를 포함한다. 여기서, 상기 제1 댐핑 커패시터의 용량은, (ⅰ) 상기 샘플링 M0S 스위치의 소스 전극과 기준 전위 간의 용량, (ⅱ) 드레인 전극과 기준 전위 간의 용량, 및 (ⅲ) 상기 샘플링 M0S 스위치 고유의 용량으로 정해진다.
따라서, 복수의 샘플링 회로에서, 샘플링 M0S 스위치에 인가된 임계 전압들 간에 불균일이 있어도, 샘플링 커패시터로 들어가는 전하는 그 불균일에 의하여 영향을 받지 않는다. 따라서, 샘플링 페이즈에서 신호 불균일이 방지된다. 그리고, 샘플링 회로 자체의 불균일에 기인하는 열-방향(또는 행-방향) 상관을 가지는 고정 패턴 노이즈가 방지될 수 있다.
상기 샘플링 회로는, 상기 샘플링 커패시터와 출력선과의 접속을 온 또는 오프하는 MOS 스위치인 열-선택 MOS 스위치와, (ⅰ) 상기 열-선택 MOS 스위치의 소스 전극과 드레인 전극 중 상기 샘플링 커패시터에 더 가까운 전극과, (ⅱ) 상기 열-선택 MOS 스위치의 게이트 전극에 접속된 커패시터인 제2 댐핑 커패시터를 더 포함할 수도 있다. 여기서, 상기 제2 댐핑 커패시터의 용량은, (ⅰ) 상기 열-선택 M0S 스위치의 소스 전극과 기준 전위 간의 용량, (ⅱ) 드레인 전극과 기준 전위 간의 용량, (ⅲ) 상기 열-선택 M0S 스위치 고유의 용량, 및 (ⅳ) 상기 샘플링 MOS 스위치 고유의 용량으로 정해진다.
따라서, 복수의 샘플링 회로의 열-선택 M0S 스위치에 인가된 임계 전압들 간에 불균일이 있어도, 샘플링 커패시터로부터 출력선에 출력되는 신호는 그 불균일에 의하여 영향을 받지 않는다. 따라서, 수평 출력 페이즈에서의 신호 불균일이 방지된다. 그리고, 샘플링 회로 자체의 불균일에 기인하는 열-방향(또는 행-방향) 상관을 가지는 고정 패턴 노이즈가 방지될 수 있다. 여기서, 출력선은, 예컨대 수평 시프트 레지스터로부터 열-선택 신호에 따라 하나의 행의 화소 신호를 순차적으로 출력하는 수평 신호선이다.
상기 샘플링 회로는 상기 출력선에 바이어스 전압이 인가되는 바이어스 전압 인가 회로를 더 포함할 수도 있고, 상기 바이어스 전압 인가 회로에서, 상기 출력선에 인가되는 상기 바이어스 전압은, 상기 열-선택 MOS 스위치를 오프하는 제어 신호와 동기하여 변화될 수도 있다.
따라서, (a) 상기 샘플링 회로가, (ⅰ) 상기 포토다이오드로부터의 신호를 전달하는 열 신호선과 (ⅱ) 상기 샘플링 M0S 스위치 사이에 접속된 커패시터인 클램프 커패시터와, 상기 클램프 커패시터에 클램프 전압이 인가되는 클램프 전압 인가 회로를 더 포함할 수도 있고, 상기 포토다이오드로부터 전달된 신호가 상관 2중 샘플링되는 경우, 및 (b) 상기 샘플링 회로가, 상기 샘플링 M0S 스위치와 상기 샘플링 커패시터 사이에 접속된 커패시터인 클램프 캐패시터와, 상기 클램프 커패시터에 클램프 전압이 인가되는 클램프 전압 인가 회로를 더 포함할 수도 있고, 상기 포토다이오드로부터 전달된 신호가 상관 2중 샘플링되는 경우, 출력선에 인가된 바이어스 전압은 클램프 펄스에 동기하여 변한다. 따라서, 클램프 페이즈에서의 신호 불균일이 방지된다. 그리고, 샘플링 회로 자체의 불균일에 기인하는 열-방향(또는 행-방향) 상관을 가지는 고정 패턴 노이즈가 방지될 수 있다.
고체 촬상 장치는 포토다이오드의 1열당 상기 샘플링 회로들 중 2개를 구비 할 수도 있고, 상기 2개의 샘플링 회로는, 하나의 열 신호선이 공통 입력용으로 사용될 수 있고, 상기 열 신호선이 상기 포토다이오드의 1 열로부터 신호를 전달하도록, 서로 병렬로 접속될 수도 있다. 이로써, 하나의 열 신호선(또는 행 신호선)에 대하여 2개의 샘플링 회로가 사용되는 방법에서, 즉 상관 2중 샘플링과는 상이한 샘플링 방법에서, 샘플링 회로 자체의 불균일로 야기된 열-방향(또는 행-방향) 상관을 가지는 고정 패턴 노이즈가 방지될 수 있다.
상기 샘플링 회로는 상기 샘플링 커패시터와 출력선과의 접속을 온 또는 오프하는 MOS 스위치인 열-선택 MOS 스위치를 더 포함할 수도 있고, 상기 샘플링 커패시터에 유지된 신호가 상기 출력선에 출력되면, 상기 열-선택 MOS 스위치가 비도통 상태에서 도통 상태로 된 후, 다시 비도통 상태로 될 수도 있다. 따라서, 열-선택 MOS 스위치로부터 발생하는 고정 패턴 노이즈를 제거할 수 있다.
상기 제1 또는 제2 댐핑 커패시터는, (ⅰ) 상기 샘플링 MOS 스위치의 소스 전극과 드레인 전극 중 상기 샘플링 커패시터에 더 가까운 전극, (ⅱ) 상기 샘플링 MOS 스위치의 게이트 전극, 및 (ⅲ) 상기 2개의 전극 사이에 끼워진 샘플링 MOS 스위치의 게이트 산화막으로 이루어질 수도 있다. 즉, 제1 및 제2 댐핑 커패시터는 MOS 스위치와 일체화될 수도 있다. 따라서, 회로 크기가 감소될 수 있다.
본 발명은 상술된 고체 촬상 장치로서 구현될 수 있을 뿐만 아니라, 고체 촬상 장치가 구비하는 샘플링 회로 유닛으로서 구현될 수도 있다. 샘플링 회로가 MOS 스위치와 샘플링 커패시터를 사용한다면, 샘플링 회로는 고체 촬상 장치용으로 사용될 수 있을 뿐만 아니라, 다른 장치용 샘플링 회로로서 적용될 수도 있다.
본 발명에 따르면, 열 샘플링 회로를 포함하는 MOS 또는 CM0S 촬상 장치에서, 각 열 신호선(또는 각 수평 신호선)에 접속된 열 샘플링 회로(또는 행 샘플링 회로)로부터 부차적으로 발생하는 세로방향의 고정 패턴 노이즈가 효과적으로 제거될 수 있다.
또한, 종래 방법에 따른 열 CDS 회로를 사용하는 고체 촬상 장치에서는, MOS 스위치가 유지한 각 유닛의 용량에 의하여 영향받지 않을 정도로 샘플링 커패시터나 클램프 커패시터를 크게 하지 않으면, 세로방향의 고정 패턴 노이즈를 저감 할 수 없다. 그러나, 본 발명에 따른 열 CDS 회로를 사용하는 고체 촬상 장치에서, 샘플링 커패시터 또는 클램프 커패시터의 최소 용량이 사용될 수 있다. 그 결과, 고체 촬상 장치가 소형화될 수 있다.
(본 출원의 기술적 배경에 관한 부가 정보)
명세서, 도면 및 청구항을 포함하는, 2004년 7월 20일 출원된 일본 특허 출원 제2004-212182의 개시는 여기서 그 전체가 참조용으로 통합되었다.
(바람직한 실시예의 설명)
본 발명의 이들 및 다른 목적들, 이점 및 특징들은 본 발명의 특정 실시예를 설명하는 첨부 도면을 참조하여 다음의 상세한 설명으로부터 명백해질 것이다.
(제1 실시예)
도 6은 본 발명의 제1 실시예에 따른 고체 촬상 장치의 회로도이다. 도 1에 도시된 종래의 회로와 비교하여, 변화된 특징적인 특성은, 열 신호선(VSIGn, VSlGn+1)마다 접속된 CDS 회로(열 CDS 회로)와, 열 CDS 회로의 소자 구성이다. 상 술된 열 CDS 회로는, 클램프 커패시터(CCL), 샘플링 MOS 스위치(M12), 샘플링 커패시터(CSH), 열-선택 MOS 스위치(M14), 샘플링 MOS 스위치(M12)의 게이트-소스 용량을 증가시키는 추가 커패시터(이후 댐핑 커패시터라 칭함)(CDS), 열-선택 MOS 스위치(M14)의 댐핑 커패시터(CDC), 클램프 펄스(φ)(CL)에 동기된 바이어스 전압(VHB)을 수평 신호선(HSIG)에 인가하는 VHB 변조 회로(수평 신호선 리셋 MOS 스위치(M15), 정전압원(V0), 저항(R1, R2)을 포함하는), 및 열 선택 MOS 스위치(M14)용 제어 특정 게이트 회로(게이트에 첨부된 MOS 스위치(G1, G2)를 포함하는)를 포함한다.
도 7은 도 1에 도시된 바와 같은 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다. m번째 행의 화소의 동작은 다음과 같다. 우선, 수평 블랭크 기간(HBLK)의 개시시, 행 리셋 펄스(φ)(VRSTm)가 수직 시프트 레지스터(90)로부터 발생한다. 다음, m번째 행의 화소에서, 포토다이오드(PD)에서 광전 변환되었던 신호 전하를 신호 전압으로 변환하는 플로팅 디퓨전(FD)이 전원 전압(VDD)에 리셋된다.
다음, 클램프 페이즈(t≤tl)에서, 행-선택 펄스(φ)(VSLm), 샘플 펄스(φ)(SH), 클램프 펄스(φ)(CL), 클램프 및 수평 신호선 리셋 펄스(φ)(CL-HR)가 상승된다. 여기서, m번째 행의 화소부터, 각 열 신호선(VSIG1, ..., VSIGn, ...VSIGN)에는, 플로팅 디퓨전(FD)을 리셋했던 제1 화소 신호가 출력된다. 그리고, 열 신호선(VSIGn)의 전압이 제1 화소 신호인 상태에서, 샘플링 커패시터(CSH)의 샘플링 MOS 스위치(M12)의 측 상의 전극에 바이어스 전압(VHB)이 인가된다. 여기서, 바이어스 전압(VHB)의 값은, (ⅰ) 저항(R1, R2)에 의하여 분압된, 하이 상태의 클램프 펄스(φ)(CL)의 전압과, (ⅱ) 정전압(VO)의 총합이다.
그 후, 클램프 펄스(φ)(CL)는 로우 레벨로 변한다. 클램프 펄스(φ)(CL)는, 게이트를 가지는 MOS 스위치(G1)를 통하여, 열-선택 MOS 스위치(M14)를 오프 상태로 한다. 따라서, 샘플링 커패시터(CSH)는 바이어스 전압(VHB)에 클램프된다(t=t1에서 t=t2까지). 여기서, 바이어스 전압(VHB)은, 클램프 펄스(φ)(CL)의 하강에 동기하여, 일정 전압(클램프 펄스(φ)(CL)의 전압과 저항(R1 및 R2)으로 정해지는 전압)만큼 하강한다. 바이어스 전압(VHB)을 샘플링 커패시터(CSH)로 인가할 필요가 없으면, 클램프 및 수평 신호선 리셋 펄스(φ)(CL-HR)가 하강하여, 클램프 페이즈가 완료한다.
다음, 샘플 페이즈 전에, 포토다이오드(PD)에서 광전 변환되었던 신호 전하를 플로팅 디퓨전(FD)으로 전송하기 위하여, 수직 시프트 레지스터(90)로부터 열 독출 펄스(φ)(VRDm)가 발생된다. 다음, 플로팅 디퓨전(FD)의 전위가 포토다이오드(PD)에서 광전 변환되었던 신호 전하량에 따라 변화해, m번째 행의 화소로부터 제2 화소 신호가 출력된다.
그 후, 샘플 페이즈에서, 제2 화소 신호가 이미 열 신호선(VSIGn)으로 출력되므로, 용량 결합으로 인하여 샘플링 캐패시터(CSH)의 샘플링 MOS 스위치(M12)의 측 상의 전극에, 바이어스 전압(VHB)에 기초한 제1 및 제2 화소 신호 간의 차, 즉 화소 내의 증폭 MOS 스위치(M3)의 임계 불균일(화소의 고정 패턴 노이즈)이 제거된 광전 변환의 전하량만에 따른 전압이 나타난다. 샘플 페이즈(t=t4에서 t=t5까지)에서는, 샘플 펄스(φ)(SH)를 하강시키는 동작이 수행되어, 샘플링 커패시터(CSH)가 신호를 유지하도록 하여, 이 페이즈가 완료된다.
화소의 플로팅 디퓨전(FD)을 리셋하는 동작으로부터, 샘플 페이즈가 수평 블랭크 기간(HBLK) 동안 행해진다. 그 후, 수평 표시 기간 동안, 수평 출력 페이즈(t=t6에서 t=t7까지)에서는, 샘플링 커패시터(CSH)에 유지된 화소 신호가, 수평 시프트 레지스터(91)로부터 수평 방향으로 순차적으로 발생된 열-선택 펄스(φ)(Hn)에 의하여, m번째 행의 화소단으로부터 순차적으로 수평 신호선(HSIG)에 나타난다. 각 화소 신호가 나타나기 전에, 수평 신호선(HSIG)이 리셋될 필요가 있다. 따라서, 1 화소 기간의 개시시, 클램프 및 수평 신호선 리셋 펄스(φ)(CL-HR)가 발생된다. 1 화소 기간의 후반에, (ⅰ) 열-선택 펄스(φ)(Hn)가 발생되고, (ⅱ) 샘플링 커패시터(CSH)에 유지된 화소 신호가 수평 신호선(HSIG)에 출력되고, (ⅲ) 1 화소 기간 동안의 전압 변화가 증폭기(AMP)(92)의 출력에 접속된 CDS 회로(93)에서 검출되어, 화소 신호로서 출력된다. 열-선택 MOS 스위치(M14)용 제어 특정 게이트 회로(게이트에 부착된 MOS 스위치(G1, G2)를 포함)는, (ⅰ) 수평 블랭크 기간(HBLK) 동안 클램프 펄스(φ)(CL)에 의하여, 또한 (ⅱ) 수평 표시 기간 동안 열-선택 펄스(φ)(Hn)에 의하여, 열-선택 MOS 스위치(M14)가 제어되도록, 동작을 스위칭한다.
다음, 본 실시예의 고체 촬상 장치에 따르면, 각 열에 접속된 개별 열 CDS 회로가 고정 패턴 노이즈를 발생하지 않는 메카니즘을 설명한다.
도 8a, 도 8b, 도 8c 및 도 8d는 메카니즘을 설명하기 위한 회로도이다. 도 8a는 본 실시예에 따른 샘플링 회로를 도시한다. 여기서, CI이라 불리는 용량성 신호원이 입력 신호측에 포함되어, 샘플링 MOS 스위치(Q1)의 드레인에 접속되어 있다. 샘플링 캐패시터(Cs)는 샘플링 MOS 스위치(Q1)의 소스 측에 접속되며, 댐핑 커패시터(CD)가 게이트 및 소스 간에 접속되어 있다. 도 8a에 도시된 바와 같이, 샘플링 MOS 스위치(Q1)의 게이트와 소스 사이에 댐핑 커패시터(CD)를 추가함으로써, 복수의 샘플링 회로에서 M0S 스위치의 임계값에 불균일이 있어도, 샘플링되는 전압의 불균일이 발생하는 것을 방지할 수 있다.
도 8b 및 도 8c는 각각 샘플링 MOS 스위치(Q1)가 온 상태와 오프 상태에 있는 등가 회로(커패시터 모델)를 도시한다. 게이트 커패시터(CG)는, (ⅰ) 게이트-소스 용량(CGS), (ⅱ) 게이트-드레인 용량(CGD), 및 (ⅲ) 게이트 산화막 용량(CGO)의 총합을 가지며, 다음 식에 나타난 바와 같다.
CG = CGS + CGD + CGO
도 8d에 도시된 바와 같이, (ⅰ) 샘플링 펄스(φS)가 소스 전압(VDD)으로부터 샘플링 MOS 스위치(Q1)의 임계값(Vth)에 도달할 때까지 소요되는 시간을 A 기간이라고 하고, (ⅱ) 샘플링 펄스(φS)가 임계값(Vth)에서 GND까지 도달할 때까지 소요되는 시간을 B 기간으로 하면, A 기간에서, 샘플링 회로는 도 8b에 도시된 바와 같은 등가 회로이고, B 기간에서, 샘플링 회로는 도 8c에 도시된 바와 같은 등가 회로이다. 상술된 등가 회로들에 따라, A 기간 및 B 기간 각각에서, 샘플링 커패시터(Cs)에 들어가는 전하량((QCS-A(Vth)와 QCS-B(Vth))은 다음 식으로 나타낼 수 있다.
[식 6]
Figure 112005018463124-pat00006
그 결과, 상이한 임계값(Vth1, Vth2)을 가지는 샘플링 MOS 스위치로 구성된 2개의 샘플링 회로의 샘플링 커패시터(Cs)에서, (ⅰ) A 기간의 전하량차(ΔQCS)(전하량차((QA(Vth1)-QA(Vth2)) 및 (ⅱ) B 기간의 전하량차((QB(Vth1)-QB(Vth2))의 총합은 다음 식으로 나타낼 수 있다.
[식 7]
Figure 112005018463124-pat00007
(ⅰ) 이 전하량차(ΔQCS)를 제로로 하는 조건식 및 (ⅱ) 상술된 게이트 커패시터(CG)의 관계식을 이용하여, 댐핑 커패시터(CD)를 다음 식으로 나타낼 수 있다.
[식 8]
Figure 112005018463124-pat00008
상술된 바와 같이, 댐핑 커패시터(CD)를 상기 식에 도시된 바와 같은 값으로 함으로써, 전하량차(ΔQCS)가 제로로 되므로, 2개의 샘플링 회로에서 샘플링된 전압들 간의 차이가 없어진다.
본 실시예에 상술된 관계식을 적용함으로써, 도 6에 도시된 바와 같은 댐핑 커패시터(CDS 및 CDC)의 용량값을 결정할 수 있다.
우선, 샘플링 페이즈(t=t4에서 t=t5까지)에서 발생되는 고정 패턴 노이즈를 제거하기 위한 댐핑 커패시터(CDS)는, 도 1에 도시된 바와 같이 다음 식으로 나타낼 수 있다.
[식 9]
Figure 112005018463124-pat00009
여기서, 상기 식의 근사는 다음의 관계를 이용한다.
CSH 》CDC + CGSH
또한, CG, CGS, CGD 및 CGO는 각각 샘플링 MOS 스위치(M12)의 게이트 용량, 게이트-소스 용량, 게이트-드레인 용량, 및 게이트 산화막 용량이다. 그리고, CGSH는 열-선택 MOS 스위치(M14)의 게이트-소스 용량이다.
다음, 클램프 페이즈(t=t1에서 t=t2까지)와 수평 출력 페이즈(t=t6에서 t=t7까지)에서, 클램프와 수평 출력이 동일 M0S 스위치(열-선택 MOS 스위치(M14))를 사용하여 실행되므로, (ⅰ) 열-선택 MOS 스위치(M14)의 게이트와 소스 간의 일정 용량의 댐핑 커패시터(CDC)를 접속함으로써, 또한 (ⅱ) 클램프 바이어스로서 바이어스 전압(VHB)을 클램프 펄스(φ)(CL)의 하강에 동기하도록 변조함으로써, 양쪽 페이즈의 고정 패턴 노이즈를 제거할 수 있다.
이 구체적인 조건은, 바이어스 전압(VHB)의 전압 변화(ΔVHB)와 댐핑 커패시터(CDC)의 용량을 각각 다음의 식으로 나타난 것으로 한다.
[식 10]
Figure 112005018463124-pat00010
여기서, 다음 식이 만족되어야 한다.
[식 11]
Figure 112005018463124-pat00011
또한, VHB 변조 회로에서의 저항(R1 및 R2)의 조건은 다음과 같다.
[식 12]
Figure 112005018463124-pat00012
상술된 클램프 페이즈와 수평 출력 페이즈의 조건식에 대한 도출 방법은 다음에 구체적으로 설명한다.
우선, 클램프 페이즈의 전하량의 불균일이 계산된다. 도 9a 및 도 9b는 클램프 페이즈에서의 전하량의 불균일을 도시하는 도면이다. 도 9a는 클램프 페이즈에서 샘플링 커패시터(CSH)로 흐르는 전하량에 영향을 주는 부분의 회로도이다. 그리고, 도 9b는 클램프 페이즈에서의 클램프 펄스(φ)(CL)의 파형을 도시하는 도면이다.
도 9b에 도시된 바와 같은 A 기간 및 B 기간 각각에서, 샘플링 커패시터(CSH)로 흐르는 전하(QA(Vth) 및 QB(Vth))는 다음 식으로 나타낼 수 있다.
[식 13]
Figure 112005018463124-pat00013
그러나, 클램프 펄스(φ)(CL)가 입력되는 경우, 열-선택 MOS 스위치(M14)로 부터 보아, 수평 신호선(HSIG)이 용량성이 되는(도 8a에 도시된 바와 같은 용량(CI)가 되는) 효과를 내기 위하여, A 기간부터 B 기간까지, 클램프 펄스(φ)(CL)에 동기하여 바이어스 전압(VHB)이 변조된다.
[식 14]
Figure 112005018463124-pat00014
상술된 전하의 식에 따라, 열-선택 MOS 스위치(M14)의 상이한 임계 전압(Vth1 및 Vth2)으로 인하여, 클램프 페이즈에서의 전하량의 불균일(ΔQclamp)은 다음 식으로 나타낼 수 있다.
[식 15]
Figure 112005018463124-pat00015
다음, 수평 출력 페이즈에서의 전하량의 불균일이 계산된다. 도 10a 및 도 10b는 수평 출력 페이즈에서의 전하량의 불균일을 도시하는 도면이다. 도 10a는 수평 출력 페이즈에서의 샘플링 커패시터(CSH)로 흐르는 전하량에 영향을 주는 부분의 회로도이다. 도 10b는 수평 출력 페이즈에서의 열-선택 펄스(φ)(H)의 파형을 도시하는 도면이다.
도 10b에 도시되는 바와 같은 A 기간 및 B 기간 각각에서 샘플링 커패시터 (CSH)로 들어가는 전하(QA(Vth), QB(Vth))는 다음 식으로 나타낼 수 있다.
[식 16]
Figure 112005018463124-pat00016
상기 전하의 식에 따르면, 열-선택 MOS 스위치(M14)의 상이한 임계 전압(Vth1, Vth2)으로 야기된 수평 출력 페이즈에서의 전하량의 불균일(ΔQHOUT)은 다음 식으로 나타낼 수 있다.
[식 17]
Figure 112005018463124-pat00017
클램프 페이즈 및 수평 출력 페이즈에서의 전하량의 불균일을 조합한 전하량의 불균일(ΔQ)은 제로가 되어야 하므로, 다음 식으로 나타낼 수 있다.
[식 18]
Figure 112005018463124-pat00018
상기 값이 ΔQ이 제로로 되는 조건으로서, 다음의 CDC 또는 α(조합)이 도출될 수 있다.
[식 19]
Figure 112005018463124-pat00019
상술된 바와 같이, 본 실시예에 따르면, (ⅰ) 열 CDS 회로에서의 샘플링 MOS 스위치(M12)의 게이트와 소스 간에 일정 용량의 댐핑 커패시터(CDS)가 접속되고, (ⅱ) 열-선택 MOS 스위치(M14)의 게이트와 소스 간에 일정 용량의 댐핑 커패시터(CDC)가 접속되고, (ⅲ) 수평 신호선에 인가된 바이어스 전압(VHB)이 클램프 펄스(φ)(CL)에 동기하여 변하여, 열 CDS 회로의 불균일에 기인하는 세로방향의 고정 패턴 노이즈를 효율적으로 제거하거나 제어한다.
본 실시예에 따르면, 수평 신호선에 인가된 바이어스 전압(VHB)은 클램프 펄 스(φ)(CL)와 동기하여 변한다. 수평 블랭크 기간(HBLK) 동안, 열-선택 펄스(φ)(Hn)가 클램프 펄스(φ)(CL)와 동일한 타이밍으로 출력되는 경우, 이 수평 블랭크 기간(HBLK) 동안 출력된 열-선택 펄스(φ)(Hn)와 동기하여 바이어스 전압(VHB)이 변할 수도 있다. 즉, 클램프 페이즈에서 열-선택 MOS 스위치(M14)를 ON 상태에서 OFF 상태로 제어하는 신호에 동기하여 바이어스 전압이 변할 수 있다면, 이 변화 신호는 클램프 펄스(φ)(CL) 또는 열-선택 펄스(φ)(Hn) 중 하나일 수도 있다.
(제2 실시예)
다음, 본 발명의 제2 실시예를 설명한다.
도 11은 제2 실시예에 따른 고체 촬상 장치의 회로도이다. 제1 실시예와 마찬가지로, 본 실시예에 따른 고체 촬상 장치는 기본적으로 촬상 장치와 열 CDS 회로를 구비한다. 그러나, 열 CDS 회로의 접속은 제1 실시예와는 상이하다. 제1 실시예와는 다른 특징을 주로하여 설명한다.
열 CDS 회로의 입력 단말은 샘플링 MOS 스위치(M12)의 드레인이고, 소스에 클램프 캐패시터(CCL)가 접속되어 있다. 샘플링 커패시터(CSH)는 클램프 커패시터(CCL)와 직렬 접속되고, 열-선택 M0S 스위치의 소스가 노드에 접속되어 있다. 열-선택 MOS 스위치의 드레인은 열 CDS 회로의 출력과 등가이고, 수평 신호선(HSlG)에 접속되어 있다. 수평 신호선(HSIG)에는 클램프 및 수평 신호선 리셋 바이어스 회로가 접속되어 있다. 클램프 및 수평 신호선 리셋 바이어스 회로는 바이어스 전압(VHB)과 클램프 및 수평 신호선 리셋 MOS 스위치를 포함한다.
도 12는 도 11에 도시된 바와 같은 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다. 제1 실시예와의 동작적 차이점은, 샘플링 MOS 스위치(M12)로부터 보아, 열 신호선(VSIGn)은 용량성이 아니고, 화소로부터의 신호 출력(전원)을 직접 볼 수 있다는 점이다. 따라서, 도 8a에 도시된 바와 같은 커패시터(CI)의 효과를 나타내기 위하여, 샘플링 페이즈에서 열 신호선(VSlGn)이 플로팅 상태에 있고, 열 신호선(VSIGn)의 기생 용량이 용량(CI)으로서 사용된다. 그러므로, 제1 실시예와는 달리, 도 12에 도시된 바와 같이, 샘플링 페이즈에서 샘플링 펄스(φ)(SH)가 로우 레벨로 변하기(t=t4에서 t5) 전에, 열 신호선(VSIGn)을 전기적으로 플로팅하기 위하여, (ⅰ) 행-선택 펄스(φ)(VSLm), 및 (ⅱ) 화소의 부하인 MOS 트랜지스터(M5)의 게이트 전압(φ)(VG)이 로우 레벨로 변한다(t=t3에서 t4). 그 외의 동작은 제1 실시예와 동일하다.
제2 실시예에 따른 열 CDS 회로의 회로 구성과 동작은 제1 실시예와 약간 상이하다. 따라서, (ⅰ) 댐핑 커패시터의 적절한 값을 제공하는 식, 및 (ⅱ) 클램프 페이즈(t=t1에서 t2)에서 바이어스 전압의 전압 변화를 제공하는 계수 α는 다음과 같이 나타날 수 있다. 여기서, 상술된 값에 대한 도출 방법은 제1 실시예와 동일하다.
[식 20]
Figure 112005018463124-pat00020
여기서, CV는 열 신호선의 용량을 나타낸다.
상술된 바와 같이, 본 실시예에 따르면, (ⅰ) 열 CDS 회로의 샘플링 MOS 스위치(M12)의 게이트와 소스 사이에 일정 용량의 댐핑 커패시터(CDS)가 접속되며, (ⅱ) 샘플링 페이즈에서 열 신호선(VSIGn)이 전기적으로 플로팅되고, (ⅲ) MOS 스위치(M14)의 게이트와 소스 사이에 일정 용량의 댐핑 커패시터(CDC)가 접속되고, (ⅳ) 수평 신호선에 인가되는 바이어스 전압(VHB)이 클램프 펄스(φ)(CL)와 동기하여 변하여, 열 CDS 회로의 불균일에 기인하는 세로방향의 고정 패턴을 효율적으로 제거하거나 제어한다.
(제3 실시예)
다음, 본 발명에 따른 제3 실시예를 설명한다.
도 13은 본 발명의 제3 실시예에 따른 고체 촬상 장치의 회로도이다. 제3 실시예의 고체 촬상 장치는, 열 신호선(VSIGn) 마다, 제1 실시예에 따른 CDS 회로 외에, 2개의 샘플링 회로((ⅰ) 샘플링 MOS 스위치(M6), 열-선택 MOS 스위치(M8), 댐핑 커패시터(CD1), 및 샘플링 커패시터(CSH1)를 포함하는 샘플링 회로, 및 (ⅱ) 샘플링 MOS 스위치(M7), 열-선택 MOS 스위치(M9), 댐핑 커패시터(CD2), 및 샘플링 커패시터(CSH2)를 포함하는 샘플링 회로)를 구비한다. 또한, 제1 실시예에 따른 출력 회로(92, 93) 대신에, 2개의 수평 신호선(HSIG1 및 HSIG2)에 접속된 차동 AMP(94)가 포함된다.
이 고체 촬상 장치는, 제1 화소 신호(리셋 플로팅 디퓨전(FD)으로부터의 신호) 및 제2 화소 신호(포토다이오드(PD)의 전하가 전송된 후 플로팅 디퓨전(FD)으로부터의 신호)가 동일한 샘플링 회로에서 샘플링되는 상관 2중 샘플링과는 상이하다. 본 고체 촬상 장치는 (ⅰ) 제1 및 제2 화소 신호를 상이한 샘플링 회로에서 샘플링하고, (ⅱ) 이 샘플링한 제1 및 제2 화소 신호를 각각 독립한 2개의 수평 신호선(HSIG1, HSIG2)에 출력하고, (ⅲ) 이 샘플링된 제1 및 제2 화소 신호를 차동 AMP(94)의 반전 입력과 비반전 입력에 제공함으로써 화소의 고정 패턴 노이즈를 제거하는 방법을 실현하는 회로이다.
도 14는 도 13에 도시된 바와 같은 고체 촬상 장치의 동작을 도시하는 타이밍 챠트이다. 샘플링 페이즈(t=t1~t2, t3~t4)에서, 제2 실시예와 동일한 방법을 이용하여, 샘플링 커패시터에서의 전하량의 불균일을 제거할 수 있다. 즉, (ⅰ) 샘플링 MOS 스위치(M6, M7)의 게이트와 소스 사이에 접속된 댐핑 커패시터(CD1, CD2)의 값은 제2 실시예와 동일한 방식으로 결정될 수 있고, (ⅱ) 샘플링 페이즈에서 열 신호선(VSIGn)이 플로팅되어, 용량성 입력으로서 동작을 실행한다.
클램프 페이즈는 본 고체 촬상 장치에 존재하지 않는다. 따라서, 수평 출력 페이즈에서, 도 14의 타이밍 챠트에 도시된 바와 같이, 열-선택 MOS 스위치(M8, M9)로부터 들어가는 전하를 외관상 제거하기 위하여, 하나의 화소 기간의 헤드에서, 수평 신호선(HSIG1 및 HSIG2)가 수평 신호선 리셋 신호(φ)(HRST)에 의하여 리셋된 후, 하나의 화소 기간의 중간에 열-선택 펄스(φ)(Hn)가 출력되어, 열-선택 MOS 스위치(M8, M9)를 일시적으로 ON시킨다. 열-선택 MOS 스위치(M8, M9)가 오프된 직후, 수평 신호선(HSIG1 및 HSIG2)의 신호는 화상 신호로서 사용된다. 따라서, 열-선택 MOS 스위치에서 발생된 2차 세로방향의 고정 패턴 노이즈가 제거될 수 있다.
상술된 바와 같이, 본 실시예에 따르면, (ⅰ) 샘플링 MOS 스위치(M6, M7)의 게이트와 소스 사이에 일정 용량의 댐핑 커패시터(CD1, CD2)가 접속되고, (ⅱ) 열 신호선(VSIGn)이 샘플링 페이즈에서 전기적으로 플로팅되고, (ⅲ) 수평 신호선이 1 화소 기간 중에 리셋된 후, 열-선택 MOS 스위치가 일시적으로 온되며, (ⅳ) 오프 상태 직후 수평 신호선의 신호가 화상 신호로서 출력되어, 샘플링 회로의 불균일에 기인하는 세로방향의 고정 패턴 노이즈를 효율적으로 제거하거나 제어한다.
(제4 실시예)
다음, 본 발명의 제4 실시예를 설명한다. 제4 실시예에서, 제1, 제2 및 제3 실시예에 따른 고체 촬상 장치의 샘플링 회로에 사용되는 댐핑 커패시터가 MOS 트랜지스터에 조립된다.
도 15a는 본 실시예에 따른 MOS 트랜지스터(스위치)의 구조를 도시하는 도면이다. 도 15b에 도시된 바와 같은 통상의 M0S 트랜지스터와 비교하여 명백한 바와 같이, 본 실시예에 따른 M0S 트랜지스터에서, 게이트 전극과 소스 확산이 게이트 산화막을 사이에 끼고 오버랩되고 있다. 따라서, 오버랩 부분에 발생되는 기생 용량은 댐핑 커패시터(CD)로서 기능하므로, 제1, 제2 및 제3 실시예에 설명된 바와 같이 MOS 트랜지스터의 게이트와 소스간에 추가로 접속된 댐핑 커패시터가 불필요하다.
본 발명의 단지 일부 예시적인 실시예가 상기에 상세히 설명되었으나, 당업자는 본 발명의 신규한 교시와 이점으로부터 실질적으로 벗어나지 않고, 예시적인 실시예에서 다양한 변경이 가능하는 것을 용이하게 이해할 것이다. 따라서, 이러한 모든 변형은 본 발명의 범위 내에 포함되고자 한다.
본 발명은, 비디오 카메라, 디지털 스틸 카메라와 같은 화상 입력 장치용으로 사용되는 고체 촬상 장치로서, 특히 M0S 또는 CM0S 촬상 장치로부터 신호를 독출하는 샘플링 회로를 구비하는 고체 촬상 장치로서 사용될 수 있다.

Claims (12)

  1. 포토다이오드로부터의 신호가 샘플링되는 샘플링 회로를 구비하는 고체 촬상 장치에 있어서,
    상기 샘플링 회로는,
    상기 신호를 유지하는 샘플링 커패시터;
    (ⅰ) 상기 신호를 상기 샘플링 커패시터에 전달하거나, (ⅱ) 상기 전달을 차단하는 MOS 트랜지스터인 샘플링 MOS(Metal Oxide Semiconductor) 스위치; 및
    (ⅰ) 상기 샘플링 MOS 스위치의 소스 전극과 드레인 전극 중 상기 샘플링 커패시터에 더 가깝게 위치된 전극과, (ⅱ) 상기 샘플링 MOS 스위치의 게이트 전극에 양단이 접속된 제1 댐핑 커패시터를 포함하고,
    상기 제1 댐핑 커패시터의 용량은, (ⅰ) 상기 샘플링 M0S 스위치의 소스 전극과 기준 전위 간의 용량, (ⅱ) 드레인 전극과 기준 전위 간의 용량, 및 (ⅲ) 상기 샘플링 M0S 스위치 고유의 용량으로 정해지는, 고체 촬상 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 샘플링 회로는,
    상기 샘플링 커패시터와 출력선과의 접속을 온 또는 오프하는 열-선택 MOS 스위치; 및
    (ⅰ) 상기 열-선택 MOS 스위치의 소스 전극 및 드레인 전극 중 상기 샘플링 커패시터에 더 가깝게 위치된 전극과, (ⅱ) 상기 열-선택 MOS 스위치의 게이트 전극에 양단이 접속된 커패시터인 제2 댐핑 커패시터를 더 포함하는, 고체 촬상 장치.
  4. 제 3 항에 있어서, 상기 제2 댐핑 커패시터의 용량은, (ⅰ) 상기 열-선택 M0S 스위치의 소스 전극과 기준 전위 간의 용량, (ⅱ) 드레인 전극과 기준 전위 간의 용량, (ⅲ) 상기 열-선택 M0S 스위치 고유의 용량, 및 (ⅳ) 상기 샘플링 MOS 스위치 고유의 용량으로 정해지는, 고체 촬상 장치.
  5. 제 3 항에 있어서, 상기 샘플링 회로는 상기 출력선에 바이어스 전압을 인가하는 바이어스 전압 인가 회로를 더 포함하고,
    상기 바이어스 전압 인가 회로에서, 상기 출력선에 인가되는 상기 바이어스 전압은, 상기 열-선택 MOS 스위치를 오프하는 제어 신호와 동기하여 변화되는, 고체 촬상 장치.
  6. 제 1 항에 있어서, 상기 샘플링 회로는,
    (ⅰ) 상기 포토다이오드로부터의 신호를 전달하는 열 신호선과 (ⅱ) 상기 샘플링 M0S 스위치 사이에 접속된 커패시터인 클램프 커패시터; 및
    상기 클램프 커패시터에 클램프 전압을 인가하는 클램프 전압 인가 회로를 더 포함하고,
    상기 포토다이오드로부터 전달된 신호가 상관 2중 샘플링되는, 고체 촬상 장치.
  7. 제 1 항에 있어서, 상기 샘플링 회로는,
    상기 샘플링 M0S 스위치와 상기 샘플링 커패시터 사이에 접속된 커패시터인 클램프 커패시터; 및
    상기 클램프 커패시터에 클램프 전압을 인가하는 클램프 전압 인가 회로를 더 포함하고,
    상기 포토다이오드로부터 전달된 신호가 상관 2중 샘플링되는, 고체 촬상 장치.
  8. 제 1 항에 있어서, 포토다이오드의 1 열당 상기 샘플링 회로 2개를 구비하고,
    상기 2개의 샘플링 회로는, 상기 포토다이오드의 1 열로부터 신호를 전달하는 하나의 열 신호선이 공통 입력용으로 사용될 수 있도록, 서로 병렬로 접속되는, 고체 촬상 장치.
  9. 제 8 항에 있어서,
    상기 샘플링 회로는 상기 샘플링 커패시터와 출력선과의 접속을 온 또는 오프하는 MOS 스위치인 열-선택 MOS 스위치를 더 포함하고,
    상기 샘플링 커패시터에 유지된 신호가 상기 출력선에 출력되는 때에, 상기 열-선택 MOS 스위치가 비도통 상태에서 도통 상태로 된 후, 다시 비도통 상태로 되는, 고체 촬상 장치.
  10. 제 1 항에 있어서, 상기 제1 댐핑 커패시터는, (ⅰ) 상기 샘플링 MOS 스위치의 소스 전극과 드레인 전극 중 상기 샘플링 커패시터에 더 가깝게 위치된 전극, (ⅱ) 상기 샘플링 MOS 스위치의 게이트 전극, 및 (ⅲ) 상기 2개의 전극 사이에 끼워진 상기 샘플링 MOS 스위치의 게이트 산화막으로 이루어지는, 고체 촬상 장치.
  11. 고체 촬상 장치로부터의 신호가 샘플링되는 샘플링 회로에 있어서, 상기 회로는,
    상기 신호를 유지하는 커패시터인 샘플링 커패시터;
    (ⅰ) 상기 신호를 상기 샘플링 커패시터에 전달하거나, (ⅱ) 상기 전달을 차단하는 MOS 트랜지스터인 샘플링 MOS 스위치; 및
    (ⅰ) 상기 샘플링 MOS 스위치의 소스 전극과 드레인 전극 중 상기 샘플링 커패시터에 더 가깝게 위치된 전극과, (ⅱ) 상기 샘플링 MOS 스위치의 게이트 전극에 양단이 접속된 커패시터인 제1 댐핑 커패시터를 포함하고,
    상기 제1 댐핑 커패시터의 용량은, (ⅰ) 상기 샘플링 M0S 스위치의 소스 전극과 기준 전위 간의 용량, (ⅱ) 드레인 전극과 기준 전위 간의 용량, 및 (ⅲ) 상기 샘플링 M0S 스위치 고유의 용량으로 정해지는, 샘플링 회로.
  12. 제 11 항에 있어서,
    상기 샘플링 커패시터와 출력선과의 접속을 온 또는 오프하는 MOS 스위치인 열-선택 MOS 스위치; 및
    (ⅰ) 상기 열-선택 MOS 스위치의 소스 전극 및 드레인 전극 중 상기 샘플링 커패시터에 더 가깝게 위치된 전극과, (ⅱ) 상기 열-선택 MOS 스위치의 게이트 전극에 양단이 접속된 커패시터인 제2 댐핑 커패시터를 더 포함하는, 샘플링 회로.
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