JPH0992815A - 可変容量素子並びに之を用いた半導体装置、電荷検出回路、固体撮像素子、固体撮像素子の駆動方法 - Google Patents
可変容量素子並びに之を用いた半導体装置、電荷検出回路、固体撮像素子、固体撮像素子の駆動方法Info
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- JPH0992815A JPH0992815A JP7244824A JP24482495A JPH0992815A JP H0992815 A JPH0992815 A JP H0992815A JP 7244824 A JP7244824 A JP 7244824A JP 24482495 A JP24482495 A JP 24482495A JP H0992815 A JPH0992815 A JP H0992815A
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Abstract
(57)【要約】
【課題】 固体撮像素子において、出力信号量の制御を
可能にする。 【解決手段】 画素２に蓄積された光電変換による信号
電荷を出力部の電荷検出回路１６〔１６Ａ，１６Ｂ〕で
信号電圧に変換する固体撮像素子であって、電荷検出回
路１６〔１６Ａ，１６Ｂ〕の電荷−電圧変換利得を可変
制御できるようにした構成とする。
可能にする。 【解決手段】 画素２に蓄積された光電変換による信号
電荷を出力部の電荷検出回路１６〔１６Ａ，１６Ｂ〕で
信号電圧に変換する固体撮像素子であって、電荷検出回
路１６〔１６Ａ，１６Ｂ〕の電荷−電圧変換利得を可変
制御できるようにした構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、可変容量素子並び
に、之を用いた半導体装置、電荷検出回路、固体撮像素
子、固体撮像素子の駆動方法に関する。
に、之を用いた半導体装置、電荷検出回路、固体撮像素
子、固体撮像素子の駆動方法に関する。
【０００２】
【従来の技術】固体撮像素子の高解像度化の要求に従っ
て、画素毎に光信号電荷を増幅する内部増幅型固体撮像
素子の開発が進められている。この内部増幅型固体撮像
素子の主なものとしては、静電誘導トランジスタ（ＳＩ
Ｔ）、増幅型ＭＯＳイメージャ（ＡＭＩ）、電荷変調デ
バイス（ＣＭＤ）、バイポーラトランジスタを画素に用
いたＢＡＳＩＳ等の各種撮像デバイス構造が知られてい
る。
て、画素毎に光信号電荷を増幅する内部増幅型固体撮像
素子の開発が進められている。この内部増幅型固体撮像
素子の主なものとしては、静電誘導トランジスタ（ＳＩ
Ｔ）、増幅型ＭＯＳイメージャ（ＡＭＩ）、電荷変調デ
バイス（ＣＭＤ）、バイポーラトランジスタを画素に用
いたＢＡＳＩＳ等の各種撮像デバイス構造が知られてい
る。
【０００３】次のような内部増幅型固体撮像素子もその
１つである。この増幅型固体撮像素子では、光電変換に
より得られたホール（信号電荷）をｎチャネルＭＯＳト
ランジスタ（いわゆる画素ＭＯＳトランジスタ）のｐ型
ポテンシャル井戸に蓄積しておき、このｐ型ポテンシャ
ル井戸における電位変動（すなわちバックゲートの電位
変化）に基づくチャネル電流の変化を画素信号として出
力するようにしている。
１つである。この増幅型固体撮像素子では、光電変換に
より得られたホール（信号電荷）をｎチャネルＭＯＳト
ランジスタ（いわゆる画素ＭＯＳトランジスタ）のｐ型
ポテンシャル井戸に蓄積しておき、このｐ型ポテンシャ
ル井戸における電位変動（すなわちバックゲートの電位
変化）に基づくチャネル電流の変化を画素信号として出
力するようにしている。
【０００４】
【発明が解決しようとする課題】一方、本出願人は、感
度の均一化、高感度化、低消費電力等を可能にした容量
負荷動作方式の内部増幅型固体撮像素子を提案した。
度の均一化、高感度化、低消費電力等を可能にした容量
負荷動作方式の内部増幅型固体撮像素子を提案した。
【０００５】図１５は、複数、この例では２つの出力端
子をもつ容量負荷動作方式の内部増幅型固体撮像素子の
概略的構成を示す。この増幅型固体撮像素子１は、同図
に示すように、複数の単位画素（セル）を構成する受光
素子、例えば画素トランジスタ、本例では画素ＭＯＳト
ランジスタ２が行列状に配列され、各行の画素ＭＯＳト
ランジスタ２のゲートがシフトレジスタ等から構成され
る垂直走査回路３にて選択される垂直選択線４に接続さ
れ、そのドレインが電源（いわゆる画素電源）ＶDDに接
続されて、その各列毎のソースが垂直信号線５に接続さ
れる。
子をもつ容量負荷動作方式の内部増幅型固体撮像素子の
概略的構成を示す。この増幅型固体撮像素子１は、同図
に示すように、複数の単位画素（セル）を構成する受光
素子、例えば画素トランジスタ、本例では画素ＭＯＳト
ランジスタ２が行列状に配列され、各行の画素ＭＯＳト
ランジスタ２のゲートがシフトレジスタ等から構成され
る垂直走査回路３にて選択される垂直選択線４に接続さ
れ、そのドレインが電源（いわゆる画素電源）ＶDDに接
続されて、その各列毎のソースが垂直信号線５に接続さ
れる。
【０００６】垂直信号線５には、動作ＭＯＳスイッチ７
を介して信号電圧（電荷）を保持する負荷容量素子８が
接続される。動作ＭＯＳスイッチ７のゲートには動作パ
ルスφOPが印加される。負荷容量素子８は、水平ＭＯＳ
スイッチ９のドレインに接続され、この水平ＭＯＳスイ
ッチ９のソースが水平信号線１０〔１０Ａ，１０Ｂ〕に
接続される。
を介して信号電圧（電荷）を保持する負荷容量素子８が
接続される。動作ＭＯＳスイッチ７のゲートには動作パ
ルスφOPが印加される。負荷容量素子８は、水平ＭＯＳ
スイッチ９のドレインに接続され、この水平ＭＯＳスイ
ッチ９のソースが水平信号線１０〔１０Ａ，１０Ｂ〕に
接続される。
【０００７】水平信号線１０としては、複数本、この例
では２本の水平信号線１０Ａ，１０Ｂを有し、水平奇数
番目の画素ＭＯＳトランジスタ２に対応する負荷容量素
子８が水平ＭＯＳスイッチ９を介して第１の水平信号線
１０Ａに接続され、水平偶数番目の画素ＭＯＳトランジ
スタ２に対応する負荷容量素子８が水平ＭＯＳスイッチ
９を介して第２の水平信号線１０Ｂに接続される。
では２本の水平信号線１０Ａ，１０Ｂを有し、水平奇数
番目の画素ＭＯＳトランジスタ２に対応する負荷容量素
子８が水平ＭＯＳスイッチ９を介して第１の水平信号線
１０Ａに接続され、水平偶数番目の画素ＭＯＳトランジ
スタ２に対応する負荷容量素子８が水平ＭＯＳスイッチ
９を介して第２の水平信号線１０Ｂに接続される。
【０００８】１１は、シフトレジスタ等から構成された
水平走査回路であり、この水平走査回路１１は水平信号
線１０〔１０Ａ，１０Ｂ〕に接続された水平ＭＯＳスイ
ッチ９のゲートへ順次水平走査パルスφＨ〔φＨ1 ，‥
‥φＨi ，φＨi+1 ‥‥〕が供給される。この例では、
水平の隣り合う２つの画素ＭＯＳトランジスタ２に対応
する２つの水平ＭＯＳスイッチ９毎に夫々そのゲートが
共通接続されて同一の水平走査パルスφＨが供給される
ようになされる。
水平走査回路であり、この水平走査回路１１は水平信号
線１０〔１０Ａ，１０Ｂ〕に接続された水平ＭＯＳスイ
ッチ９のゲートへ順次水平走査パルスφＨ〔φＨ1 ，‥
‥φＨi ，φＨi+1 ‥‥〕が供給される。この例では、
水平の隣り合う２つの画素ＭＯＳトランジスタ２に対応
する２つの水平ＭＯＳスイッチ９毎に夫々そのゲートが
共通接続されて同一の水平走査パルスφＨが供給される
ようになされる。
【０００９】各水平信号線１０Ａ及び１０Ｂの出力端に
は、夫々例えば出力アンプからなる出力回路、この例で
は反転増幅器、例えば差動増幅器を用いた演算増幅器１
３と検出容量素子１４とリセットスイッチ１５とを備え
た電荷検出回路１６Ａ及び１６Ｂが接続される。
は、夫々例えば出力アンプからなる出力回路、この例で
は反転増幅器、例えば差動増幅器を用いた演算増幅器１
３と検出容量素子１４とリセットスイッチ１５とを備え
た電荷検出回路１６Ａ及び１６Ｂが接続される。
【００１０】即ち、水平信号線１０Ａ，１０Ｂが夫々の
電荷検出回路１６Ａ，１６Ｂの演算増幅器１３の反転入
力端子に接続され、その非反転入力端子に所定のバイア
ス電圧ＶB が与えられる。このバイアス電圧ＶB は、水
平信号線１０Ａ，１０Ｂの電位を決めるためのものであ
る。この演算増幅器１３に並列に、すなわち、演算増幅
器１３の反転入力端子と出力端子ｔA ，ｔB との間に夫
々検出容量素子１４が接続され、この検出容量素子１４
に、水平信号線１０Ａ，１０Ｂと検出容量素子１４をリ
セットするためのリセットスイッチ１５、例えばＭＯＳ
トランジスタが並列接続される。
電荷検出回路１６Ａ，１６Ｂの演算増幅器１３の反転入
力端子に接続され、その非反転入力端子に所定のバイア
ス電圧ＶB が与えられる。このバイアス電圧ＶB は、水
平信号線１０Ａ，１０Ｂの電位を決めるためのものであ
る。この演算増幅器１３に並列に、すなわち、演算増幅
器１３の反転入力端子と出力端子ｔA ，ｔB との間に夫
々検出容量素子１４が接続され、この検出容量素子１４
に、水平信号線１０Ａ，１０Ｂと検出容量素子１４をリ
セットするためのリセットスイッチ１５、例えばＭＯＳ
トランジスタが並列接続される。
【００１１】この増幅型固体撮像素子１では、読み出し
動作が行われる水平ブランキング期間中に、各行の選択
線４に順次垂直走査回路３からの垂直走査信号（即ち垂
直選択パルス）φＶ〔φＶ1 ，‥‥φＶn ，φＶn+1 ，
‥‥〕が印加され、各行の画素ＭＯＳトランジスタ２が
順次選択されると共に、動作ＭＯＳスイッチ７が動作パ
ルスφOPによりオン状態になることによって、画素ＭＯ
Ｓトランジスタ２と負荷容量素子８が導通し、動作ＭＯ
Ｓスイッチ７がオンした瞬間から負荷容量素子８に信号
電圧がチャージされ始め、信号電圧が十分安定した後、
動作ＭＯＳスイッチ７がオフになると、画素ＭＯＳトラ
ンジスタ２に蓄積された信号電荷量（ホール量）に応じ
たチャネルポテンシャルに相当する信号電圧が負荷容量
素子８に保持される。
動作が行われる水平ブランキング期間中に、各行の選択
線４に順次垂直走査回路３からの垂直走査信号（即ち垂
直選択パルス）φＶ〔φＶ1 ，‥‥φＶn ，φＶn+1 ，
‥‥〕が印加され、各行の画素ＭＯＳトランジスタ２が
順次選択されると共に、動作ＭＯＳスイッチ７が動作パ
ルスφOPによりオン状態になることによって、画素ＭＯ
Ｓトランジスタ２と負荷容量素子８が導通し、動作ＭＯ
Ｓスイッチ７がオンした瞬間から負荷容量素子８に信号
電圧がチャージされ始め、信号電圧が十分安定した後、
動作ＭＯＳスイッチ７がオフになると、画素ＭＯＳトラ
ンジスタ２に蓄積された信号電荷量（ホール量）に応じ
たチャネルポテンシャルに相当する信号電圧が負荷容量
素子８に保持される。
【００１２】負荷容量素子８に保持された信号電圧は、
水平走査期間（いわゆる水平映像期間）中に、水平走査
回路１１からの水平走査信号（即ち水平走査パネル）φ
Ｈ〔φＨ1 ，‥‥φＨi ，φＨi+1 ，‥‥〕により水平
ＭＯＳスイッチ９が順次オンすることで信号が電荷とし
て水平信号線１０Ａ及び１０Ｂに流れる。水平信号線１
０Ａ，１０Ｂに流れ出た信号電荷は、演算増幅器１３を
用いた電荷検出回路１６Ａ，１６Ｂの検出容量素子１４
に信号電圧として復調され、映像信号として出力端子ｔ
A ，ｔB に出力される。即ち、水平奇数番目に対応する
画素ＭＯＳトランジスタ２の映像信号が端子ｔA に出力
され、水平偶数番目に対応する画素ＭＯＳトランジスタ
２の映像信号が端子ｔB に出力される。電荷検出回路１
６Ａ，１６Ｂの検出容量素子１４は、次の画素ＭＯＳト
ランジスタ２に対応する水平ＭＯＳスイッチ９がオンす
る前にリセットパルスφR によりリセットスイッチ１５
をオンさせてリセットする。
水平走査期間（いわゆる水平映像期間）中に、水平走査
回路１１からの水平走査信号（即ち水平走査パネル）φ
Ｈ〔φＨ1 ，‥‥φＨi ，φＨi+1 ，‥‥〕により水平
ＭＯＳスイッチ９が順次オンすることで信号が電荷とし
て水平信号線１０Ａ及び１０Ｂに流れる。水平信号線１
０Ａ，１０Ｂに流れ出た信号電荷は、演算増幅器１３を
用いた電荷検出回路１６Ａ，１６Ｂの検出容量素子１４
に信号電圧として復調され、映像信号として出力端子ｔ
A ，ｔB に出力される。即ち、水平奇数番目に対応する
画素ＭＯＳトランジスタ２の映像信号が端子ｔA に出力
され、水平偶数番目に対応する画素ＭＯＳトランジスタ
２の映像信号が端子ｔB に出力される。電荷検出回路１
６Ａ，１６Ｂの検出容量素子１４は、次の画素ＭＯＳト
ランジスタ２に対応する水平ＭＯＳスイッチ９がオンす
る前にリセットパルスφR によりリセットスイッチ１５
をオンさせてリセットする。
【００１３】図１６にこの増幅型固体撮像素子１の駆動
タイミングチャート（水平同期）を示す。
タイミングチャート（水平同期）を示す。
【００１４】この増幅型固体撮像素子１によれば、負荷
容量素子７に信号電圧が保持されると、垂直信号線には
ほとんど電流が流れないため、垂直信号線５の抵抗に大
きく影響されることがなく、均一な感度が得られる。負
荷が容量素子７であるため、負荷ＭＯＳトランジスタの
ようなバラツキは少なく、縦縞状の固定パターンノイズ
（ＦＰＮ）が発生しにくい。
容量素子７に信号電圧が保持されると、垂直信号線には
ほとんど電流が流れないため、垂直信号線５の抵抗に大
きく影響されることがなく、均一な感度が得られる。負
荷が容量素子７であるため、負荷ＭＯＳトランジスタの
ようなバラツキは少なく、縦縞状の固定パターンノイズ
（ＦＰＮ）が発生しにくい。
【００１５】画素ＭＯＳトランジスタ２のチャネルポテ
ンシャルがそのまま負荷容量素子８に保持される電位に
なるため、負荷ＭＯＳトランジスタを用いて画素ＭＯＳ
トランジスタを定常状態で、即ちチャネルに一定の電流
を流れている状態で動作させる場合に比べて、感度が高
くなる。画素ＭＯＳトランジスタ２に定常電流が流れな
いため、消費電力は低域される。
ンシャルがそのまま負荷容量素子８に保持される電位に
なるため、負荷ＭＯＳトランジスタを用いて画素ＭＯＳ
トランジスタを定常状態で、即ちチャネルに一定の電流
を流れている状態で動作させる場合に比べて、感度が高
くなる。画素ＭＯＳトランジスタ２に定常電流が流れな
いため、消費電力は低域される。
【００１６】特に、この増幅型固体撮像素子１では、２
本の水平信号線１０Ａ及び１０Ｂを通して２つの出力端
子ｔA ，ｔB から夫々映像信号を出力しているので、水
平走査回路１１の水平駆動周波数（クロック周波数）を
半分にすることができ、電荷検出回路１６Ａ，１６Ｂの
周波数特性を落としてＳＮ比を改善することができる。
本の水平信号線１０Ａ及び１０Ｂを通して２つの出力端
子ｔA ，ｔB から夫々映像信号を出力しているので、水
平走査回路１１の水平駆動周波数（クロック周波数）を
半分にすることができ、電荷検出回路１６Ａ，１６Ｂの
周波数特性を落としてＳＮ比を改善することができる。
【００１７】ところで、この増幅型固体撮像装置１にお
いて、電荷検出回路１６Ａ，１６Ｂの電荷−電圧変換利
得、即ち検出感度Ｇは数１の式で表わされる。即ち、図
１７の等価回路において、負荷容量素子８の容量を
ＣL 、水平信号線１０Ａ（１０Ｂ）の寄生容量をＣB 、
電荷検出回路１６Ａ（１６Ｂ）の検出容量素子１４の容
量をＣD 、演算増幅器１３の反転利得を−Ａとし、負荷
容量素子８に保持された信号電圧Ｖsig 、電荷検出回路
１６Ａ（１６Ｂ）の出力信号Ｖoutとすると、Ｖout の
Ｖsig に対する検出感度、すなわち電荷検出回路１６Ａ
（１６Ｂ）の電荷−電圧変換利得（検出利得）は数１の
如くなる。
いて、電荷検出回路１６Ａ，１６Ｂの電荷−電圧変換利
得、即ち検出感度Ｇは数１の式で表わされる。即ち、図
１７の等価回路において、負荷容量素子８の容量を
ＣL 、水平信号線１０Ａ（１０Ｂ）の寄生容量をＣB 、
電荷検出回路１６Ａ（１６Ｂ）の検出容量素子１４の容
量をＣD 、演算増幅器１３の反転利得を−Ａとし、負荷
容量素子８に保持された信号電圧Ｖsig 、電荷検出回路
１６Ａ（１６Ｂ）の出力信号Ｖoutとすると、Ｖout の
Ｖsig に対する検出感度、すなわち電荷検出回路１６Ａ
（１６Ｂ）の電荷−電圧変換利得（検出利得）は数１の
如くなる。
【００１８】
【数１】
【００１９】従って、複数の出力端子をもつこの種の増
幅型固体撮像素子１においては、演算増幅器１３を構成
するＭＯＳトランジスタのバラツキにより反転利得−Ａ
（−Ａ1 及び−Ａ2 ）が変わることと、検出容量Ｃ
D （ＣD1及びＣD2）自体もバラツキを持つため、個々の
電荷検出回路１６Ａ及び１６Ｂでの検出感度Ｇ1 及びＧ
2が違ってしまう。
幅型固体撮像素子１においては、演算増幅器１３を構成
するＭＯＳトランジスタのバラツキにより反転利得−Ａ
（−Ａ1 及び−Ａ2 ）が変わることと、検出容量Ｃ
D （ＣD1及びＣD2）自体もバラツキを持つため、個々の
電荷検出回路１６Ａ及び１６Ｂでの検出感度Ｇ1 及びＧ
2が違ってしまう。
【００２０】この結果、図１６のタイミングチャートで
示すように夫々の出力端子ｔA 及びｔB からの画素信号
の信号量に差が生じ、いわゆる検出感度差が発生する。
この検出感度差は、画質を大幅に劣化させるため、撮像
素子の外部で補正しなければならず、撮像カメラの信号
処理回路を複雑化し、ＳＮ比の劣化をも引き起こす恐れ
がある。
示すように夫々の出力端子ｔA 及びｔB からの画素信号
の信号量に差が生じ、いわゆる検出感度差が発生する。
この検出感度差は、画質を大幅に劣化させるため、撮像
素子の外部で補正しなければならず、撮像カメラの信号
処理回路を複雑化し、ＳＮ比の劣化をも引き起こす恐れ
がある。
【００２１】本発明は、上述の点に鑑み、検出感度を制
御可能にした固体撮像素子及びその駆動方法を提供する
ものである。
御可能にした固体撮像素子及びその駆動方法を提供する
ものである。
【００２２】また、本発明は、新規な可変容量素子を提
供すると共に、この可変容量素子を用いた電荷検出回
路、即ち検出感度を制御できる上記固体撮像素子の出力
部に適用でき、或は電荷量の測定に適用できる電荷検出
回路を提供するものである。
供すると共に、この可変容量素子を用いた電荷検出回
路、即ち検出感度を制御できる上記固体撮像素子の出力
部に適用でき、或は電荷量の測定に適用できる電荷検出
回路を提供するものである。
【００２３】更に、本発明は、上記可変容量素子を備え
た半導体装置を提供するものである。
た半導体装置を提供するものである。
【００２４】
【課題を解決するための手段】本発明に係る可変容量素
子は２端子間に複数の容量素子が直列接続され、その接
続中点の電位を可変することによって、２端子間の容量
が可変される構成とする。この可変容量素子によれば、
信号の入出力端子間での容量可変を可能にする。
子は２端子間に複数の容量素子が直列接続され、その接
続中点の電位を可変することによって、２端子間の容量
が可変される構成とする。この可変容量素子によれば、
信号の入出力端子間での容量可変を可能にする。
【００２５】本発明に係る半導体装置は、２端子間に複
数の容量素子が直列接続され、その接続中点を構成する
半導体領域の電位を可変することによって、２端子間の
容量が可変される可変容量素子を有した構成とする。こ
の半導体装置によれば、共に信号が入る２端子間の容量
の可変制御が可能となる。
数の容量素子が直列接続され、その接続中点を構成する
半導体領域の電位を可変することによって、２端子間の
容量が可変される可変容量素子を有した構成とする。こ
の半導体装置によれば、共に信号が入る２端子間の容量
の可変制御が可能となる。
【００２６】本発明に係る電荷検出回路は、演算増幅器
と、この演算増幅器の入出力端子間に接続された検出容
量素子とを有し、検出容量素子が複数の容量素子を直列
接続し、該接続中点の電位を可変することによって容量
を可変するようにした可変容量素子で形成した構成とす
る。この電荷検出回路によれば、検出容量素子の容量を
可変することによって検出感度を制御することができ
る。また電荷量の測定に適用したときには、検出容量素
子の容量を可変制御することにより、高精度の測定が可
能となる。
と、この演算増幅器の入出力端子間に接続された検出容
量素子とを有し、検出容量素子が複数の容量素子を直列
接続し、該接続中点の電位を可変することによって容量
を可変するようにした可変容量素子で形成した構成とす
る。この電荷検出回路によれば、検出容量素子の容量を
可変することによって検出感度を制御することができ
る。また電荷量の測定に適用したときには、検出容量素
子の容量を可変制御することにより、高精度の測定が可
能となる。
【００２７】本発明に係る固体撮像素子は、画素に蓄積
された光電変換による信号電荷を出力部の電荷検出回路
で信号電圧に変換する固体撮像素子であって、電荷検出
回路の電荷−電圧変換利得を可変制御できるようにした
構成とする。この固体撮像素子によれば、電荷検出回路
の電荷−電圧変換利得（即ち検出感度）を可変制御でき
るので、出力端子の出力信号量（感度）を自由に制御で
きる。特に複数の出力線を有した固体撮像素子では、そ
の各出力端子の出力信号量を揃えることができる。
された光電変換による信号電荷を出力部の電荷検出回路
で信号電圧に変換する固体撮像素子であって、電荷検出
回路の電荷−電圧変換利得を可変制御できるようにした
構成とする。この固体撮像素子によれば、電荷検出回路
の電荷−電圧変換利得（即ち検出感度）を可変制御でき
るので、出力端子の出力信号量（感度）を自由に制御で
きる。特に複数の出力線を有した固体撮像素子では、そ
の各出力端子の出力信号量を揃えることができる。
【００２８】本発明に係る固体撮像素子の駆動方法は、
画素に蓄積された光電変換による信号電荷を出力部の電
荷検出回路で信号電圧に変換するようになし、電荷検出
回路が演算増幅器とその入出力端子間に接続された検出
容量素子とを有して成り、検出容量素子が直列接続され
た複数の容量素子の接続中点の電位を制御することによ
って、検出容量素子の検出容量が可変される可変容量素
子で構成され、検出容量素子の検出容量を制御して出力
端子の検出感度を制御する固体撮像素子において、電荷
検出回路が動作していないときに、接続中点に検出感度
制御用のバイアス電圧を印加するようになす。この駆動
方法によれば、電荷検出回路が動作していないときに、
接続中点にバイアス電圧を印加するので、信号が出力さ
れない時点で検出容量素子の容量を可変することができ
る。従って信号が出力される期間では検出容量素子の検
出容量が制御された状態となって検出感度を制御するこ
とができる。
画素に蓄積された光電変換による信号電荷を出力部の電
荷検出回路で信号電圧に変換するようになし、電荷検出
回路が演算増幅器とその入出力端子間に接続された検出
容量素子とを有して成り、検出容量素子が直列接続され
た複数の容量素子の接続中点の電位を制御することによ
って、検出容量素子の検出容量が可変される可変容量素
子で構成され、検出容量素子の検出容量を制御して出力
端子の検出感度を制御する固体撮像素子において、電荷
検出回路が動作していないときに、接続中点に検出感度
制御用のバイアス電圧を印加するようになす。この駆動
方法によれば、電荷検出回路が動作していないときに、
接続中点にバイアス電圧を印加するので、信号が出力さ
れない時点で検出容量素子の容量を可変することができ
る。従って信号が出力される期間では検出容量素子の検
出容量が制御された状態となって検出感度を制御するこ
とができる。
【００２９】
【発明の実施の形態】本発明に係る可変容量素子は、２
端子間に複数の容量素子が直列接続され、その接続中点
の電位を可変することによって、２端子間の容量が可変
されるようになす。
端子間に複数の容量素子が直列接続され、その接続中点
の電位を可変することによって、２端子間の容量が可変
されるようになす。
【００３０】本発明に係る可変容量素子は、上記可変容
量素子において、接続中点となる半導体領域上に絶縁膜
を介して複数の上部電極を形成し、絶縁膜を挟んで半導
体領域と各上部電極との間で複数の容量素子を形成した
構成とすることができる。
量素子において、接続中点となる半導体領域上に絶縁膜
を介して複数の上部電極を形成し、絶縁膜を挟んで半導
体領域と各上部電極との間で複数の容量素子を形成した
構成とすることができる。
【００３１】本発明に係る可変容量素子は、更に上記可
変容量素子において、接続中点となる第１導電形の半導
体領域を共通電極とし、半導体領域に複数の第２導電形
の半導体層を形成し、各半導体層と半導体領域で形成さ
れる接合容量で複数の容量素子を形成した構成とするこ
とができる。
変容量素子において、接続中点となる第１導電形の半導
体領域を共通電極とし、半導体領域に複数の第２導電形
の半導体層を形成し、各半導体層と半導体領域で形成さ
れる接合容量で複数の容量素子を形成した構成とするこ
とができる。
【００３２】本発明に係る半導体装置は、２端子間に複
数の容量素子を直列接続し、接続中点を構成する半導体
領域の電位を可変することによって、２端子間の容量を
可変するようにした上記の可変容量素子を有した構成と
する。
数の容量素子を直列接続し、接続中点を構成する半導体
領域の電位を可変することによって、２端子間の容量を
可変するようにした上記の可変容量素子を有した構成と
する。
【００３３】本発明に係る電荷検出回路は演算増幅器
と、この演算増幅器の入出力端子間に接続された検出容
量素子とを有し、検出容量素子を複数の容量素子が直列
接続され、その接続中点の電位を可変することによって
容量が可変する可変容量素子で構成するようになす。
と、この演算増幅器の入出力端子間に接続された検出容
量素子とを有し、検出容量素子を複数の容量素子が直列
接続され、その接続中点の電位を可変することによって
容量が可変する可変容量素子で構成するようになす。
【００３４】本発明に係る固体撮像素子は、画素に蓄積
された光電変換による信号電荷を出力部の電荷検出回路
で信号電圧に変換する固体撮像素子であって、電荷検出
回路の電荷−電圧変換利得を可変制御できるようにした
構成とする。
された光電変換による信号電荷を出力部の電荷検出回路
で信号電圧に変換する固体撮像素子であって、電荷検出
回路の電荷−電圧変換利得を可変制御できるようにした
構成とする。
【００３５】この固体撮像素子において、電荷検出回路
を、演算増幅器とこの演算増幅器の入出力端子間に接続
された検出容量素子とを有した構成とし、検出容量素子
の検出容量を可変して電荷検出回路の電荷−電圧変換利
得を可変制御するように構成することができる。
を、演算増幅器とこの演算増幅器の入出力端子間に接続
された検出容量素子とを有した構成とし、検出容量素子
の検出容量を可変して電荷検出回路の電荷−電圧変換利
得を可変制御するように構成することができる。
【００３６】本発明に係る固体撮像素子は、上記固体撮
像素子において、複数の出力線の出力端に夫々電荷検出
回路を接続し、電荷検出回路の電荷−電圧変換利得を可
変制御して各出力端子間の検出感度差を制御するように
なす。
像素子において、複数の出力線の出力端に夫々電荷検出
回路を接続し、電荷検出回路の電荷−電圧変換利得を可
変制御して各出力端子間の検出感度差を制御するように
なす。
【００３７】この複数の出力線を有する固体撮像素子に
おいて、電荷検出回路を、演算増幅器とこの演算増幅器
の入出力端子間に接続した検出容量素子とを有した構成
とし、検出容量素子の検出容量を変化させて各出力端子
間の検出感度差を制御するように構成することができ
る。
おいて、電荷検出回路を、演算増幅器とこの演算増幅器
の入出力端子間に接続した検出容量素子とを有した構成
とし、検出容量素子の検出容量を変化させて各出力端子
間の検出感度差を制御するように構成することができ
る。
【００３８】この場合、電荷検出回路の検出容量素子と
してＭＯＳ型容量素子又は接合型容量素子を用い、ＭＯ
Ｓ型容量素子又は接合型容量素子に加えるバイアス電位
により検出容量素子の検出容量を変化させて各出力端子
間の検出感度差を制御するように構成することができ
る。
してＭＯＳ型容量素子又は接合型容量素子を用い、ＭＯ
Ｓ型容量素子又は接合型容量素子に加えるバイアス電位
により検出容量素子の検出容量を変化させて各出力端子
間の検出感度差を制御するように構成することができ
る。
【００３９】また、各出力端子間の検出感度差に応じた
信号を検出容量素子にフィードバックして検出容量素子
の検出容量を制御し、検出感度差を制御するように構成
することができる。
信号を検出容量素子にフィードバックして検出容量素子
の検出容量を制御し、検出感度差を制御するように構成
することができる。
【００４０】また、電荷検出回路の検出容量素子として
は、半導体領域を一方の電極とする２つの容量素子から
なり、この２つの容量素子の上部電極を検出容量素子の
端子として作用し、半導体領域に検出容量を制御するた
めのバイアス電位を印加するように構成することができ
る。
は、半導体領域を一方の電極とする２つの容量素子から
なり、この２つの容量素子の上部電極を検出容量素子の
端子として作用し、半導体領域に検出容量を制御するた
めのバイアス電位を印加するように構成することができ
る。
【００４１】上記２つの容量素子において、電荷検出回
路の出力端子に接続される側の容量素子の容量を、固定
又は他方の容量素子の容量より大に設定することができ
る。
路の出力端子に接続される側の容量素子の容量を、固定
又は他方の容量素子の容量より大に設定することができ
る。
【００４２】また、上記２つの容量素子において、電荷
検出回路の出力端子に接続される側の容量素子の容量
を、電極面積又は半導体領域の不純物濃度を制御して他
方の容量素子の容量より大に設定することができる。
検出回路の出力端子に接続される側の容量素子の容量
を、電極面積又は半導体領域の不純物濃度を制御して他
方の容量素子の容量より大に設定することができる。
【００４３】本発明に係る固体撮像素子の駆動方法は、
画素に蓄積された光電変換による信号電荷を出力部の電
荷検出回路で信号電圧に変換するようになし、電荷検出
回路が演算増幅器とその入出力端子間に接続された検出
容量素子とを有してなり、検出容量素子が直列接続され
た複数の容量素子の接続中点の電位を制御することによ
って、検出容量素子の検出容量が可変される可変容量素
子で構成され、検出容量素子の検出容量を制御して出力
端子の検出感度を制御する固体撮像素子において、電荷
検出回路が動作していないときに、接続中点に検出感度
制御用のバイアス電圧を印加するようになす。
画素に蓄積された光電変換による信号電荷を出力部の電
荷検出回路で信号電圧に変換するようになし、電荷検出
回路が演算増幅器とその入出力端子間に接続された検出
容量素子とを有してなり、検出容量素子が直列接続され
た複数の容量素子の接続中点の電位を制御することによ
って、検出容量素子の検出容量が可変される可変容量素
子で構成され、検出容量素子の検出容量を制御して出力
端子の検出感度を制御する固体撮像素子において、電荷
検出回路が動作していないときに、接続中点に検出感度
制御用のバイアス電圧を印加するようになす。
【００４４】また、電荷検出回路が動作している期間
は、接続中点の電位を浮遊状態とするようになす。
は、接続中点の電位を浮遊状態とするようになす。
【００４５】以下、図面を参照して本発明の実施例を説
明する。
明する。
【００４６】図１は、本発明に係る複数、本例では２つ
の出力端子ｔA 及びｔB を有する容量負荷動作方式の内
部増幅型固体撮像素子の一例を示す。図１において、２
１はこの増幅型固体撮像素子を全体として示す。２は単
位画素（セル）を構成する受光素子、例えば画素トラン
ジスタ、本例では画素ＭＯＳトランジスタを示し、複数
の画素ＭＯＳトランジスタ２が行列状に配列される。３
は各行毎の画素ＭＯＳトランジスタ２のゲートに接続さ
れた垂直選択線で、垂直走査回路３に接続され、垂直走
査信号、即ち垂直走査パルスφＶ〔φＶ1 ，‥‥φ
Ｖn ，φＶn+1 ，‥‥〕が順次与えられる。画素ＭＯＳ
トランジスタ２のソースは各行毎に垂直信号線５に接続
されて、全ての画素ＭＯＳトランジスタ２のドレインが
共通に電源ＶDDに接続される。
の出力端子ｔA 及びｔB を有する容量負荷動作方式の内
部増幅型固体撮像素子の一例を示す。図１において、２
１はこの増幅型固体撮像素子を全体として示す。２は単
位画素（セル）を構成する受光素子、例えば画素トラン
ジスタ、本例では画素ＭＯＳトランジスタを示し、複数
の画素ＭＯＳトランジスタ２が行列状に配列される。３
は各行毎の画素ＭＯＳトランジスタ２のゲートに接続さ
れた垂直選択線で、垂直走査回路３に接続され、垂直走
査信号、即ち垂直走査パルスφＶ〔φＶ1 ，‥‥φ
Ｖn ，φＶn+1 ，‥‥〕が順次与えられる。画素ＭＯＳ
トランジスタ２のソースは各行毎に垂直信号線５に接続
されて、全ての画素ＭＯＳトランジスタ２のドレインが
共通に電源ＶDDに接続される。
【００４７】各垂直信号線５には、動作ＭＯＳスイッチ
７を介して画素ＭＯＳトランジスタ２からの信号、即ち
信号電圧（電荷）を保持する負荷容量素子８が接続され
る。この負荷容量素子８は垂直信号線５と第１の電位、
本例では接地電位との間に接続される。動作ＭＯＳスイ
ッチ７のゲートには動作パルスφOPが印加される。負荷
容量素子８は、水平スイッチ、本例では絶縁ゲート型電
界効果トランジスタ（以下水平ＭＯＳスイッチと云う）
９のドレインに接続され、この水平ＭＯＳスイッチ９の
ソースが水平信号線１０〔１０Ａ，１０Ｂ〕に接続され
る。
７を介して画素ＭＯＳトランジスタ２からの信号、即ち
信号電圧（電荷）を保持する負荷容量素子８が接続され
る。この負荷容量素子８は垂直信号線５と第１の電位、
本例では接地電位との間に接続される。動作ＭＯＳスイ
ッチ７のゲートには動作パルスφOPが印加される。負荷
容量素子８は、水平スイッチ、本例では絶縁ゲート型電
界効果トランジスタ（以下水平ＭＯＳスイッチと云う）
９のドレインに接続され、この水平ＭＯＳスイッチ９の
ソースが水平信号線１０〔１０Ａ，１０Ｂ〕に接続され
る。
【００４８】水平信号線１０は、複数本、本例では２本
の平行する水平信号線１０Ａ，１０Ｂを有し、水平奇数
番目の画素ＭＯＳトランジスタ２に対応する負荷容量素
子８が水平ＭＯＳスイッチ９を介して第１の水平信号線
１０Ａに接続され、水平偶数番目の画素ＭＯＳトランジ
スタ２に対応する負荷容量素子８が水平ＭＯＳスイッチ
９を介して第２の水平信号線１０Ｂに接続される。
の平行する水平信号線１０Ａ，１０Ｂを有し、水平奇数
番目の画素ＭＯＳトランジスタ２に対応する負荷容量素
子８が水平ＭＯＳスイッチ９を介して第１の水平信号線
１０Ａに接続され、水平偶数番目の画素ＭＯＳトランジ
スタ２に対応する負荷容量素子８が水平ＭＯＳスイッチ
９を介して第２の水平信号線１０Ｂに接続される。
【００４９】１１は、シフトレジスタ等から構成された
水平走査回路であり、この水平走査回路１１は水平信号
線１０〔１０Ａ，１０Ｂ〕に接続された水平ＭＯＳスイ
ッチ９のゲートへ順次水平走査パルスφＨ〔φＨ1 ，‥
‥φＨi ，φＨi+1 ，‥‥〕が供給される。本例では水
平の隣り合う２つの画素ＭＯＳトランジスタ２に対応す
る２つの水平ＭＯＳスイッチ９毎にそのゲートが共通接
続されて同一の水平走査パルスφＨが供給される。
水平走査回路であり、この水平走査回路１１は水平信号
線１０〔１０Ａ，１０Ｂ〕に接続された水平ＭＯＳスイ
ッチ９のゲートへ順次水平走査パルスφＨ〔φＨ1 ，‥
‥φＨi ，φＨi+1 ，‥‥〕が供給される。本例では水
平の隣り合う２つの画素ＭＯＳトランジスタ２に対応す
る２つの水平ＭＯＳスイッチ９毎にそのゲートが共通接
続されて同一の水平走査パルスφＨが供給される。
【００５０】水平信号線１０Ａ及び１０Ｂの夫々の出力
端子には、例えば出力アンプ等からなる出力回路、この
例では反転増幅器、例えば差動増幅器を用いた演算増幅
器１３〔１３Ａ，１３Ｂ〕と検出容量素子２４〔２４
Ａ，２４Ｂ〕とリセットスイッチ１５〔１５Ａ，１５
Ｂ〕とを備えた電荷検出回路１６Ａ及び１６Ｂが接続さ
れる。
端子には、例えば出力アンプ等からなる出力回路、この
例では反転増幅器、例えば差動増幅器を用いた演算増幅
器１３〔１３Ａ，１３Ｂ〕と検出容量素子２４〔２４
Ａ，２４Ｂ〕とリセットスイッチ１５〔１５Ａ，１５
Ｂ〕とを備えた電荷検出回路１６Ａ及び１６Ｂが接続さ
れる。
【００５１】即ち、水平信号線１０Ａ，１０Ｂが夫々電
荷検出回路１６Ａ，１６Ｂの演算増幅器１３Ａ，１３Ｂ
の反転入力端子に接続され、その非反転入力端子に所定
のバイアス電圧ＶB が与えられる。このバイアス電圧Ｖ
B は、水平信号線１０Ａ，１０Ｂの電位を決めるための
ものである。この演算増幅器１３Ａ，１３Ｂに並列に、
即ち演算増幅器１３Ａ，１３Ｂの反転入力端子と出力端
子ｔA ，ｔB との間に夫々検出容量素子２４Ａ，２４Ｂ
が接続され、この検出容量素子２４Ａ，２４Ｂに水平信
号線１０Ａ，１０Ｂと検出容量素子２４Ａ，２４Ｂをリ
セットするためのリセットスイッチ１５Ａ，１５Ｂが並
列接続される。
荷検出回路１６Ａ，１６Ｂの演算増幅器１３Ａ，１３Ｂ
の反転入力端子に接続され、その非反転入力端子に所定
のバイアス電圧ＶB が与えられる。このバイアス電圧Ｖ
B は、水平信号線１０Ａ，１０Ｂの電位を決めるための
ものである。この演算増幅器１３Ａ，１３Ｂに並列に、
即ち演算増幅器１３Ａ，１３Ｂの反転入力端子と出力端
子ｔA ，ｔB との間に夫々検出容量素子２４Ａ，２４Ｂ
が接続され、この検出容量素子２４Ａ，２４Ｂに水平信
号線１０Ａ，１０Ｂと検出容量素子２４Ａ，２４Ｂをリ
セットするためのリセットスイッチ１５Ａ，１５Ｂが並
列接続される。
【００５２】リセットスイッチ１５Ａ，１５Ｂは、例え
ばＭＯＳトランジスタで構成され、そのゲートにリセッ
トパルスφR が印加される。演算増幅器１３Ａ，１３Ｂ
としては、電流が流れないという理由でＭＯＳトランジ
スタで構成するものが好ましい。
ばＭＯＳトランジスタで構成され、そのゲートにリセッ
トパルスφR が印加される。演算増幅器１３Ａ，１３Ｂ
としては、電流が流れないという理由でＭＯＳトランジ
スタで構成するものが好ましい。
【００５３】そして、本実施例においては、特に、２本
の水平信号線１０Ａ，１０Ｂに接続された夫々の電荷検
出回路１６Ａ，１６Ｂの検出容量素子２４Ａ，２４Ｂを
可変容量素子（即ち可変容量キャパシタ）で形成し、夫
々の可変容量素子２４Ａ，２４Ｂに別々のバイアス電圧
（いわゆる利得制御バイアス電圧）ＧＣＢ1 ，ＧＣＢ 2
を印加するようになす。この可変容量素子２４Ａ，２４
Ｂは、具体的には、図４の右側に示すように、例えばＭ
ＯＳスイッチからなる利得制御バイアス入力スイッチ２
６を介してバイアス電圧ＧＣＢ〔ＧＣＢ1 ，ＧＣＢ2 〕
が印加される。利得制御バイアス入力スイッチ２６はそ
のゲートに印加される利得制御バイアス入力パルスφ
GCP によってオン、オフ制御される。
の水平信号線１０Ａ，１０Ｂに接続された夫々の電荷検
出回路１６Ａ，１６Ｂの検出容量素子２４Ａ，２４Ｂを
可変容量素子（即ち可変容量キャパシタ）で形成し、夫
々の可変容量素子２４Ａ，２４Ｂに別々のバイアス電圧
（いわゆる利得制御バイアス電圧）ＧＣＢ1 ，ＧＣＢ 2
を印加するようになす。この可変容量素子２４Ａ，２４
Ｂは、具体的には、図４の右側に示すように、例えばＭ
ＯＳスイッチからなる利得制御バイアス入力スイッチ２
６を介してバイアス電圧ＧＣＢ〔ＧＣＢ1 ，ＧＣＢ2 〕
が印加される。利得制御バイアス入力スイッチ２６はそ
のゲートに印加される利得制御バイアス入力パルスφ
GCP によってオン、オフ制御される。
【００５４】図２は、単位画素（即ち画素ＭＯＳトラン
ジスタ２）の半導体構造を示す断面図である。同図にお
いて、３１は第１導電型例えばｐ型のシリコン基板、３
２は第２導電型例えばｎ型のウエル領域、３３は受光に
より光電変換されたホール（信号電荷）３４を蓄積する
ｐ型ウエル領域を示す。このｐ型ウエル領域３３にｎ型
のソース領域３５及びドレイン領域３６が形成され、両
領域３５及び３６間上にゲート絶縁膜３７を介して例え
ば多結晶シリコン薄膜によるゲート電極３８Ｇが形成さ
れる。ゲート電極３８Ｇ直下のｐ型ウエル領域３３に光
電変換によって蓄積されたホール３４は、読み出し動作
時におけるチャネル電流（ドレイン電流）を制御し、そ
のチャネル電流の変化量が信号出力となる。ゲート電極
３８Ｇは垂直選択線４に接続され、ドレイン電極３８Ｄ
は電源ＶDDに接続され、ソース電極３８Ｓは垂直信号線
５に接続される。
ジスタ２）の半導体構造を示す断面図である。同図にお
いて、３１は第１導電型例えばｐ型のシリコン基板、３
２は第２導電型例えばｎ型のウエル領域、３３は受光に
より光電変換されたホール（信号電荷）３４を蓄積する
ｐ型ウエル領域を示す。このｐ型ウエル領域３３にｎ型
のソース領域３５及びドレイン領域３６が形成され、両
領域３５及び３６間上にゲート絶縁膜３７を介して例え
ば多結晶シリコン薄膜によるゲート電極３８Ｇが形成さ
れる。ゲート電極３８Ｇ直下のｐ型ウエル領域３３に光
電変換によって蓄積されたホール３４は、読み出し動作
時におけるチャネル電流（ドレイン電流）を制御し、そ
のチャネル電流の変化量が信号出力となる。ゲート電極
３８Ｇは垂直選択線４に接続され、ドレイン電極３８Ｄ
は電源ＶDDに接続され、ソース電極３８Ｓは垂直信号線
５に接続される。
【００５５】図３は、この増幅型固体撮像素子２１の駆
動タイミングチャートと出力信号を示す。
動タイミングチャートと出力信号を示す。
【００５６】かかる増幅型固体撮像素子２１において
は、垂直信号線５にドレインを接続した動作ＭＯＳスイ
ッチ７がそのゲートにかかる動作パルスφOPによりオン
し、画素ＭＯＳトランジスタ２からの信号電圧を水平ブ
ランキング期間ＨＢＫ中に、負荷容量素子に読み出す。
即ち、画素ＭＯＳトランジスタ２で光電変換した信号電
荷を電圧に増幅し信号電圧として垂直信号線５に出力
し、負荷容量素子８に読出される。負荷容量素子８で
は、それぞれの画素ＭＯＳトランジスタ２に蓄積された
信号電荷量に応じたチャネルポテンシャルに相当するポ
テンシャル即ち電圧に保持される。負荷容量素子８に読
み出された信号電圧は、水平走査期間（即ち水水平映像
期間）中に、順次、水平走査回路１１で走査される水平
ＭＯＳスイッチ９をオンして水平信号線１０Ａ，１０Ｂ
に出力される。
は、垂直信号線５にドレインを接続した動作ＭＯＳスイ
ッチ７がそのゲートにかかる動作パルスφOPによりオン
し、画素ＭＯＳトランジスタ２からの信号電圧を水平ブ
ランキング期間ＨＢＫ中に、負荷容量素子に読み出す。
即ち、画素ＭＯＳトランジスタ２で光電変換した信号電
荷を電圧に増幅し信号電圧として垂直信号線５に出力
し、負荷容量素子８に読出される。負荷容量素子８で
は、それぞれの画素ＭＯＳトランジスタ２に蓄積された
信号電荷量に応じたチャネルポテンシャルに相当するポ
テンシャル即ち電圧に保持される。負荷容量素子８に読
み出された信号電圧は、水平走査期間（即ち水水平映像
期間）中に、順次、水平走査回路１１で走査される水平
ＭＯＳスイッチ９をオンして水平信号線１０Ａ，１０Ｂ
に出力される。
【００５７】即ち、各行の選択線４に順次、垂直走査回
路３からの垂直選択パルスφＶ〔φＶ1 ，‥‥φＶn ，
φＶn+1 ，‥‥〕が印加され、各行の画素ＭＯＳトラン
ジスタ２が順次選択される。例えば、ある水平ブランキ
ング期間ＨＢＫ中に、ｎ行の選択線４に与えられた垂直
走査パルスφＶn の電位が高レベルになると、ｎ行の画
素ＭＯＳトランジスタ２がオンし選択状態になる。な
お、非選択に対応する選択線４の電位は、低レベル状態
となり、この選択線４に接続されている他の画素ＭＯＳ
トランジスタ２は非選択状態となる。
路３からの垂直選択パルスφＶ〔φＶ1 ，‥‥φＶn ，
φＶn+1 ，‥‥〕が印加され、各行の画素ＭＯＳトラン
ジスタ２が順次選択される。例えば、ある水平ブランキ
ング期間ＨＢＫ中に、ｎ行の選択線４に与えられた垂直
走査パルスφＶn の電位が高レベルになると、ｎ行の画
素ＭＯＳトランジスタ２がオンし選択状態になる。な
お、非選択に対応する選択線４の電位は、低レベル状態
となり、この選択線４に接続されている他の画素ＭＯＳ
トランジスタ２は非選択状態となる。
【００５８】同時に、動作パルスφop（即ち高レベル電
圧）によって動作ＭＯＳスイッチ７がオンすると、その
ｎ行の画素ＭＯＳトランジスタ２は動作状態となり、画
素ＭＯＳトランジスタ２からの信号電圧が負荷容量素子
８に読み出され、水平ブランキング期間ＨＢＫ中に動作
ＭＯＳスイッチ７がオフに変化、即ち動作パルスφOPが
低レベル電圧に戻った時点で読み出しが終了すると負荷
容量素子８には画素ＭＯＳトランジスタ２からの信号電
圧が保持される。この動作を容量負荷動作と称する。そ
して、この動作の直後に基板に基板パルスφsub を印加
することで選択されている行の画素ＭＯＳトランジスタ
２をリセットする。
圧）によって動作ＭＯＳスイッチ７がオンすると、その
ｎ行の画素ＭＯＳトランジスタ２は動作状態となり、画
素ＭＯＳトランジスタ２からの信号電圧が負荷容量素子
８に読み出され、水平ブランキング期間ＨＢＫ中に動作
ＭＯＳスイッチ７がオフに変化、即ち動作パルスφOPが
低レベル電圧に戻った時点で読み出しが終了すると負荷
容量素子８には画素ＭＯＳトランジスタ２からの信号電
圧が保持される。この動作を容量負荷動作と称する。そ
して、この動作の直後に基板に基板パルスφsub を印加
することで選択されている行の画素ＭＯＳトランジスタ
２をリセットする。
【００５９】負荷容量素子８に保持された垂直選択線４
の１ライン分の画素信号は、水平走査期間中に、図１に
示す水平走査回路１１からの水平走査パルスφＨ〔φＨ
1 ，‥‥φＨi ，‥‥〕により順次水平ＭＯＳスイッチ
９がオンすることにより、信号電荷として順次第１及び
第２の水平信号線１０Ａ及び１０Ｂに流れ出す。即ち、
水平奇数番目の負荷容量素子８の電圧が第１の水平信号
線１０Ａに、また水平偶数番目の負荷容量素子８の電圧
が第２の水平信号線１０Ｂに、夫々電荷として流れる。
の１ライン分の画素信号は、水平走査期間中に、図１に
示す水平走査回路１１からの水平走査パルスφＨ〔φＨ
1 ，‥‥φＨi ，‥‥〕により順次水平ＭＯＳスイッチ
９がオンすることにより、信号電荷として順次第１及び
第２の水平信号線１０Ａ及び１０Ｂに流れ出す。即ち、
水平奇数番目の負荷容量素子８の電圧が第１の水平信号
線１０Ａに、また水平偶数番目の負荷容量素子８の電圧
が第２の水平信号線１０Ｂに、夫々電荷として流れる。
【００６０】夫々の水平信号線１０Ａ，１０Ｂに流れ出
た信号電荷は、演算増幅器１３Ａ，１３Ｂを用いた電荷
検出回路１６Ａ，１６Ｂの検出容量素子２４Ａ，２４Ｂ
に信号電圧として復調され、夫々の信号が電荷検出回路
１６Ａ，１６Ｂの出力端子ｔ A ，ｔB から出力される。
た信号電荷は、演算増幅器１３Ａ，１３Ｂを用いた電荷
検出回路１６Ａ，１６Ｂの検出容量素子２４Ａ，２４Ｂ
に信号電圧として復調され、夫々の信号が電荷検出回路
１６Ａ，１６Ｂの出力端子ｔ A ，ｔB から出力される。
【００６１】この結果、図３の出力信号波形で示すよう
に、水平奇数番目の画素ＭＯＳトランジスタ２からの信
号（即ち映像信号）２７Ａが電荷検出回路１６Ａから出
力され、水平偶数番目の画素ＭＯＳトランジスタ２から
の信号（即ち映像信号）２７Ｂが電荷検出回路１６Ｂか
ら出力される。
に、水平奇数番目の画素ＭＯＳトランジスタ２からの信
号（即ち映像信号）２７Ａが電荷検出回路１６Ａから出
力され、水平偶数番目の画素ＭＯＳトランジスタ２から
の信号（即ち映像信号）２７Ｂが電荷検出回路１６Ｂか
ら出力される。
【００６２】このとき、電荷検出回路１６Ａ，１６Ｂを
構成する演算増幅器１３Ａ，１３Ｂの反転利得−Ａ〔−
Ａ1 ，−Ａ2 〕や検出容量ＣD 〔ＣD1，ＣD2〕のバラツ
キで検出感度が夫々の出力回路毎に違っても、電荷検出
回路１６Ａ，１６Ｂの検出容量素子である可変容量素子
２４Ａ，２４Ｂが例えば図５の特性曲線Ｉに示すような
容量制御性を有しているものとすると、この可変容量素
子２４Ａ，２４Ｂの容量を利得制御バイアス電圧ＧＣＢ
1 ，ＧＣＢ2 により制御することによって、電荷検出回
路１６Ａ，１６Ｂの電荷−電圧変換利得、即ち検出感度
を補正することができる。即ち、出力端子ｔA ，ｔB 間
の感度差を補正することができる。
構成する演算増幅器１３Ａ，１３Ｂの反転利得−Ａ〔−
Ａ1 ，−Ａ2 〕や検出容量ＣD 〔ＣD1，ＣD2〕のバラツ
キで検出感度が夫々の出力回路毎に違っても、電荷検出
回路１６Ａ，１６Ｂの検出容量素子である可変容量素子
２４Ａ，２４Ｂが例えば図５の特性曲線Ｉに示すような
容量制御性を有しているものとすると、この可変容量素
子２４Ａ，２４Ｂの容量を利得制御バイアス電圧ＧＣＢ
1 ，ＧＣＢ2 により制御することによって、電荷検出回
路１６Ａ，１６Ｂの電荷−電圧変換利得、即ち検出感度
を補正することができる。即ち、出力端子ｔA ，ｔB 間
の感度差を補正することができる。
【００６３】一方、図５の容量制御性を持つ可変容量素
子２４〔２４Ａ，２４Ｂ〕は、２端子間に複数、本例で
は２つの容量素子が直列接続され、その接続中点の電位
を可変することによって、２端子間の容量が可変される
新規な可変容量素子で実現できる。この新規な可変容量
素子は、検出容量素子のように夫々信号が入出力される
２端子間にあって容量が可変制御されるものでなければ
ならない。
子２４〔２４Ａ，２４Ｂ〕は、２端子間に複数、本例で
は２つの容量素子が直列接続され、その接続中点の電位
を可変することによって、２端子間の容量が可変される
新規な可変容量素子で実現できる。この新規な可変容量
素子は、検出容量素子のように夫々信号が入出力される
２端子間にあって容量が可変制御されるものでなければ
ならない。
【００６４】新規な可変容量素子による上記検出容量素
子２４〔２４Ａ，２４Ｂ〕は、例えばＭＯＳ型容量素子
を基本とし、一例として図６に示すような構造で実現で
きる。この例では、ｐ型半導体基板４１にｎ型ウエル領
域４２を形成し、さらにｎ型ウエル領域４２にｐ型ウエ
ル領域４３を形成した所謂ダブルウエル構造とし、ｐ型
ウエル領域４３上に絶縁膜（ゲート酸化膜）４４を介し
て例えば多結晶シリコン等からなる２つの上部電極４
５，４６を形成し、この２つの上部電極４５，４６より
容量素子の端子Ａ及び端子Ｂを導出する。このＭＯＳ型
容量素子は固体撮像素子２１を構成する基板に構成する
ことができる。
子２４〔２４Ａ，２４Ｂ〕は、例えばＭＯＳ型容量素子
を基本とし、一例として図６に示すような構造で実現で
きる。この例では、ｐ型半導体基板４１にｎ型ウエル領
域４２を形成し、さらにｎ型ウエル領域４２にｐ型ウエ
ル領域４３を形成した所謂ダブルウエル構造とし、ｐ型
ウエル領域４３上に絶縁膜（ゲート酸化膜）４４を介し
て例えば多結晶シリコン等からなる２つの上部電極４
５，４６を形成し、この２つの上部電極４５，４６より
容量素子の端子Ａ及び端子Ｂを導出する。このＭＯＳ型
容量素子は固体撮像素子２１を構成する基板に構成する
ことができる。
【００６５】ｎ型ウエル領域４２は、ｐ型半導体基板４
１とｐ型ウエル領域４３を電気的に分離するために、固
体撮像素子２１の電源ＶDDに接続し、ｐ型ウエル領域４
３を利得制御バイアス入力スイッチ２６のソースに接続
し、そのドレインを容量制御バイアス端子ＴGCB とし
て、これに利得制御バイアス電圧ＧＣＢを印加し、ゲー
トをパルスφGCP が印加される利得制御バイアス入力パ
ルス端子ＴGCP とする。
１とｐ型ウエル領域４３を電気的に分離するために、固
体撮像素子２１の電源ＶDDに接続し、ｐ型ウエル領域４
３を利得制御バイアス入力スイッチ２６のソースに接続
し、そのドレインを容量制御バイアス端子ＴGCB とし
て、これに利得制御バイアス電圧ＧＣＢを印加し、ゲー
トをパルスφGCP が印加される利得制御バイアス入力パ
ルス端子ＴGCP とする。
【００６６】この構造による可変容量素子による検出容
量素子２４は、容量の等価回路として図７左のように書
き表わされ、多結晶シリコンの上部電極４５及び４６の
端子Ａ及び端子Ｂと共通電極となるｐ型ウエル領域４３
の間にできる容量ＣA 及びＣ B と、ｐ型ウエル領域４３
とｎ型ウエル領域４２間の容量（ｐｎ接合容量）ＣWと
からなる。容量ＣA とＣB は、電極４５及び電極４６と
ｐ型ウエル領域４３の間で形成されるＭＯＳ型容量素子
であり、電極４５，４６とｐ型ウエル領域４３の電位差
によりｐ型ウエル領域４３の空乏層深さが変化し、その
容量ＣA ，ＣB が変化する。
量素子２４は、容量の等価回路として図７左のように書
き表わされ、多結晶シリコンの上部電極４５及び４６の
端子Ａ及び端子Ｂと共通電極となるｐ型ウエル領域４３
の間にできる容量ＣA 及びＣ B と、ｐ型ウエル領域４３
とｎ型ウエル領域４２間の容量（ｐｎ接合容量）ＣWと
からなる。容量ＣA とＣB は、電極４５及び電極４６と
ｐ型ウエル領域４３の間で形成されるＭＯＳ型容量素子
であり、電極４５，４６とｐ型ウエル領域４３の電位差
によりｐ型ウエル領域４３の空乏層深さが変化し、その
容量ＣA ，ＣB が変化する。
【００６７】電極４５，４６（即ち端子Ａ，Ｂ）は電荷
検出回路の動作点によりその電位が決まっているため、
ｐ型ウエル領域４３の電位を利得制御バイアス電圧ＧＣ
Ｂで変化させると、この可変容量素子の容量が変化す
る。この場合、この可変容量素子が電荷検出回路の検出
容量２４として正味いくらになるかを図７右の等価回路
に変換して、値をＣD で表わした。すなわち、このＣD
が図１における検出容量ＣD1，ＣD2になる。
検出回路の動作点によりその電位が決まっているため、
ｐ型ウエル領域４３の電位を利得制御バイアス電圧ＧＣ
Ｂで変化させると、この可変容量素子の容量が変化す
る。この場合、この可変容量素子が電荷検出回路の検出
容量２４として正味いくらになるかを図７右の等価回路
に変換して、値をＣD で表わした。すなわち、このＣD
が図１における検出容量ＣD1，ＣD2になる。
【００６８】なお、図７右の等価回路の各ＣD ，ＣWA，
ＣWBは次の数２で表わされる。
ＣWBは次の数２で表わされる。
【００６９】
【数２】
【００７０】この可変容量素子２４は、一方のＭＯＳ型
容量素子の電極４５（即ち端子Ａ）が演算増幅器の反転
入力端子に接続され、他方のＭＯＳ型容量素子の電極４
６（即ち端子Ｂ）が演算増幅器の出力端子に接続され
る。
容量素子の電極４５（即ち端子Ａ）が演算増幅器の反転
入力端子に接続され、他方のＭＯＳ型容量素子の電極４
６（即ち端子Ｂ）が演算増幅器の出力端子に接続され
る。
【００７１】次に、利得制御バイアス入力スイッチ２６
について説明する。この利得制御バイアス入力スイッチ
２６は、ｐ型ウエル領域４３に所望する深さの空乏層を
得るために、所定のバイアス電圧ＧＣＢを入出力するた
めのスイッチである。このスイッチ２６は電荷検出回路
１６〔１６Ａ，１６Ｂ〕が動作していない期間、例えば
水平ブランキング期間ＨＢＫ中にオンして、利得制御バ
イアス端子Ｔ GCB から所定電圧ＧＣＢをｐ型ウエル領域
４３に供給する働きがあり、電荷検出回路１６〔１６
Ａ，１６Ｂ〕が動作する水平走査期間にオフし、ｐ型ウ
エル領域４３を浮遊状態（フローティング）にする。
について説明する。この利得制御バイアス入力スイッチ
２６は、ｐ型ウエル領域４３に所望する深さの空乏層を
得るために、所定のバイアス電圧ＧＣＢを入出力するた
めのスイッチである。このスイッチ２６は電荷検出回路
１６〔１６Ａ，１６Ｂ〕が動作していない期間、例えば
水平ブランキング期間ＨＢＫ中にオンして、利得制御バ
イアス端子Ｔ GCB から所定電圧ＧＣＢをｐ型ウエル領域
４３に供給する働きがあり、電荷検出回路１６〔１６
Ａ，１６Ｂ〕が動作する水平走査期間にオフし、ｐ型ウ
エル領域４３を浮遊状態（フローティング）にする。
【００７２】仮に２つの容量素子（ＣA とＣB ）の接続
点であるｐ型ウエル領域４３に直接バイアス電圧ＧＣＢ
を加えると交流的にはｐ型ウエル領域４３が接地になっ
てしまい、端子Ａ，Ｂ間に容量が発生しないことにな
る。そのため、この利得制御バイアス入力スイッチ２６
を利得制御端子ＴGCB とｐ型ウエル領域４３の間に接続
し、電荷検出回路１６〔１６Ａ，１６Ｂ〕が動作すると
きにオフすることで、ｐ型ウエル領域４３のフローティ
ング状態を実現し、端子Ａ，Ｂ間に容量を発生させ、か
つ電荷検出回路１６〔１６Ａ，１６Ｂ〕が動作しないと
き、オンすることでｐ型ウエル領域４３に任意のバイア
ス電圧ＧＣＢを与える事ができる。図３に示す本実施例
の増幅型固体撮像素子２１の駆動タイミングチャートに
おいて、比較例と違うのは、利得制御バイアス入力パル
スφGCP と利得制御バイアス電圧ＧＣＢ1 ，ＧＣＢ2 が
追加されている点である。利得制御バイアス入力パルス
φGCP は水平ブランキング期間に立ち、利得制御バイア
ス入力スイッチ２６をオンし、利得制御バイアス電圧Ｇ
ＣＢ1 ，ＧＣＢ2 をｐ型ウエル領域４３に加える。
点であるｐ型ウエル領域４３に直接バイアス電圧ＧＣＢ
を加えると交流的にはｐ型ウエル領域４３が接地になっ
てしまい、端子Ａ，Ｂ間に容量が発生しないことにな
る。そのため、この利得制御バイアス入力スイッチ２６
を利得制御端子ＴGCB とｐ型ウエル領域４３の間に接続
し、電荷検出回路１６〔１６Ａ，１６Ｂ〕が動作すると
きにオフすることで、ｐ型ウエル領域４３のフローティ
ング状態を実現し、端子Ａ，Ｂ間に容量を発生させ、か
つ電荷検出回路１６〔１６Ａ，１６Ｂ〕が動作しないと
き、オンすることでｐ型ウエル領域４３に任意のバイア
ス電圧ＧＣＢを与える事ができる。図３に示す本実施例
の増幅型固体撮像素子２１の駆動タイミングチャートに
おいて、比較例と違うのは、利得制御バイアス入力パル
スφGCP と利得制御バイアス電圧ＧＣＢ1 ，ＧＣＢ2 が
追加されている点である。利得制御バイアス入力パルス
φGCP は水平ブランキング期間に立ち、利得制御バイア
ス入力スイッチ２６をオンし、利得制御バイアス電圧Ｇ
ＣＢ1 ，ＧＣＢ2 をｐ型ウエル領域４３に加える。
【００７３】電荷検出回路１６Ａ，１６Ｂにバラツキが
ある場合は、この利得制御バイアス電圧ＧＣＢ1 ，ＧＣ
Ｂ2 をタイミングチャートのように、それぞれ違う電圧
にすることで検出感度を揃えることができ、画質の劣化
を防止することができる。図３のタイミングチャートで
は、一方の利得制御バイアス電圧ＧＣＢ1 を高くし、他
方の利得制御バイアス電圧ＧＣＢ2 を低くして、出力端
子ｔA ，ｔB から得られる出力信号量を同じにしてい
る。
ある場合は、この利得制御バイアス電圧ＧＣＢ1 ，ＧＣ
Ｂ2 をタイミングチャートのように、それぞれ違う電圧
にすることで検出感度を揃えることができ、画質の劣化
を防止することができる。図３のタイミングチャートで
は、一方の利得制御バイアス電圧ＧＣＢ1 を高くし、他
方の利得制御バイアス電圧ＧＣＢ2 を低くして、出力端
子ｔA ，ｔB から得られる出力信号量を同じにしてい
る。
【００７４】ここで、出力端子ｔA ，ｔB から得られる
検出感度差に応じた信号を利得制御バイアス入力スイッ
チ２６の端子ＴGCB にフィードバックすることにより、
出力端子ｔA ，ｔB に感度差のない出力信号が得られ
る。フィードバック回路の一具体例を図１１に示す。本
例は隣接する画素の信号が同じとした場合である。同図
において、第１の出力端子ｔA にサンプルホールド回路
５１及び黒レベルのクランプ回路５２が直列接続され、
第２の出力端子ｔBに同様にサンプルホールド回路５３
及び黒レベルのクランプ回路５４が直列接続され、夫々
のクランプ回路５２及び５４の出力が夫々差動増幅器５
５の非反転入力端子及び反転入力端子に入力される。こ
の差動増幅器５５の出力がローパスフィルタ５６を介し
て一方の第１の利得制御バイアス入力端子ＴGCB1にフィ
ードバックされる。他方の第２の利得制御バイアス入力
端子ＴGCB2には固定電圧（Ｖref ）が印加される。
検出感度差に応じた信号を利得制御バイアス入力スイッ
チ２６の端子ＴGCB にフィードバックすることにより、
出力端子ｔA ，ｔB に感度差のない出力信号が得られ
る。フィードバック回路の一具体例を図１１に示す。本
例は隣接する画素の信号が同じとした場合である。同図
において、第１の出力端子ｔA にサンプルホールド回路
５１及び黒レベルのクランプ回路５２が直列接続され、
第２の出力端子ｔBに同様にサンプルホールド回路５３
及び黒レベルのクランプ回路５４が直列接続され、夫々
のクランプ回路５２及び５４の出力が夫々差動増幅器５
５の非反転入力端子及び反転入力端子に入力される。こ
の差動増幅器５５の出力がローパスフィルタ５６を介し
て一方の第１の利得制御バイアス入力端子ＴGCB1にフィ
ードバックされる。他方の第２の利得制御バイアス入力
端子ＴGCB2には固定電圧（Ｖref ）が印加される。
【００７５】このフィードバック回路では、第２の利得
制御バイアス入力端子ＴGCB2に一定の固定電圧Ｖref が
与えられ、第２の出力端子ｔB から所定信号量の出力信
号が得られる。一方、第１の出力端子ｔA からの出力信
号が第１のサンプルホールド回路５１に保持され、第２
の出力端子ｔB からの出力信号が第２のサンプルホール
ド回路５３に保持され、夫々のサンプルホールド回路５
１及び５３からの出力信号がクランプ回路５２及び５４
を経て差動増幅器５５に入力される。そして差動増幅器
５５から出力される差信号がローパスフィルタ５６を通
じて第１の利得制御バイアス入力端子ＴGCB1にフィード
バックされることによって、両出力端子ＴA ，ＴB から
感度差のない出力信号が得られる。ここで、撮像素子の
ように単一電源の場合の差動増幅器５５は、＋入力と−
入力が同じであるとき、電源電圧の半分程度の電圧が出
力される。このため、出力端子ｔA とｔB が極めて近い
値になると、差動増幅器５５の出力が、第２の利得制御
バイアス入力端子ＴGCB2の固定電圧Ｖref とあるオフセ
ットを持った電圧、即ち出力端子ｔA とｔB の感度を一
致させる電圧になり、この電圧が第１の利得制御バイア
ス入力端子ＴGCB1にフィードバックされることになる。
制御バイアス入力端子ＴGCB2に一定の固定電圧Ｖref が
与えられ、第２の出力端子ｔB から所定信号量の出力信
号が得られる。一方、第１の出力端子ｔA からの出力信
号が第１のサンプルホールド回路５１に保持され、第２
の出力端子ｔB からの出力信号が第２のサンプルホール
ド回路５３に保持され、夫々のサンプルホールド回路５
１及び５３からの出力信号がクランプ回路５２及び５４
を経て差動増幅器５５に入力される。そして差動増幅器
５５から出力される差信号がローパスフィルタ５６を通
じて第１の利得制御バイアス入力端子ＴGCB1にフィード
バックされることによって、両出力端子ＴA ，ＴB から
感度差のない出力信号が得られる。ここで、撮像素子の
ように単一電源の場合の差動増幅器５５は、＋入力と−
入力が同じであるとき、電源電圧の半分程度の電圧が出
力される。このため、出力端子ｔA とｔB が極めて近い
値になると、差動増幅器５５の出力が、第２の利得制御
バイアス入力端子ＴGCB2の固定電圧Ｖref とあるオフセ
ットを持った電圧、即ち出力端子ｔA とｔB の感度を一
致させる電圧になり、この電圧が第１の利得制御バイア
ス入力端子ＴGCB1にフィードバックされることになる。
【００７６】図８は可変容量素子の他の例を示す。この
可変容量素子は、ｐ型半導体基板４１にｎ型ウエル領域
４２を形成し、このｎ型ウエル領域４２でｐ型ウエル領
域４３を形成し、さらにこのｐ型ウエル領域４３に２つ
のｎ型領域４７及び４８を形成し、夫々のｎ型領域４７
及び４８より端子Ａ，Ｂを導出し、ｎ型領域４７とｐ型
ウエル領域４３で形成される接合容量によって容量素子
ＣA を、ｎ型領域４８とｐ型ウエル領域４３で形成され
る接合容量によって容量素子ＣB を夫々形成する。そし
て、ｎ型ウエル領域４２に電源電圧ＶDDを印加し、ｐ型
ウエル領域４３に利得制御バイアス入力スイッチ２６を
介して利得制御バイアス入力端子ＴGCBを導出する。こ
の可変容量素子では、ｎ型領域４７及び４８とｐ型ウエ
ル領域４３間で形成される接合容量が夫々容量素子
ＣA ，ＣB として作用し、ｐ型ウエル領域４３の電位に
よってその容量素子ＣA ，ＣB の容量が変化し、可変容
量素子となる。
可変容量素子は、ｐ型半導体基板４１にｎ型ウエル領域
４２を形成し、このｎ型ウエル領域４２でｐ型ウエル領
域４３を形成し、さらにこのｐ型ウエル領域４３に２つ
のｎ型領域４７及び４８を形成し、夫々のｎ型領域４７
及び４８より端子Ａ，Ｂを導出し、ｎ型領域４７とｐ型
ウエル領域４３で形成される接合容量によって容量素子
ＣA を、ｎ型領域４８とｐ型ウエル領域４３で形成され
る接合容量によって容量素子ＣB を夫々形成する。そし
て、ｎ型ウエル領域４２に電源電圧ＶDDを印加し、ｐ型
ウエル領域４３に利得制御バイアス入力スイッチ２６を
介して利得制御バイアス入力端子ＴGCBを導出する。こ
の可変容量素子では、ｎ型領域４７及び４８とｐ型ウエ
ル領域４３間で形成される接合容量が夫々容量素子
ＣA ，ＣB として作用し、ｐ型ウエル領域４３の電位に
よってその容量素子ＣA ，ＣB の容量が変化し、可変容
量素子となる。
【００７７】一方、検出容量素子となる可変容量素子２
４〔２４Ａ，２４Ｂ〕においては、演算増幅器１３〔１
３Ａ，１３Ｂ〕の出力側に接続される容量素子ＣB が出
力信号の電位の変化で容量素子ＣB の容量が変動する恐
れがある。このため、入力側に接続されている容量素子
ＣA に比べて出力側に接続される容量素子ＣB の容量を
十分大きくするか、又は出力側の容量ＣB の容量を固定
し、主として入力側の容量素子ＣA の容量で可変制御で
きるようにすることができる。このように容量素子ＣB
の容量を十分大きくするか或は固定することによって、
出力信号の電位の変化に影響を受けず、検出容量素子２
４〔２４Ａ，２４Ｂ〕の容量を精度よく可変制御するこ
とができる。
４〔２４Ａ，２４Ｂ〕においては、演算増幅器１３〔１
３Ａ，１３Ｂ〕の出力側に接続される容量素子ＣB が出
力信号の電位の変化で容量素子ＣB の容量が変動する恐
れがある。このため、入力側に接続されている容量素子
ＣA に比べて出力側に接続される容量素子ＣB の容量を
十分大きくするか、又は出力側の容量ＣB の容量を固定
し、主として入力側の容量素子ＣA の容量で可変制御で
きるようにすることができる。このように容量素子ＣB
の容量を十分大きくするか或は固定することによって、
出力信号の電位の変化に影響を受けず、検出容量素子２
４〔２４Ａ，２４Ｂ〕の容量を精度よく可変制御するこ
とができる。
【００７８】出力端子に接続される側の容量素子ＣB の
容量を大きくする具体例としては、例えば図９に示すよ
うに、容量素子ＣB となる上部電極４６直下のｐ型ウエ
ル領域４３の部分の不純物濃度を他方の上部電極４５直
下のｐ型ウエル領域４３の部分よりも大きくして、空乏
層の拡がり幅が入力側の容量素子ＣA の空乏層の拡がり
幅に比して小となるように、或は空乏層が広がらないよ
うに構成することができる。４９は高不純物濃度領域を
示す。その他、電極４５，４６の面積を変えることによ
って、容量素子ＣB の容量を容量素子ＣA の容量に比し
て大きくすることができる。図８の可変容量素子の場合
も、同様にｎ型領域４８直下のｐ型ウエル領域４３の不
純物濃度をｎ型領域４７直下のｐ型ウエル領域４３より
大にすることにより、同じように容量素子ＣB の容量を
容量素子ＣA の容量より大に、又は固定することができ
る。
容量を大きくする具体例としては、例えば図９に示すよ
うに、容量素子ＣB となる上部電極４６直下のｐ型ウエ
ル領域４３の部分の不純物濃度を他方の上部電極４５直
下のｐ型ウエル領域４３の部分よりも大きくして、空乏
層の拡がり幅が入力側の容量素子ＣA の空乏層の拡がり
幅に比して小となるように、或は空乏層が広がらないよ
うに構成することができる。４９は高不純物濃度領域を
示す。その他、電極４５，４６の面積を変えることによ
って、容量素子ＣB の容量を容量素子ＣA の容量に比し
て大きくすることができる。図８の可変容量素子の場合
も、同様にｎ型領域４８直下のｐ型ウエル領域４３の不
純物濃度をｎ型領域４７直下のｐ型ウエル領域４３より
大にすることにより、同じように容量素子ＣB の容量を
容量素子ＣA の容量より大に、又は固定することができ
る。
【００７９】容量素子ＣB の容量を固定する他の具体例
としては、例えば図１０に示すように、ｐ型半導体基板
４１にｎ型ウエル領域４２を形成し、このｎ型ウエル領
域４２にｐ型ウエル領域４３を形成する。そして、ｐ型
ウエル領域４３上に絶縁膜４４を介して一方の上部電極
４５を形成し、ＭＯＳ型構造の容量素子ＣA を形成し、
ｎ型ウエル領域４２上に絶縁膜４４を介して他方の上部
電極４６を形成し、ＭＯＳ型構造の容量素子ＣB を形成
する。このとき、容量素子ＣB を構成する上部電極４６
直下のｎ型ウエル領域４３の不純物濃度を十分高くす
る。５０は高不純物濃度領域を示す。そして、ｐ型ウエ
ル領域４３とｎ型ウエル領域４２間を接続し、その接続
点から利得制御バイアス入力スイッチ２６を介して端子
ＴGCB を導出する。この構成では、容量素子ＣB を構成
する電極直下４６のｎ型ウエル領域４２の不純物濃度が
高くｎ型ウエル領域４２が実質的に電極として作用する
こととなり、絶縁膜４４による容量に固定される。従っ
て、この可変容量素子は演算増幅器１３Ａ，１３Ｂの入
力端子に接続される側の容量素子ＣA の容量で実質的な
可変制御が行われる。
としては、例えば図１０に示すように、ｐ型半導体基板
４１にｎ型ウエル領域４２を形成し、このｎ型ウエル領
域４２にｐ型ウエル領域４３を形成する。そして、ｐ型
ウエル領域４３上に絶縁膜４４を介して一方の上部電極
４５を形成し、ＭＯＳ型構造の容量素子ＣA を形成し、
ｎ型ウエル領域４２上に絶縁膜４４を介して他方の上部
電極４６を形成し、ＭＯＳ型構造の容量素子ＣB を形成
する。このとき、容量素子ＣB を構成する上部電極４６
直下のｎ型ウエル領域４３の不純物濃度を十分高くす
る。５０は高不純物濃度領域を示す。そして、ｐ型ウエ
ル領域４３とｎ型ウエル領域４２間を接続し、その接続
点から利得制御バイアス入力スイッチ２６を介して端子
ＴGCB を導出する。この構成では、容量素子ＣB を構成
する電極直下４６のｎ型ウエル領域４２の不純物濃度が
高くｎ型ウエル領域４２が実質的に電極として作用する
こととなり、絶縁膜４４による容量に固定される。従っ
て、この可変容量素子は演算増幅器１３Ａ，１３Ｂの入
力端子に接続される側の容量素子ＣA の容量で実質的な
可変制御が行われる。
【００８０】更に、本発明の他の例として、図１２及び
図１３に示すように、検出容量素子２４〔２４Ａ，２４
Ｂ〕として、この主容量素子２４１に並列に補正用の上
述したような可変容量素子２４２とによって構成するこ
とができる。この場合も、補正用の可変容量素子２４２
によって検出容量素子２４の容量ＣD を可変制御して感
度差を制御することができる。
図１３に示すように、検出容量素子２４〔２４Ａ，２４
Ｂ〕として、この主容量素子２４１に並列に補正用の上
述したような可変容量素子２４２とによって構成するこ
とができる。この場合も、補正用の可変容量素子２４２
によって検出容量素子２４の容量ＣD を可変制御して感
度差を制御することができる。
【００８１】上述した複数の出力端子を持つ増幅型固体
撮像素子によれば、電荷検出回路１６〔１６Ａ，１６
Ｂ〕の検出容量素子２４〔２４Ａ，２４Ｂ〕に可変容量
素子を用い、この検出容量素子２４〔２４Ａ，２４Ｂ〕
の容量を制御することにより、各出力端子の感度、即ち
出力信号量を揃えることができ、画質の劣化を防止する
ことができる。
撮像素子によれば、電荷検出回路１６〔１６Ａ，１６
Ｂ〕の検出容量素子２４〔２４Ａ，２４Ｂ〕に可変容量
素子を用い、この検出容量素子２４〔２４Ａ，２４Ｂ〕
の容量を制御することにより、各出力端子の感度、即ち
出力信号量を揃えることができ、画質の劣化を防止する
ことができる。
【００８２】電荷検出回路１６の検出容量素子２４とな
る可変容量素子の容量を大きく変化することがでるよう
になせば、感度を変えることができる増幅型固体撮像素
子を実現することができる。
る可変容量素子の容量を大きく変化することがでるよう
になせば、感度を変えることができる増幅型固体撮像素
子を実現することができる。
【００８３】上例では、画素として画素ＭＯＳトランジ
スタを用いたが、その他の画素トランジスタ例えば画素
バイポーラトランジスタ等を用いた固体撮像素子にも適
用できる。
スタを用いたが、その他の画素トランジスタ例えば画素
バイポーラトランジスタ等を用いた固体撮像素子にも適
用できる。
【００８４】上例では、新規な可変容量素子による検出
容量素子を備えた電荷検出回路を、固体撮像素子の可変
利得電荷検出回路として用いたが、その他、この電荷検
出回路は図１４に示すように、例えばコンデンサの電荷
量（いわゆる容量）を測定するための電荷検出回路６１
にも適用することができる。図１４では、演算増幅器６
２の反転入力端子と出力端子間に検出容量素子として前
述したと同じような構成をとる可変容量素子６３を接続
して構成し、演算増幅器６２の反転入力端子と非反転入
力端子間に測定されるべきコンデンサ６４が接続され
る。精密な測定を行う場合には時間的なドリフトがある
ので自動的に補正する必要がある。この電荷検出回路６
１では検出容量素子６３の容量を制御することにより、
自動的に補正することが可能となり、精度よくコンデン
サ６４の電荷量を測定することができる。
容量素子を備えた電荷検出回路を、固体撮像素子の可変
利得電荷検出回路として用いたが、その他、この電荷検
出回路は図１４に示すように、例えばコンデンサの電荷
量（いわゆる容量）を測定するための電荷検出回路６１
にも適用することができる。図１４では、演算増幅器６
２の反転入力端子と出力端子間に検出容量素子として前
述したと同じような構成をとる可変容量素子６３を接続
して構成し、演算増幅器６２の反転入力端子と非反転入
力端子間に測定されるべきコンデンサ６４が接続され
る。精密な測定を行う場合には時間的なドリフトがある
ので自動的に補正する必要がある。この電荷検出回路６
１では検出容量素子６３の容量を制御することにより、
自動的に補正することが可能となり、精度よくコンデン
サ６４の電荷量を測定することができる。
【００８５】更に、前述の構成をとる可変容量素子は半
導体集積回路等の半導体装置に一体に形成することがで
きる。この場合、信号が入出力される２端子間の容量の
可変制御ができるので、半導体装置における回路設計の
自由度を拡大することができる。
導体集積回路等の半導体装置に一体に形成することがで
きる。この場合、信号が入出力される２端子間の容量の
可変制御ができるので、半導体装置における回路設計の
自由度を拡大することができる。
【００８６】
【発明の効果】本発明に係る可変容量素子によれば、２
端子間に複数の容量素子を直列接続しその接続中点の電
位を可変することによって２端子間の容量を可変するよ
うに構成したことにより、信号の入出力端子間の可変容
量素子に適用して好適ならしめるものである。
端子間に複数の容量素子を直列接続しその接続中点の電
位を可変することによって２端子間の容量を可変するよ
うに構成したことにより、信号の入出力端子間の可変容
量素子に適用して好適ならしめるものである。
【００８７】この可変容量素子は、その接続中点を半導
体領域で形成したＭＯＳ型構造又は接合型構造で構成す
ることにより、半導体装置に一体に組み込むことが可能
となる。
体領域で形成したＭＯＳ型構造又は接合型構造で構成す
ることにより、半導体装置に一体に組み込むことが可能
となる。
【００８８】本発明に係る半導体装置によれば、上記の
可変容量素子を有することにより、信号が入出力される
２端子間の容量の可変制御が可能となり、半導体装置に
おける回路設計の自由度を拡大することができる。
可変容量素子を有することにより、信号が入出力される
２端子間の容量の可変制御が可能となり、半導体装置に
おける回路設計の自由度を拡大することができる。
【００８９】本発明に係る電荷検出回路によれば、演算
増幅器とその入出力端子間に接続された検出容量素子と
を有し、その検出容量素子に上記の可変容量素子を用い
ることにより、電荷検出回路の電荷−電圧変換利得を自
由に制御することができる。
増幅器とその入出力端子間に接続された検出容量素子と
を有し、その検出容量素子に上記の可変容量素子を用い
ることにより、電荷検出回路の電荷−電圧変換利得を自
由に制御することができる。
【００９０】本発明に係る固体撮像素子によれば、その
電荷検出回路を通じて出力される出力信号量、即ち感度
を自由に制御することができる。そして、複数の出力線
を有する固体撮像素子の場合には、各出力端子の出力信
号量を揃えることができ、画質の劣化を防止することが
できる。
電荷検出回路を通じて出力される出力信号量、即ち感度
を自由に制御することができる。そして、複数の出力線
を有する固体撮像素子の場合には、各出力端子の出力信
号量を揃えることができ、画質の劣化を防止することが
できる。
【００９１】電荷検出回路の検出容量素子を可変容量素
子で構成し、その検出容量素子の検出容量を可変するこ
とにより、容易に電荷検出回路の検出感度（即ち出力信
号量）を可変制御することができる。また、複数の出力
線を有する場合は、各出力線の出力端子間の検出感度差
を容易に制御することができる。
子で構成し、その検出容量素子の検出容量を可変するこ
とにより、容易に電荷検出回路の検出感度（即ち出力信
号量）を可変制御することができる。また、複数の出力
線を有する場合は、各出力線の出力端子間の検出感度差
を容易に制御することができる。
【００９２】電荷検出回路の検出容量素子として、ＭＯ
Ｓ型容量素子又は接合型容量素子を用い、この容量素子
に加えるバイアス電位によって容量を変化させる構成と
することにより、検出容量素子を容易に可変容量素子と
して構成することができ、検出感度を制御できる固体撮
像素子が容易に得られる。
Ｓ型容量素子又は接合型容量素子を用い、この容量素子
に加えるバイアス電位によって容量を変化させる構成と
することにより、検出容量素子を容易に可変容量素子と
して構成することができ、検出感度を制御できる固体撮
像素子が容易に得られる。
【００９３】各出力端子間の検出感度差に応じ信号を電
荷検出回路の検出容量素子にフィードバックして検出容
量素子の検出容量を制御することにより、自動的に各出
力端子間の検出感度差を制御することができる。
荷検出回路の検出容量素子にフィードバックして検出容
量素子の検出容量を制御することにより、自動的に各出
力端子間の検出感度差を制御することができる。
【００９４】電荷検出回路の検出容量素子を、半導体領
域が一方の電極とする２つの容量素子で形成し、２つの
容量素子の上部電極が検出容量素子の端子として作用
し、その半導体領域に検出容量を制御するためのバイア
ス電位を印加するように構成するときは、この検出容量
素子を、固体撮像素子を形成する半導体基板に一体に形
成することができる。
域が一方の電極とする２つの容量素子で形成し、２つの
容量素子の上部電極が検出容量素子の端子として作用
し、その半導体領域に検出容量を制御するためのバイア
ス電位を印加するように構成するときは、この検出容量
素子を、固体撮像素子を形成する半導体基板に一体に形
成することができる。
【００９５】２つの容量素子において、電荷検出回路の
出力端子に接続される側の容量素子の容量が固定又は他
方の容量素子の容量より大に設定するときは、電荷検出
回路の出力信号の電圧変化に影響されることなく検出容
量素子の容量を所要の値に可変制御することができる。
出力端子に接続される側の容量素子の容量が固定又は他
方の容量素子の容量より大に設定するときは、電荷検出
回路の出力信号の電圧変化に影響されることなく検出容
量素子の容量を所要の値に可変制御することができる。
【００９６】この場合、出力端子に接続される側の容量
素子の電極面積又は半導体領域の不純物濃度を制御する
ことにより、この容量素子の容量を他方の容量素子の容
量より大に設定することが容易にできる。
素子の電極面積又は半導体領域の不純物濃度を制御する
ことにより、この容量素子の容量を他方の容量素子の容
量より大に設定することが容易にできる。
【００９７】本発明に係る固体撮像素子の駆動方法によ
れば、電荷検出回路が動作しているときに、検出容量素
子を構成する上記可変容量素子における複数の容量素子
の接続中点に検出感度制御用のバイアス電圧を印加する
ことにより、信号が出力されない時点で検出容量素子の
容量を可変することができる。また、電荷検出回路が動
作している期間は、その接続中点を電気的に浮遊状態と
することにより、その接続中点に与えられた電圧が維持
される。従って、確実に検出感度を制御することができ
る。
れば、電荷検出回路が動作しているときに、検出容量素
子を構成する上記可変容量素子における複数の容量素子
の接続中点に検出感度制御用のバイアス電圧を印加する
ことにより、信号が出力されない時点で検出容量素子の
容量を可変することができる。また、電荷検出回路が動
作している期間は、その接続中点を電気的に浮遊状態と
することにより、その接続中点に与えられた電圧が維持
される。従って、確実に検出感度を制御することができ
る。
【図１】本発明に係る固体撮像素子の一例を示す構成図
である。
である。
【図２】画素ＭＯＳトランジスタの半導体構造を示す断
面図である。
面図である。
【図３】図１の固体撮像素子の駆動タイミングチャート
（水平同期）である。
（水平同期）である。
【図４】電荷検出回路の検出容量素子に用いる可変容量
素子の回路構成図である。
素子の回路構成図である。
【図５】可変容量素子の容量制御性を示す特性図であ
る。
る。
【図６】可変容量素子の一例を示す構成図である。
【図７】図６の可変容量素子の等価回路図である。
【図８】可変容量素子の他の構成図である。
【図９】可変容量素子の他の構成図である。
【図１０】可変容量素子の他の構成図である。
【図１１】固体撮像素子に適用されたフィードバック回
路の具体的一例を示す回路図である。
路の具体的一例を示す回路図である。
【図１２】可変容量素子を有した検出容量素子の他の例
を示す等価回路図である。
を示す等価回路図である。
【図１３】図１２の検出容量素子を持つ電荷検出回路を
備えた固体撮像素子の要部の構成図である。
備えた固体撮像素子の要部の構成図である。
【図１４】本発明に係る電荷検出回路の他の例を示す構
成図である。
成図である。
【図１５】比較例に係る固体撮像素子の構成図である。
【図１６】図１５の固体撮像素子の駆動タイミングチャ
ート（水平同期）である。
ート（水平同期）である。
【図１７】電荷検出回路の等価回路図である。
２ 画素ＭＯＳトランジスタ ３ 垂直走査回路 ４ 垂直選択線 ５ 垂直信号線 ７ 動作ＭＯＳスイッチ ８ 負荷容量素子 ９ 水平ＭＯＳスイッチ １０Ａ，１０Ｂ 水平信号線 ６１，１６Ａ，１６Ｂ 電荷検出回路 １３Ａ，１３Ｂ 演算増幅器 ２４Ａ，２４Ｂ 検出容量素子（可変容量素子） ｔA ，ｔB ，ＴA ，ＴB 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335
Claims (16)
- 【請求項１】 ２端子間に複数の容量素子が直列接続さ
れ、 該接続中点の電位を可変することによって、前記２端子
間の容量が可変されることを特徴とする可変容量素子。 - 【請求項２】 前記接続中点となる半導体領域上に絶縁
膜を介して複数の上部電極を形成し、前記絶縁膜を挟ん
で前記半導体領域と前記各上部電極との間で前記複数の
容量素子を構成して成ることを特徴とする請求項１に記
載の可変容量素子。 - 【請求項３】 前記接続中点となる第１導電形の半導体
領域を共通電極とし、前記半導体領域に複数の第２導電
形の半導体層を形成し、前記各半導体層と前記半導体領
域で形成される接合容量で前記複数の容量素子を構成し
て成ることを特徴とする請求項１に記載の可変容量素
子。 - 【請求項４】 ２端子間に複数の容量素子が直列接続さ
れ、該接続中点を構成する半導体領域の電位を可変する
ことによって、２端子間の容量が可変される可変容量素
子を有して成ることを特徴とする半導体装置。 - 【請求項５】 演算増幅器と、 該演算増幅器の入出力端子間に接続された検出容量素子
とを有し、 前記検出容量素子が複数の容量素子を直列接続し、該接
続中点の電位を可変することによって容量を可変するよ
うにした可変容量素子で形成してなることを特徴とする
電荷検出回路。 - 【請求項６】 画素に蓄積された光電変換による信号電
荷を出力部の電荷検出回路で信号電圧に変換する固体撮
像素子であって、 前記電荷検出回路の電荷−電圧変換利得を可変制御でき
るようにしたことを特徴とする固体撮像素子。 - 【請求項７】 前記電荷検出回路は演算増幅器と、該演
算増幅器の入出力端子間に接続された検出容量素子とを
有して構成され、可変容量素子で形成された前記検出容
量素子の検出容量を可変して前記電荷検出回路の電荷−
電圧変換利得を可変制御できるようにしたことを特徴と
する請求項６に記載の固体撮像素子。 - 【請求項８】 複数の出力線の出力端に夫々前記電荷検
出回路が接続され、 前記電荷検出回路の電荷−電圧変換利得を可変制御して
各出力端子間の検出感度差を制御することを特徴とする
請求項６に記載の固体撮像素子。 - 【請求項９】 前記電荷検出回路が演算増幅器と、該演
算増幅器の入出力端子間に接続された検出容量素子とを
有して構成され、 可変容量素子で形成された前記検出容量素子の検出容量
を変化させて前記各出力端子間の検出感度差を制御する
ことを特徴とする請求項８に記載の固体撮像素子。 - 【請求項１０】 前記電荷検出回路の検出容量素子とし
てＭＯＳ型容量素子又は接合型容量素子を用い、 該ＭＯＳ型容量素子又は接合型容量素子に加えるバイア
ス電位により前記検出容量素子の検出容量を変化させ
て、前記各出力端子間の検出感度差を制御することを特
徴とする請求項９に記載の固体撮像素子。 - 【請求項１１】 前記各出力端子間の検出感度差に応じ
た信号を前記検出容量素子にフィードバックして該検出
容量素子の検出容量を制御し、前記検出感度差を制御す
ることを特徴とする請求項９に記載の固体撮像素子。 - 【請求項１２】 前記電荷検出回路の検出容量素子は半
導体領域を一方の電極とする２つの容量素子からなり、 該２つの容量素子の上部電極が前記検出容量素子の端子
として作用し、 前記半導体領域に検出容量を制御するためのバイアス電
位が印加されることを特徴とする請求項９に記載の固体
撮像素子。 - 【請求項１３】 前記２つの容量素子において、前記電
荷検出回路の出力端子に接続される側の容量素子の容量
が固定又は他方の容量素子の容量より大に設定されてな
ることを特徴とする請求項１２に記載の固体撮像素子。 - 【請求項１４】 前記２つの容量素子において、前記電
荷検出回路の出力端子に接続される側の容量素子の容量
を、電極面積又は前記半導体領域の不純物濃度を制御し
て、他方の容量素子の容量より大に設定してなることを
特徴とする請求項１２に記載の固体撮像素子。 - 【請求項１５】 画素に蓄積された光電変換による信号
電荷を出力部の電荷検出回路で信号電圧に変換するよう
になし、 前記電荷検出回路が演算増幅器とその入出力端子間に接
続された検出容量素子とを有して成り、 前記検出容量素子が直列接続された複数の容量素子の接
続中点の電位を制御することによって、検出容量素子の
検出容量が可変される可変容量素子で構成され、 前記検出容量素子の検出容量を制御して出力端子の検出
感度を制御する固体撮像素子において、 前記電荷検出回路が動作していないときに、前記接続中
点に検出感度制御用のバイアス電圧を印加させることを
特徴とする固体撮像素子の駆動方法。 - 【請求項１６】 前記電荷検出回路が動作している期間
は、前記接続中点の電位が浮遊状態となることを特徴と
する請求項１５に記載の固体撮像素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24482495A JP3395481B2 (ja) | 1995-09-22 | 1995-09-22 | 固体撮像素子及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24482495A JP3395481B2 (ja) | 1995-09-22 | 1995-09-22 | 固体撮像素子及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992815A true JPH0992815A (ja) | 1997-04-04 |
| JP3395481B2 JP3395481B2 (ja) | 2003-04-14 |
Family
ID=17124505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24482495A Expired - Fee Related JP3395481B2 (ja) | 1995-09-22 | 1995-09-22 | 固体撮像素子及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395481B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2813000A1 (fr) * | 2000-11-23 | 2002-02-15 | Commissariat Energie Atomique | Circuit de detection de rayonnement electromagnetique et procede de detection de rayonnement electromagnetique |
| US6858918B2 (en) | 2001-09-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor device including a capacitance |
| KR100503937B1 (ko) * | 2001-09-19 | 2005-07-27 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1995
- 1995-09-22 JP JP24482495A patent/JP3395481B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2813000A1 (fr) * | 2000-11-23 | 2002-02-15 | Commissariat Energie Atomique | Circuit de detection de rayonnement electromagnetique et procede de detection de rayonnement electromagnetique |
| US6858918B2 (en) | 2001-09-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor device including a capacitance |
| KR100503937B1 (ko) * | 2001-09-19 | 2005-07-27 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| US7112835B2 (en) | 2001-09-19 | 2006-09-26 | Renesas Technology Corp. | Semiconductor device including a capacitance |
| US7339238B2 (en) | 2001-09-19 | 2008-03-04 | Renesas Technology Corp. | Semiconductor device including a capacitance |
| US7608879B2 (en) | 2001-09-19 | 2009-10-27 | Renesas Technology Corp. | Semiconductor device including a capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3395481B2 (ja) | 2003-04-14 |
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