JPH0279682A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH0279682A JPH0279682A JP63229938A JP22993888A JPH0279682A JP H0279682 A JPH0279682 A JP H0279682A JP 63229938 A JP63229938 A JP 63229938A JP 22993888 A JP22993888 A JP 22993888A JP H0279682 A JPH0279682 A JP H0279682A
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- Pending
Links
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 28
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- 238000000034 method Methods 0.000 abstract description 9
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、固体撮像素子に関し、特にフォトダイオー
ドの光電変換信号を増幅する増幅素子とその選択動作と
プリチャージ動作を行うスイッチ素子としてＭＯＳＦＥ
Ｔ （絶縁ゲート型電界効果トランジスタ）を用いた画
素増幅型固体撮像素子に利用して有効な技術に関するも
のである。
ドの光電変換信号を増幅する増幅素子とその選択動作と
プリチャージ動作を行うスイッチ素子としてＭＯＳＦＥ
Ｔ （絶縁ゲート型電界効果トランジスタ）を用いた画
素増幅型固体撮像素子に利用して有効な技術に関するも
のである。
固体撮像素子の高感度及び高ＳＮ比の要求に答えるもの
として、例えば１９８６年のテレビジョン学会全国大会
予稿集ＰＰ、５１−５２で報告されているように、フォ
トダイオードにより形成した光電変換信号をソースフォ
ロワアンプにより直接外部に読み出すものがある。
として、例えば１９８６年のテレビジョン学会全国大会
予稿集ＰＰ、５１−５２で報告されているように、フォ
トダイオードにより形成した光電変換信号をソースフォ
ロワアンプにより直接外部に読み出すものがある。
上記構成の画素セルでは、フォトダイオードに対してプ
リチャージを行うＭＯＳ Ｆ ＥＴと、フォトダイオー
ドの信号を読み出しＭＯＳ Ｆ ＥＴとが異なるもので
ある。半導体集積回路に形成されるＭＯＳＦＥＴのコン
ダクタンスやしきい値電圧といった素子特性は比較的大
きなプロセスバラツキを持つ。それ故、各画素からの読
み出し信号が上記素子特性のバラツキの影響を受けるも
のとなり、画像劣化として映像信号に現れてしまうとい
う問題を有する。
リチャージを行うＭＯＳ Ｆ ＥＴと、フォトダイオー
ドの信号を読み出しＭＯＳ Ｆ ＥＴとが異なるもので
ある。半導体集積回路に形成されるＭＯＳＦＥＴのコン
ダクタンスやしきい値電圧といった素子特性は比較的大
きなプロセスバラツキを持つ。それ故、各画素からの読
み出し信号が上記素子特性のバラツキの影響を受けるも
のとなり、画像劣化として映像信号に現れてしまうとい
う問題を有する。
この発明の目的は、プロセスバラツキの影響を受けると
なく、高感度及び高品質の画像信号を得ることができる
固体撮像素子を提供することにある。
なく、高感度及び高品質の画像信号を得ることができる
固体撮像素子を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、光電変換素子にゲートが結合された増幅トラ
ンジスタを選択するスイッチ素子と、上記光電変換素子
にリセット電圧を伝えるスイッチ素子とからなる画素セ
ルをマトリックス配置し、奇数列の画素セルの信号を第
１の出力信号線に伝え、偶数列の画素セルの信号を第２
の出力信号線に伝える構成とし、同じ列を２回連続して
選択するものとし、第２回目の選択タイミングを隣接す
る奇数又は偶数列の第１回目の選択タイミングと同じく
するとともに上記第２回目の選択タイミングに同期して
対応する画素セルのリセット動作を行う。
ンジスタを選択するスイッチ素子と、上記光電変換素子
にリセット電圧を伝えるスイッチ素子とからなる画素セ
ルをマトリックス配置し、奇数列の画素セルの信号を第
１の出力信号線に伝え、偶数列の画素セルの信号を第２
の出力信号線に伝える構成とし、同じ列を２回連続して
選択するものとし、第２回目の選択タイミングを隣接す
る奇数又は偶数列の第１回目の選択タイミングと同じく
するとともに上記第２回目の選択タイミングに同期して
対応する画素セルのリセット動作を行う。
上記した手段によれば、第１回目と第２回目の読み出し
信号の差分を採ることにより、素子特性のプロセスバラ
ツキに影響されない高品質の画像信号が得られる。
信号の差分を採ることにより、素子特性のプロセスバラ
ツキに影響されない高品質の画像信号が得られる。
第１図には、この発明に係る画素増幅型固体撮像素子の
一実施例の要部回路図が示されている。
一実施例の要部回路図が示されている。
同図では、代表として例示的に示された２行、２列分の
画素アレイとその選択回路からなる固体撮像素子が示さ
れている。上記固体撮像素子を構成する各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、単結晶シリンコンのような１個の半導体基板
上において形成される。
画素アレイとその選択回路からなる固体撮像素子が示さ
れている。上記固体撮像素子を構成する各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、単結晶シリンコンのような１個の半導体基板
上において形成される。
上記固体撮像素子は、次の各回路より構成される。１つ
の画素セルは、フォトダイオードＤｉと直列形態にされ
たリセット選択経路を構成するスイッチＭＯ５ＦＥＴＱ
Ｉ、Ｑ４と、上記フォトダイオードＤＩのカソード電極
側にゲートが結合されたソース接地型の増幅ＭＯ５ＦＥ
ＴＱ２と、この増幅ＭＯ３ＦＢＴＱ２のドレイン側に直
列接続された読み出し用のスイッチＭＯＳＦＥＴＱ３と
から構成される。増幅ＭＯＳＦＥＴＱ２等のソースは共
通に接続され、例えば端子Ｖｓに回路の接電位のような
バイアス電圧が与えられる。上記リセット選択経路を構
成するスイッチＭＯＳＦＥＴＱｌのゲートは、横方向に
延長される垂直選択線Ｖｌに結合される。他方のリセッ
トＭＯＳ Ｆ ＥＴＱ４は、特に制限されないが、縦方
向に延長されるリセット用の水平選択線ＲＨＩに結合さ
れる。
の画素セルは、フォトダイオードＤｉと直列形態にされ
たリセット選択経路を構成するスイッチＭＯ５ＦＥＴＱ
Ｉ、Ｑ４と、上記フォトダイオードＤＩのカソード電極
側にゲートが結合されたソース接地型の増幅ＭＯ５ＦＥ
ＴＱ２と、この増幅ＭＯ３ＦＢＴＱ２のドレイン側に直
列接続された読み出し用のスイッチＭＯＳＦＥＴＱ３と
から構成される。増幅ＭＯＳＦＥＴＱ２等のソースは共
通に接続され、例えば端子Ｖｓに回路の接電位のような
バイアス電圧が与えられる。上記リセット選択経路を構
成するスイッチＭＯＳＦＥＴＱｌのゲートは、横方向に
延長される垂直選択線Ｖｌに結合される。他方のリセッ
トＭＯＳ Ｆ ＥＴＱ４は、特に制限されないが、縦方
向に延長されるリセット用の水平選択線ＲＨＩに結合さ
れる。
スイッチＭＯＳＦＥＴＱ４等はリセット（プリチャージ
）電圧Ｖｐ端子に共通に結合される。上記リセット用の
水平選択線ＲＨＩ、ＲＨ２等は、リセット用水平シフト
レジスタＲＨＲによりその選択動作が行われる。
）電圧Ｖｐ端子に共通に結合される。上記リセット用の
水平選択線ＲＨＩ、ＲＨ２等は、リセット用水平シフト
レジスタＲＨＲによりその選択動作が行われる。
増幅ＭＯＳＦＥＴＱ３のドレイン出力は、上記スイッチ
ＭＯＳＦＥＴＱ３を介して垂直方向の同し列に配置され
る垂直信号線に共通に結合される。
ＭＯＳＦＥＴＱ３を介して垂直方向の同し列に配置され
る垂直信号線に共通に結合される。
この垂直信号線は、水平選択用のスイッチＭＯＳＦＥＴ
を介して水平出力線に結合される。この実施例では、上
記垂直信号線は奇数列と偶数列とに分けられ、それぞれ
対応する第１の水平出力線と第２の水平出力線に結合さ
れる。例えば、同図に示すように水平シフトレジスタＨ
３Ｒの奇数列に対応した水平選択線Ｈ１の信号によりス
イッチ制御されるＭＯ３ＦＢＴＱＩ Ｏは、第１の水平
出力線（ＯＵＴＩ）に結合され、偶数列に対応した水平
選択線Ｈ２の信号によりスイッチ制御されるＭＯＳＦＥ
ＴＱＩ １は、第２の水平出力線（ＯＵＴ２）に結合さ
れる。
を介して水平出力線に結合される。この実施例では、上
記垂直信号線は奇数列と偶数列とに分けられ、それぞれ
対応する第１の水平出力線と第２の水平出力線に結合さ
れる。例えば、同図に示すように水平シフトレジスタＨ
３Ｒの奇数列に対応した水平選択線Ｈ１の信号によりス
イッチ制御されるＭＯ３ＦＢＴＱＩ Ｏは、第１の水平
出力線（ＯＵＴＩ）に結合され、偶数列に対応した水平
選択線Ｈ２の信号によりスイッチ制御されるＭＯＳＦＥ
ＴＱＩ １は、第２の水平出力線（ＯＵＴ２）に結合さ
れる。
上記第１と第２の水平出力線が結合される出力端子０Ｕ
ＴＩとＯ［ＪＴ２には、特に制限されないが、外部に負
荷抵抗Ｒ１とＲ２が設けられ、そこから選択された画素
セルの増幅ＭＯＳＦＥＴの増幅作用に従った信号電圧が
得られる。
ＴＩとＯ［ＪＴ２には、特に制限されないが、外部に負
荷抵抗Ｒ１とＲ２が設けられ、そこから選択された画素
セルの増幅ＭＯＳＦＥＴの増幅作用に従った信号電圧が
得られる。
上記のように１つの列に対して読み出し用とりセント用
の２つの水平選択ｍＨ１、ＲＨ１＠設けた理由は、上記
増幅ＭＯＳＦＥＴＱ２を設けることによって、フォトダ
イオードＤ１の光電変換信号を電圧信号として非破壊的
に読み出すことに対応している。
の２つの水平選択ｍＨ１、ＲＨ１＠設けた理由は、上記
増幅ＭＯＳＦＥＴＱ２を設けることによって、フォトダ
イオードＤ１の光電変換信号を電圧信号として非破壊的
に読み出すことに対応している。
例えば、第２図の動作タイミング図に示すように、垂直
選択線Ｖｌが選択状態にされているものとした（図示せ
ず）第１行目の読み出し動作においては、第１行目の画
素セルのＭＯＳ Ｆ ＥＴＱ ｌ 。
選択線Ｖｌが選択状態にされているものとした（図示せ
ず）第１行目の読み出し動作においては、第１行目の画
素セルのＭＯＳ Ｆ ＥＴＱ ｌ 。
Ｑ３等がオン状態になり、各画素セルの増幅ＭＯＳ Ｆ
ＥＴＱ ２、Ｑ６等のドレインは、垂直信号線に結合
されている。ギして、第１列目の読み出し用の水平選択
線Ｈ１がハイレベルの選択レベルにされると、スイッチ
ＭＯＳＦＥＴＱＩＯがオン状態になり、第１列目の増幅
ＭＯＳＦＥＴＱ２のドレインが上記スイッチＭＯＳＦＥ
ＴＱ３、垂直信号線、スイッチＭＯＳＦＥＴＱＩ Ｏ及
び水平出力線と端子０ＵＴＩを介して負荷抵抗Ｒ１に結
合される。これにより、出力端子０ＵＴＩにはフォトダ
イオードＤｌの光電変換電圧に対応した増幅出力信号Ｖ
ＯＩが得られる。ただし、このように形式的に読み出さ
れた電圧信号ｖａｔには、前記同様にリセット経路と読
み出し経路における各スイッチＭＯＳ Ｆ ＥＴの素子
特性のバラツキの影響を受けたものである。そこで、上
記電圧信号ＶＯＩを図示しないサンプルホール１回路で
保持させておき、水平シフトレジスタＨ３Ｒは、隣接す
る第２列目の水平選択線Ｈ２がハイレベルにされる上記
同様な選択動作と同期して、上記第１列目の水平選択線
Ｈ１を再びハイレベルにする。これと同期してリセット
用水平シフトレジスタＲＨＲは、リセット用の水平選択
％１ＲＨ１をハイレベルにする。これにより、スイッチ
ＭＯＳＦＥＴＱ４がオン状態になり、上記オン状態にあ
るＭＯＳＦＥＴＱｌとを通してプリチャージ電圧Ｖｐが
フォトダイオードＤＩに与えられる。このプリチャージ
電圧は、上記再び選択される増幅ＭＯＳＦＥＴＱ２、ス
イッチＭ’ＯＳ Ｆ Ｅ Ｔ Ｑ ３、垂直信号線、ス
イッチＭＯＳＦＥＴＱＩＯを通して再び端子０ＵＴＩか
ら増幅出力ｖｏｉとし出力される。出力端子０ＵＴＩに
は、上記前の読み出し電圧を保持するサンプルホールド
回路と、同図に矢印で示したような差電圧を形成する差
動回路又は減算回路とを設けるものである。このような
両信号の差分を取ることによって、上記リセ・ノド経路
と読み出し経路における各スイッチＭＯＳＦＥＴの素子
特性のバラツキ成分が相殺されて、それに影響されない
高品質で増幅された画像信号を得ることができる。
ＥＴＱ ２、Ｑ６等のドレインは、垂直信号線に結合
されている。ギして、第１列目の読み出し用の水平選択
線Ｈ１がハイレベルの選択レベルにされると、スイッチ
ＭＯＳＦＥＴＱＩＯがオン状態になり、第１列目の増幅
ＭＯＳＦＥＴＱ２のドレインが上記スイッチＭＯＳＦＥ
ＴＱ３、垂直信号線、スイッチＭＯＳＦＥＴＱＩ Ｏ及
び水平出力線と端子０ＵＴＩを介して負荷抵抗Ｒ１に結
合される。これにより、出力端子０ＵＴＩにはフォトダ
イオードＤｌの光電変換電圧に対応した増幅出力信号Ｖ
ＯＩが得られる。ただし、このように形式的に読み出さ
れた電圧信号ｖａｔには、前記同様にリセット経路と読
み出し経路における各スイッチＭＯＳ Ｆ ＥＴの素子
特性のバラツキの影響を受けたものである。そこで、上
記電圧信号ＶＯＩを図示しないサンプルホール１回路で
保持させておき、水平シフトレジスタＨ３Ｒは、隣接す
る第２列目の水平選択線Ｈ２がハイレベルにされる上記
同様な選択動作と同期して、上記第１列目の水平選択線
Ｈ１を再びハイレベルにする。これと同期してリセット
用水平シフトレジスタＲＨＲは、リセット用の水平選択
％１ＲＨ１をハイレベルにする。これにより、スイッチ
ＭＯＳＦＥＴＱ４がオン状態になり、上記オン状態にあ
るＭＯＳＦＥＴＱｌとを通してプリチャージ電圧Ｖｐが
フォトダイオードＤＩに与えられる。このプリチャージ
電圧は、上記再び選択される増幅ＭＯＳＦＥＴＱ２、ス
イッチＭ’ＯＳ Ｆ Ｅ Ｔ Ｑ ３、垂直信号線、ス
イッチＭＯＳＦＥＴＱＩＯを通して再び端子０ＵＴＩか
ら増幅出力ｖｏｉとし出力される。出力端子０ＵＴＩに
は、上記前の読み出し電圧を保持するサンプルホールド
回路と、同図に矢印で示したような差電圧を形成する差
動回路又は減算回路とを設けるものである。このような
両信号の差分を取ることによって、上記リセ・ノド経路
と読み出し経路における各スイッチＭＯＳＦＥＴの素子
特性のバラツキ成分が相殺されて、それに影響されない
高品質で増幅された画像信号を得ることができる。
このとき、第２列目においては、読み出し用の水平選択
線Ｈ２がハイレベルの選択レベルにされることに応じて
スイッチＭＯＳＦＥＴＱＩ １がオン状態になり、第２
列目の増幅ＭＯ５ＦＥＴＱ６のドレインが上記スイッチ
ＭＯＳＦＥＴＱ７、垂直信号線、スイッチＭＯ３Ｆ−Ｅ
ＴＱＩＩ及び水平出力線と端子０ＵＴ２を介して負荷抵
抗Ｒ２に結合される。これにより、出力端子０ＵＴ２に
はフォトダイオードＤ２の光電変換電圧に対応した増幅
出力信号ＶＯ２が得られる。ただし、このように形式的
に読み出された電圧信号ＶＯ２には、上記同様にリセッ
ト経路と読み出し経路における各スイッチＭＯＳＦＥＴ
の素子特性のバラツキの影響を受けたものである。そこ
で、上記電圧信号Ｖ０２を上記同様に図示しないサンプ
ル＆ホールド回路で保持させておくものである。
線Ｈ２がハイレベルの選択レベルにされることに応じて
スイッチＭＯＳＦＥＴＱＩ １がオン状態になり、第２
列目の増幅ＭＯ５ＦＥＴＱ６のドレインが上記スイッチ
ＭＯＳＦＥＴＱ７、垂直信号線、スイッチＭＯ３Ｆ−Ｅ
ＴＱＩＩ及び水平出力線と端子０ＵＴ２を介して負荷抵
抗Ｒ２に結合される。これにより、出力端子０ＵＴ２に
はフォトダイオードＤ２の光電変換電圧に対応した増幅
出力信号ＶＯ２が得られる。ただし、このように形式的
に読み出された電圧信号ＶＯ２には、上記同様にリセッ
ト経路と読み出し経路における各スイッチＭＯＳＦＥＴ
の素子特性のバラツキの影響を受けたものである。そこ
で、上記電圧信号Ｖ０２を上記同様に図示しないサンプ
ル＆ホールド回路で保持させておくものである。
この第２列目の実質的な読み出しは、引き続いて行われ
る第３列目の第１回目の水平選択動作と同時に行われる
上記のようなりセント動作によって得られるプリチャー
ジ電圧の増幅出力を得ることによって上記同様に行われ
る。
る第３列目の第１回目の水平選択動作と同時に行われる
上記のようなりセント動作によって得られるプリチャー
ジ電圧の増幅出力を得ることによって上記同様に行われ
る。
以下同様に、奇数列と偶数列とをそれぞれ２回連続し、
かつ、その第２回目と第１回目の読み出しタイミングを
同期させるという水平選択動作と、上記第２回目の選択
が行われる列に関してはりセント用の水平選択動作も行
うようにするものである。このように偶数列と奇数列と
に分ける構成を採ることによって、形式的な読み出し動
作とリセット動作とがいわばパイプライン動作によって
行われるから水平選択周波数を高くすることな（、簡単
な構成により高品質で増幅された光電変信号のみを取り
出すことができる。
かつ、その第２回目と第１回目の読み出しタイミングを
同期させるという水平選択動作と、上記第２回目の選択
が行われる列に関してはりセント用の水平選択動作も行
うようにするものである。このように偶数列と奇数列と
に分ける構成を採ることによって、形式的な読み出し動
作とリセット動作とがいわばパイプライン動作によって
行われるから水平選択周波数を高くすることな（、簡単
な構成により高品質で増幅された光電変信号のみを取り
出すことができる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１１光電変換素子にゲートが結合された増幅トランジ
スタを選択するスイッチ素子と、上記光電変換素子にリ
セット電圧を伝えるスイッチ素子とからなる画素セルを
マトリックス配置し、奇数列の画素セルの信号を第１の
出力信号線に伝え、偶数列の画素セルの信号を第２の出
力信号線に伝える構成とし、同じ列を２回連続して選択
するものとし、第２回目の選択タイミングを隣接する奇
数又は偶数列の第１回目の選択タイミングと同じくする
とともに上記第２回目の選択タイミングに同期して対応
する画素セルのリセット動作とを行い、両選択動作によ
る差分の増幅出力信号から、画素セルや選択経路の素子
特性のプロセスバラツキに影響されない高品質の画像信
号を形成することができるという効果が得られる。
る。すなわち、 ＋１１光電変換素子にゲートが結合された増幅トランジ
スタを選択するスイッチ素子と、上記光電変換素子にリ
セット電圧を伝えるスイッチ素子とからなる画素セルを
マトリックス配置し、奇数列の画素セルの信号を第１の
出力信号線に伝え、偶数列の画素セルの信号を第２の出
力信号線に伝える構成とし、同じ列を２回連続して選択
するものとし、第２回目の選択タイミングを隣接する奇
数又は偶数列の第１回目の選択タイミングと同じくする
とともに上記第２回目の選択タイミングに同期して対応
する画素セルのリセット動作とを行い、両選択動作によ
る差分の増幅出力信号から、画素セルや選択経路の素子
特性のプロセスバラツキに影響されない高品質の画像信
号を形成することができるという効果が得られる。
（２）上記のように増幅トランジスタの出力信号を外部
に送出する構成においては、従来のように信号電荷の転
送に伴う雑音の発生やスメアやブルーミングといった偽
信号の混入を防止できるから、低ノイズ化が可能となり
、上記増幅作用と相俟って低ノイズで高感度化を実現で
きるという効果が得られる。
に送出する構成においては、従来のように信号電荷の転
送に伴う雑音の発生やスメアやブルーミングといった偽
信号の混入を防止できるから、低ノイズ化が可能となり
、上記増幅作用と相俟って低ノイズで高感度化を実現で
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、増幅トランジスタとしては、低ノイズ化
が実現できるジャンクションＦＥＴを用いるものであっ
てもよい。このように、増幅トランジスタとしては、高
人力インピーダンスのものであれば何であってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、増幅トランジスタとしては、低ノイズ化
が実現できるジャンクションＦＥＴを用いるものであっ
てもよい。このように、増幅トランジスタとしては、高
人力インピーダンスのものであれば何であってもよい。
そして、その増幅動作は、前記のようなソース接地型増
幅素子の他、ソースフォロワ増幅動作を行うものであっ
てもよい。この場合には、スイッチＭＯＳＦＥＴＱ３は
、増幅ＭＯＳＦＥＴＱ２のソース側に設けられ、増幅Ｍ
ＯＳＦＥＴＱ２のドレインには、電源電圧又は垂直選択
線に結合させればよい。そして、負荷抵抗Ｒ１，Ｒ２は
、回路の接地電位側に接続される。
幅素子の他、ソースフォロワ増幅動作を行うものであっ
てもよい。この場合には、スイッチＭＯＳＦＥＴＱ３は
、増幅ＭＯＳＦＥＴＱ２のソース側に設けられ、増幅Ｍ
ＯＳＦＥＴＱ２のドレインには、電源電圧又は垂直選択
線に結合させればよい。そして、負荷抵抗Ｒ１，Ｒ２は
、回路の接地電位側に接続される。
水平選択線を２回連続して選択させる手段としては、シ
フトレジスタ等により形成された時系列的な１つの選択
信号を、スイッチ素子を設けて２つの水平選択線に供給
する構成を採るものであってもよい。また、リセット用
のシフトレジスタＲＨＲを省略して、スイッチＭＯＳＦ
ＥＴにより第２回目の水平選択信号をリセット用の水平
選択線ＲＨＩ等に供給する構成を採るものであってもよ
い。
フトレジスタ等により形成された時系列的な１つの選択
信号を、スイッチ素子を設けて２つの水平選択線に供給
する構成を採るものであってもよい。また、リセット用
のシフトレジスタＲＨＲを省略して、スイッチＭＯＳＦ
ＥＴにより第２回目の水平選択信号をリセット用の水平
選択線ＲＨＩ等に供給する構成を採るものであってもよ
い。
画素アレイの読み出し動作は、奇数フィールドと偶数フ
ィールドとで１本分づらせて一対づつ選択状態にするよ
うにしてもよい。これにより、インクレースに対応した
空間的重心が上下に移動させた画像信号を得ることがで
きる。
ィールドとで１本分づらせて一対づつ選択状態にするよ
うにしてもよい。これにより、インクレースに対応した
空間的重心が上下に移動させた画像信号を得ることがで
きる。
画素セルを実質的に１行に配置してラインセンサを構成
するものであってもよい。
するものであってもよい。
この発明は、増幅機能を持つ固体撮像素子として広く利
用できるものである。
用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、光電変換素子にゲートが結合された増幅ト
ランジスタを選択するスイッチ素子と、上記光電変換素
子にリセット電圧を伝えるスイッチ素子とからなる画素
セルをマトリックス配置し、奇数列の画素セルの信号を
第１の出力信号線に伝え、偶数列の画素セルの信号を第
２の出力信号線に伝える構成とし、同じ列を２回連続し
て選択するものとし、第２回目の選択タイミングを隣接
する奇数又は偶数列の第１回目の選択タイミングと同じ
くするとともに上記第２回目の選択タイミングに同期し
て対応する画素セルのリセット動作とを行い、両選択動
作による差分の増幅出力信号から、画素セルや選択経路
の素子特性のプロセスバラツキに影響されない高品質の
画像信号を形成することができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、光電変換素子にゲートが結合された増幅ト
ランジスタを選択するスイッチ素子と、上記光電変換素
子にリセット電圧を伝えるスイッチ素子とからなる画素
セルをマトリックス配置し、奇数列の画素セルの信号を
第１の出力信号線に伝え、偶数列の画素セルの信号を第
２の出力信号線に伝える構成とし、同じ列を２回連続し
て選択するものとし、第２回目の選択タイミングを隣接
する奇数又は偶数列の第１回目の選択タイミングと同じ
くするとともに上記第２回目の選択タイミングに同期し
て対応する画素セルのリセット動作とを行い、両選択動
作による差分の増幅出力信号から、画素セルや選択経路
の素子特性のプロセスバラツキに影響されない高品質の
画像信号を形成することができる。
第１図は、この発明が適用された画素増幅型固体撮像素
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するためのタイミング図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスタ、ＲＨＲ・・リセット用水平シフトレジスタ 第 ２ 図 ＨＩＪＩ−肌−−− Ｈ−一丁トロー− ＲＨＩ−一ユーーー Ｒ）１２−一一日一一 凄 ■ ＶＯＩじ（「ゴり一一− ＶＯ２ＪｌＵ下
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するためのタイミング図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスタ、ＲＨＲ・・リセット用水平シフトレジスタ 第 ２ 図 ＨＩＪＩ−肌−−− Ｈ−一丁トロー− ＲＨＩ−一ユーーー Ｒ）１２−一一日一一 凄 ■ ＶＯＩじ（「ゴり一一− ＶＯ２ＪｌＵ下
Claims (1)
- 【特許請求の範囲】 １、光電変換素子にゲートが結合された増幅トランジス
タと、上記増幅トランジスタを選択するスイッチ素子と
、上記光電変換素子にリセット電圧を伝えるスイッチ素
子とからなる画素セルと、マトリックス配置された上記
画素セルのうち、水平奇数列の画素セルの信号を第１の
出力信号線に伝え、偶数列の画素セルの信号を第２の出
力信号線に伝える水平選択信号を形成する水平選択回路
とを含み、上記水平選択回路は、同じ列を２回連続して
選択するものとし、第２回目の選択タイミングを隣接す
る奇数又は偶数列の第１回目の選択タイミングと同じく
するとともに、上記第２回目の選択タイミングに同期し
て対応する画素セルのリセット動作を行うことを特徴と
する固体撮像素子。 ２、１つの画素セルは、光電変換素子と直列形態にされ
、そのゲートが垂直選択線に結合された第１のスイッチ
ＭＯＳＦＥＴと、そのゲートがリセット用の水平選択線
に結合された第２のスイッチＭＯＳＦＥＴと、上記垂直
選択線にゲートが結合され、上記増幅トランジスタのド
レイン出力を垂直方向に延長された信号線に伝え第３ス
イッチＭＯＳＦＥＴとからなるものであることを特徴と
する特許請求の範囲第１項記載の固体撮像素子。 ３、上記リセット用の水平選択線は、リセット用シフト
レジスタにより選択信号が伝えられるものであることを
特徴とする特許請求の範囲第２項記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229938A JPH0279682A (ja) | 1988-09-16 | 1988-09-16 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229938A JPH0279682A (ja) | 1988-09-16 | 1988-09-16 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279682A true JPH0279682A (ja) | 1990-03-20 |
Family
ID=16900074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229938A Pending JPH0279682A (ja) | 1988-09-16 | 1988-09-16 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279682A (ja) |
-
1988
- 1988-09-16 JP JP63229938A patent/JPH0279682A/ja active Pending
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