JPH0563173A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 複数の光電変換素子と複数の薄膜トランジス
タとを同一基板上に積層して成る半導体装置において、
読み取り信号のＳ／Ｎ比を向上させて階調性の向上を図
る。 【構成】 薄膜トランジスタＴをスタガ型とすることに
より、光電変換素子Ｐの光電変換層２ａと薄膜トランジ
スタの半導体活性層２２ｂを同一材料から成り且つ同時
に着膜される半導体膜で形成し、光電変換素子Ｐの光電
変換層２ａと薄膜トランジスタの半導体活性層２２ｂと
は各光電気変換素子及び薄膜トランジスタ毎に互に分離
される島状として、各素子間において寄生トランジスタ
の発生を防いでノイズの発生を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
複数の光電変換素子で構成されるセンサ部と、複数の薄
膜トランジスタで構成される電荷転送部とを同一基板上
に形成して成る半導体装置において、薄膜積層工程の簡
略化を図るとともに、ノイズの発生を防止して読み取り
の階調性の向上を図る構造に関する。

【０００２】

【従来の技術】従来、ファクシミリ等には、例えば原稿
等の画像情報を１対１に投影して電気信号に変換する密
着型イメ−ジセンサが使用されている。そして、投影し
た画像を多数の画素に分割し、画素に対応する各光電変
換素子で発生した電荷を薄膜トランジスタ（ＴＦＴ）で
構成されたスイッチング素子を使って特定のブロック単
位で各配線の配線容量に一時蓄積し、該蓄積による電位
変化等を駆動ＩＣにより時系列的に順次読み出すＴＦＴ
駆動型イメ−ジセンサが提案されている。このＴＦＴ駆
動型イメ−ジセンサは、ＴＦＴによるマトリックス動作
を行なうことにより単一の駆動ＩＣで複数ブロックの光
電変換素子の読み取りが可能となるので、イメ−ジセン
サを駆動する駆動ＩＣの個数を少なくすることができ
る。

【０００３】ＴＦＴ駆動型イメ−ジセンサは、例えば、
その等価回路図を図１０に示すように、複数の光電変換
素子Ｐk,n を一列にライン状に配設し原稿幅と略同じ長
さとしたセンサ部１０１と、前記各光電変換素子Ｐk,n
に１：１に対応する個数の薄膜トランジスタＴk,n から
成る電荷転送部１０２と、マトリックス状の多層配線部
１０３とを具備する半導体装置から構成されている。前
記センサ部１０１は、Ｋ個のブロックの光電変換素子群
に分割され、一つの光電変換素子群を形成するｎ個の光
電変換素子Ｐk,n は、フォトダイオ−ドと寄生容量によ
り等価的に表すことができる。各光電変換素子Ｐk,n は
各薄膜トランジスタＴk,n のドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタＴk,n のソ−
ス電極は、マトリックス状に接続された多層配線部１０
３を介して光電変換素子群毎に共通信号線１０４（ｎ
本）にそれぞれ接続され、更に共通信号線１０４は駆動
ＩＣ１０５に接続されている。各薄膜トランジスタＴk,
nのゲ−ト電極には、ブロック毎に導通するようにゲ−
トパルス発生回路１０６に接続されている。

【０００４】各光電変換素子Ｐk,n で発生する光電荷は
一定時間、光電変換素子Ｐk,n の寄生容量と薄膜トラン
ジスタＴk,n のドレイン電極・ゲ−ト電極間のオ−バ−
ラップ容量に蓄積された後、薄膜トランジスタＴk,n を
電荷転送用のスイッチとして用いてブロック毎に順次多
層配線１０３の配線容量ＣL に転送蓄積される。すなわ
ち、ゲ−トパルス発生回路１０６からゲ−ト信号線Ｇk
を経由して伝達されたゲ−トパルスφG1が、第１のブロ
ックの薄膜トランジスタＴ1,1 〜Ｔ1,n をオンにし、第
１のブロックの各光電変換素子Ｐk,n で発生した電荷が
各配線容量ＣLに転送蓄積される。そして、各配線容量
ＣL に蓄積された電荷により各共通信号線１０４の電位
が変化し、駆動ＩＣ１０５内のシフトレジスタＳＲから
の信号を受けてアナログスイッチＳＷｎを順次オンして
前記電圧値を時系列的に出力線１０７に抽出する。そし
て、ゲ−トパルスφG2〜φGkにより第２〜第Ｋのブロッ
クの薄膜トランジスタＴ2,1 〜Ｔ2,n からＴk,1 〜Ｔk,
n までがそれぞれオンすることによりブロック毎に光電
変換素子側の電荷が転送され、順次読み出すことにより
原稿の主走査方向の１ラインの画像信号を得、ロ−ラ等
の原稿送り手段（図示せず）により原稿を移動させて前
記動作を繰り返し、原稿全体の画像信号を得るものであ
る。

【０００５】光電変換素子及び薄膜トランジスタは同一
基板上に薄膜積層構造で構成され、光電変換素子の光電
変換層と薄膜トランジスタの半導体活性層は、それぞれ
膜厚は異なるもののアモルファスシリコン等の同一半導
体材料を使用している。そこで、製造工程の簡略化，歩
留りの向上，低価格化等を図るため、同一の半導体膜で
前記光電変換層及び半導体活性層を形成する構造の光電
変換装置が提案されている（特開昭６４ー５０５５８号
公報参照）。この光電変換装置は、図９に示すように、
絶縁基板１００上にセンサ部１０１となる光電変換素子
Ｐ，電荷転送部１０２となる薄膜トランジスタＴ，多層
配線部１０３を薄膜積層構造により形成し、光電変換素
子Ｐの光電変換層及び薄膜トランジスタＴの半導体活性
層を共通の半導体膜１２０で、また、光電変換素子Ｐの
上部電極１３０ａ及び薄膜トランジスタＴのソース電極
Ｓ，ドレイン電極Ｄ及び多層配線１０３の下層配線１３
０ｂを共通の導電性膜で形成している。すなわち、光電
変換素子Ｐの下部電極１１を金属膜の着膜及びパターニ
ングにより形成後、ｐ型ａ−Ｓｉ：Ｈ層１２１，イント
リンジックａ−Ｓｉ：Ｈ層１２２，ｎ型ａ−Ｓｉ：Ｈ層
１２３，透明導電膜１３０を順次積層し、透明導電膜１
３０及びｎ型ａ−Ｓｉ：Ｈ層１２３をパターニングし
て、光電変換素子Ｐの上部電極１３０ａ，薄膜トランジ
スタＴのソース電極Ｓ，ドレイン電極Ｄ及び多層配線部
１０３の下層配線１３０ｂを形成する。従って、イント
リンジックａ−Ｓｉ：Ｈ層１２２は、光電変換素子Ｐの
光電変換層及び薄膜トランジスタ素子Ｔの半導体活性層
となっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記構
造の光電変換装置によれば、光電変換素子Ｐの光電変換
層として基板の全面にわたって着膜されたイントリンジ
ックａ−Ｓｉ：Ｈ層１２２上に、薄膜トランジスタＴ及
び多層配線部１０３が形成され、更に隣接するビット間
においても前記イントリンジックａ−Ｓｉ：Ｈ層１２２
が連続しているので、ビット間に寄生トランジスタが生
じてリーク電流による信号のクロストークが発生し、読
み取りの階調性が低下するという問題点があった。

【０００７】本発明は上記実情に鑑みてなされたもの
で、光電変換素子及び薄膜トランジスタを同一基板上に
形成する場合に、各半導体層として着膜される半導体膜
を共通とするとともに、ノイズの発生を防いで階調性の
向上を図る半導体装置の構造を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記従来例の問題点を解
決するため本発明は、光電変換層を下部電極と上部電極
とで挟んで形成された複数の光電変換素子と、半導体活
性層を有する複数の薄膜トランジスタとを同一基板上に
形成して成る半導体装置において、前記薄膜トランジス
タをスタガ型とすることにより前記光電変換層及び半導
体活性層を同一材料から成り且つ同時に着膜された半導
体膜で形成するとともに、各ビットに対応する光電変換
層と半導体活性層とは互に分離される島状としたことを
特徴としている。

【０００９】

【作用】本発明によれば、薄膜トランジスタをスタガ型
とするので、光電変換素子の光電変換層と薄膜トランジ
スタの半導体活性層を同一材料から成り且つ同時に着膜
される半導体膜で形成することができる。また、光電変
換層と半導体活性層とは各光電気変換素子及び薄膜トラ
ンジスタ毎に互に分離される島状としたので、各素子間
において寄生トランジスタの発生を防いでノイズの発生
を防止する。

【００１０】

【実施例】本発明の一実施例について図１及び図２を参
照しながら説明する。光電変換素子Ｐは、ビット毎に分
離された酸化インジウム・スズ（ＩＴＯ）等の透明導電
膜から成る下部電極１１と、ｐ⁺ 型水素化アモルファス
シリコン層２１ａ，イントリンジック水素化アモルファ
スシリコン層２２ａ，ｎ⁺ 型水素化アモルファスシリコ
ン層２３ａを順次積層しビット毎に分離して成る光電変
換層２０ａと、ビット毎に分離された金属膜から成る上
部電極３１とをガラス等で形成された透明絶縁基板１０
０上に形成したサンドイッチ構造で構成されている。各
下部電極１１は、シリコン酸化膜（ＳｉＯｘ）から成る
絶縁層４０上に帯状に形成された共通電極５１に、前記
絶縁層４０に穿孔されたコンタクト孔４１を介して接続
されている。共通電極５１には、絶縁基板１００端部
（図示せず）において一定電圧のバイアス電圧が印加さ
れている。下部電極１１，光電変換層２０ａ，上部電極
３１は、各光電変換素子Ｐ毎（ビット毎）に個別に分割
形成され、光電変換層２０ａを下部電極１１と上部電極
３１とで挟んだ部分が各光電変換素子Ｐを構成し、その
集まりが図１の表裏方向（図２の左右方向）に受光素子
アレイを形成している。このように、光電変換層２０ａ
と上部電極３１を個別化したのは、光電変換層２０ａが
共通層であると、特定の光電変換素子Ｐで起こる光電変
換作用が隣接する光電変換素子Ｐに対して干渉を起こす
ことがあるので、この干渉を少なくするためである。

【００１１】電荷転送部として機能する薄膜トランジス
タＴは、イントリンジック水素化アモルファスシリコン
膜で形成された半導体活性層２２ｂ上に、一対のオ−ミ
ックコンタクト層２３ａ，２３ｂ及び金属膜を互に分離
してソース電極Ｓ及びドレイン電極Ｄを形成し、更にシ
リコン酸化膜（ＳｉＯｘ）から成る絶縁膜４０を被覆す
ることによりゲート絶縁膜を形成し、前記ソース電極Ｓ
とドレイン電極Ｄ間の絶縁膜４０上にゲ−ト電極５２を
形成して構成される。従って、半導体活性層２２ｂ（チ
ャネル部）の上部にゲート電極５２が位置するスタガ型
となっている。また、配線５２´はゲート電極５２にゲ
ートパルスを供給するための引き出し線である。前記光
電変換素子Ｐと薄膜トランジスタＴの各光電変換層２０
ａ，半導体層２０ｂは互に分離するように島状に形成さ
れることにより、各半導体層はシリコン酸化膜（ＳｉＯ
ｘ）で形成された絶縁膜４０により絶縁される。また、
光電変換素子Ｐの上部電極３１は、絶縁膜４０に穿孔さ
れたコンタクト孔４２，４３を介して絶縁膜４０上に形
成されたアルミニウム（Ａｌ）から成る引き出し配線５
３により薄膜トランジスタＴのドレイン電極Ｄに接続さ
れている。また、薄膜トランジスタＴのソ−ス電極Ｓは
多層配線１０３の下層配線３２に連設され、絶縁膜４０
に穿孔されたコンタクト孔４４を介して多層配線の上部
配線５４に接続されている。また、下層配線３２の下側
にも半導体層２０ｂが残され、下層配線３２及びソース
電極Ｓを平坦面で連設できるようにして配線に段差が生
じるのを防止している。また、光電変換素子Ｐ、薄膜ト
ランジスタＴ及び多層配線部１０３はポリイミド膜から
成る保護層６０で被覆されている。

【００１２】次に上記半導体装置の製造方法について図
３（ａ）ないし（ｄ）及び図４（ａ）（ｂ）を参照して
説明する。まず、検査、洗浄されたガラスから成る透明
絶縁基板１００上に、酸化インジウム・スズ（ＩＴＯ）
をスパッタ法により１０００オングストロームの膜厚に
着膜した後にレジストを塗布し、露光及び現像によるフ
ォトリソ工程でレジストパターンを形成し、ＨＣｌ液に
よるエッチング工程でビット毎に分離した光電変換素子
の下部電極１１を形成し、その後レジストを剥離する
（図３（ａ））。次にアルカリ洗浄を行い、ｐ⁺ 型水素
化アモルファスシリコン２１，イントリンジック水素化
アモルファスシリコン２２，ｎ⁺ 型水素化アモルファス
シリコン２３をそれぞれ２００オングストローム，５０
００オングストローム，１０００オングストロームの膜
厚にプラズマＣＶＤ法により着膜し、更にモリブデン
（Ｍｏ）等の金属膜３０を１０００オングストロームの
膜厚となるようにスパッタ法により連続着膜する（図３
（ｂ））。金属膜３０上にレジストを塗布し、露光及び
現像によるフォトリソ工程でレジストパターンを形成
し、金属膜３０及びｎ⁺ 型水素化アモルファスシリコン
膜２３をこのレジストパターンを用いてエッチングし
て、光電変換素子Ｐの上部電極３１、薄膜トランジスタ
Ｔのソース電極Ｓ及びドレイン電極Ｄ、多層配線１０３
の下層配線３２を形成する（図３（ｃ））。金属膜（Ｍ
ｏ）３０はＨ₃ＰＯ₄／ＨＮＯ₃／ＣＨ₃ＣＯＯＨによりウ
エットエッチングし、ｎ⁺ 型水素化アモルファスシリコ
ン２３はＳＦ₆／Ｃ₂ＣｌＦ₅を用いてドライエッチング
することにより、イントリンジック型水素化アモルファ
スシリコン２２をエッチングすることなくパターニング
できる。次に、イントリンジック型水素化アモルファス
シリコン２２とｐ⁺ 型水素化アモルファスシリコン２１
を連続的にドライエッチングし、光電変換素子及び薄膜
トランジスタ部分のみ残すとともに光電変換素子Ｐの光
電変換層２０ａ及び薄膜トランジスタＴの半導体層２０
ｂが分離し、更にビット毎に分離するように島状にパタ
ーニングし、ウエットエッチング又はドライエッチング
によりイントリンジック型水素化アモルファスシリコン
２２の表面部分を洗浄する（図３（ｄ））。薄膜トラン
ジスタＴのゲ−ト絶縁層及び多層配線の層間絶縁膜とな
るシリコン酸化膜（ＳｉＯｘ）をプラズマＣＶＤ法によ
り着膜して絶縁膜４０とし、光電変換素子Ｐの上部電極
３１と薄膜トランジスタＴのドレイン電極Ｄとを接続す
るためのコンタクト孔４２及びコンタクト孔４３、ソ−
ス電極Ｓと上部配線５３とを接続するためのコンタクト
孔４４を前記絶縁膜４０にそれぞれ穿孔する（図４
（ａ））。次に、アルミニウム（Ａｌ）をＤＣマグネト
ロンスパッタにより全体を覆うように１００００オング
ストローム程度の厚さで約１５０℃程度の温度で着膜
し、所望のパタ−ンを得るためにフッ酸、硝酸、リン
酸、水の混合液を用いたフォトリソエッチング工程でパ
タ−ニングしてレジストを除去する。これにより、共通
電極５１、ゲート電極５２、配線５２´、上部電極３１
と薄膜トランジスタＴとを接続する引き出し配線５３、
上部配線５４がそれぞれ形成される（図４（ｂ))。最後
に全体にわたって保護膜としてポリイミド膜（図示せ
ず）を被覆する。

【００１３】上記実施例においては、金属膜３０にＭｏ
を用いたが、ｎ⁺型水素化アモルファスシリコンをエッ
チングすることなくエッチングでき、且つ抵抗値が低い
材料、例えばクロム（Ｃｒ），チタン（Ｔｉ）を用いる
ことができる。また、ゲート絶縁膜となる絶縁膜４０は
窒化シリコン（ＳｉＮｘ）でもよい。

【００１４】本実施例によれば、薄膜トランジスタＴを
スタガ型とすることにより、光電変換素子Ｐの光電変換
層２０ａのイントリンジック型水素化アモルファスシリ
コン２２ａと、薄膜トランジスタＴの半導体活性層２２
ｂとを同一の半導体膜で兼ねているので、ＣＶＤの着膜
工程が１回で済むために製造工程の簡略化を図ることが
できる。光電変換素子Ｐと薄膜トランジスタＴ、隣接す
る光電変換素子Ｐ及び薄膜トランジスタＴ同士の半導体
層２０ａ，２０ｂが島状に分離されているため、寄生ト
ランジスタの発生を防ぎ、読取信号のＳ／Ｎ比を向上さ
せることができる。また、図９に示した従来例による構
造によれば、ｎ⁺ 型水素化アモルファスシリコン層１２
３側から光が入射することとなり、ホールの移動度が小
さいアモルファスシリコンの性質のために、感度が低
く、動作速度が遅いという問題点があった。上記実施例
によれば、下部電極１１を透明電極とし、ｐ⁺ 型水素化
アモルファスシリコン層２１ａ側から原稿面からの反射
光が入射する構造としたので、光電変換素子Ｐを構成す
るフォトダイオードの応答速度を速くして読取速度の高
速化を図ることができる。

【００１５】本発明の第２の実施例について図５及び図
６を参照しながら説明する。光電変換素子Ｐは、ビット
毎に分離されたタンタル（Ｔａ）等の金属膜から成る下
部電極１１´と、ビット毎に分離して成るイントリンジ
ック型水素化アモルファスシリコンで形成された光電変
換層（イントリンジック型水素化アモルファスシリコン
層）２２ａと、ビット毎に分離された酸化インジウム・
スズ（ＩＴＯ）等の透明導電膜から成る上部電極３１´
とを絶縁基板１００上に形成したサンドイッチ構造のシ
ョットキー型フォトダイオードで構成されている。各下
部電極１１´は、絶縁層４０上に帯状に形成された共通
電極５１に、前記絶縁層４０に穿孔されたコンタクト孔
４１を介して接続されている。共通電極５１には、絶縁
基板１００端部（図示せず）において一定電圧のバイア
ス電圧が印加されている。下部電極１１´，光電変換層
２２ａ，上部電極３１´は、各光電変換素子Ｐ毎（ビッ
ト毎）に個別に分割形成され、光電変換層２２ａを下部
電極１１´と上部電極３１´とで挟んだ部分が各光電変
換素子Ｐを構成し、その集まりが図１の表裏方向（図２
の左右方向）に受光素子アレイを形成している。このよ
うに、光電変換層２２ａと上部電極３１´を個別化した
のは、光電変換層２２ａが共通層であると、特定の光電
変換素子Ｐで起こる光電変換作用が隣接する光電変換素
子Ｐに対して干渉を起こすことがあるので、この干渉を
少なくするためである。

【００１６】電荷転送部として機能する薄膜トランジス
タＴは、イントリンジック型水素化アモルファスシリコ
ン膜で形成された半導体活性層２２ｂ上に、ｎ⁺ 型水素
化アモルファスシリコンから成る一対のオ−ミックコン
タクト層２３ａ，２３ｂ及び金属膜を互に分離してソー
ス電極Ｓ及びドレイン電極Ｄを形成し、更にシリコン酸
化膜（ＳｉＯｘ）から成る絶縁膜４０を被覆することに
よりゲート絶縁膜を形成し、前記ソース電極Ｓとドレイ
ン電極Ｄ間にゲ−ト電極５２を形成して構成される。従
って、半導体活性層２２ｂ（チャネル部）の上部にゲー
ト電極５２が位置するスタガ型となっている。また、配
線５２´はゲート電極５２にゲートパルスを供給するた
めの引き出し線である。前記光電変換素子Ｐと薄膜トラ
ンジスタＴの各光電変換層２２ａ，半導体活性層２２ｂ
は互に分離するように島状に形成されることにより、各
半導体層はシリコン酸化膜（ＳｉＯｘ）から成る絶縁膜
４０により絶縁される。また、光電変換素子Ｐの上部電
極３１´は、絶縁膜４０に穿孔されたコンタクト孔４
２，４３を介して絶縁膜４０上に形成されたアルミニウ
ム（Ａｌ）から成る引き出し配線５３により薄膜トラン
ジスタＴのドレイン電極Ｄに接続されている。また、薄
膜トランジスタＴのソ−ス電極Ｓは、絶縁膜４０に穿孔
されたコンタクト孔４４を介して多層配線の上部配線５
４に接続され、上部配線５４は絶縁膜４０に穿孔された
コンタクト孔４５を介して多層配線の下部配線１２に接
続されている。また、光電変換素子Ｐ、薄膜トランジス
タＴ及び多層配線部１０３はポリイミド膜から成る保護
層６０で被覆されている。

【００１７】次に上記半導体装置の製造方法について図
７（ａ）ないし（ｄ）及び図８（ａ）ないし（ｈ）を参
照して説明する。まず、検査、洗浄された絶縁基板１０
０上に、タンタル（Ｔａ）をスパッタ法により１０００
オングストロームの膜厚に着膜した後にレジストを塗布
し、露光及び現像によるフォトリソ工程でレジストパタ
ーンを形成し、エッチング工程でビット毎に分離した光
電変換素子Ｐの下部電極１１´及び多層配線部１０３の
下層配線１２を形成し、その後レジストを剥離する（図
７（ａ））。次にアルカリ洗浄を行い、イントリンジッ
ク水素化アモルファスシリコン２２，ｎ⁺ 型水素化アモ
ルファスシリコン２３をそれぞれ１．２μｍ，１０００
オングストロームの膜厚にプラズマＣＶＤ法により着膜
し、更にクロム（Ｃｒ）等の金属膜３０を１０００オン
グストロームの膜厚となるようにスパッタ法により連続
着膜する（図７（ｂ））。金属膜３０上にレジストを塗
布し、露光及び現像によるフォトリソ工程でレジストパ
ターンを形成し、金属膜３０及びｎ⁺ 型水素化アモルフ
ァスシリコン膜２３をこのレジストパターンを用いてエ
ッチングして、オーミックコンタクト層２３ｂ上に薄膜
トランジスタＴのソース電極Ｓ及びドレイン電極Ｄを形
成する（図７（ｃ））。金属膜（Ｃｒ）３０は硝酸セリ
ウムアンモニウム＋過塩素酸＋Ｈ₂Ｏの混合液によりウ
エットエッチングし、ｎ⁺ 型水素化アモルファスシリコ
ン２３はＳＦ₆／Ｃ₂ＣｌＦ₅を用いてドライエッチング
することにより、イントリンジック型水素化アモルファ
スシリコン２２をエッチングすることなくパターニング
できる。次に、酸化インジウム・スズ（ＩＴＯ）を全面
にスパッタ法により着膜し、７００オングストロームの
膜厚の透明導電膜３０´を形成する（図７（ｄ））。透
明導電膜３０´上にレジストを形成し、フォトリソ法に
よりレジストパターンを形成後、ＨＣｌでエッチングし
て光電変換素子Ｐの上部電極３１´を形成する（図８
（ａ））。次に、イントリンジック型水素化アモルファ
スシリコン２２をドライエッチングし、光電変換素子及
び薄膜トランジスタ部分のみ残すとともに光電変換素子
及び薄膜トランジスタの各光電変換層２２ａ，半導体活
性層２２ｂが分離し、更にビット毎に分離するように島
状にパターニングし、ウエットエッチング又はドライエ
ッチングによりイントリンジック型水素化アモルファス
シリコン２２の表面部分を洗浄する（図８（ｂ））。薄
膜トランジスタＴのゲ−ト絶縁層及び多層配線の層間絶
縁膜となるシリコン酸化膜（ＳｉＯｘ）をプラズマＣＶ
Ｄ法により３０００オングストロームの膜厚に着膜して
絶縁膜４０とし、光電変換素子Ｐの上部電極３１´と薄
膜トランジスタＴのドレイン電極Ｄとを接続するための
コンタクト孔４２及びコンタクト孔４３、ソ−ス電極Ｓ
と上部配線５３とを接続するためのコンタクト孔４４を
それぞれ穿孔する（図８（ｃ））。次に、アルミニウム
（Ａｌ）をＤＣマグネトロンスパッタにより全体を覆う
ように１００００オングストローム程度の厚さで約１５
０℃程度の温度で着膜し、所望のパタ−ンを得るために
フッ酸、硝酸、リン酸、水の混合液を用いたフォトリソ
エッチング工程でパタ−ニングしてレジストを除去す
る。これにより、共通電極５１、ゲート電極５２、配線
５２´、上部電極３１´と薄膜トランジスタＴとを接続
する引き出し配線５３、上部配線５４がそれぞれ形成さ
れる（図８（ｈ))。最後に全体にわたって保護膜として
ポリイミド膜（図示せず）を被覆する。

【００１８】上記実施例においては、金属膜３０にＣｒ
を用いたが、ｎ⁺型水素化アモルファスシリコンをエッ
チングすることなくエッチングでき、且つ抵抗値が低い
材料、例えばモリブデン（Ｍｏ），チタン（Ｔｉ）を用
いることができる。Ｍｏの場合、ＩＴＯのエッチングの
際に塩酸によりエッチングされるが、ｎ⁺ 型水素化アモ
ルファスシリコンと反応したシリサイド層は残り、十分
低抵抗でありソース，ドレイン電極として機能する。ま
た、ゲート絶縁膜となる絶縁膜４０は窒化シリコン（Ｓ
ｉＮｘ）でもよい。

【００１９】本実施例によれば、第１の実施例と同様
に、薄膜トランジスタＴをスタガ型とすることにより、
光電変換素子Ｐの光電変換層２２ａと、薄膜トランジス
タＴの半導体活性層２２ｂとを同一の半導体膜（イント
リンジック型水素化アモルファスシリコン２２）で兼ね
ているので、ＣＶＤの着膜工程が２回で済むために製造
工程の簡略化を図ることができ、また、光電変換素子Ｐ
と薄膜トランジスタＴの各半導体層が島状に分離されて
いるため、寄生トランジスタの発生を防ぎ、読取信号の
Ｓ／Ｎ比を向上させることができる。

【００２０】

【発明の効果】本発明によれば、光電変換素子Ｐと薄膜
トランジスタＴ、隣接する光電変換素子Ｐ及び薄膜トラ
ンジスタＴ同士の各半導体層が島状に分離されているた
め、寄生トランジスタの発生を防いでリーク電流の発生
を抑え、読取信号のＳ／Ｎ比を向上させることができ、
その結果、読み取り信号の階調性を向上させることがで
きる。

【図面の簡単な説明】

【図１】 本発明の一実施例を示す半導体装置の断面説
明図である。

【図２】 本発明の一実施例を示す半導体装置の平面説
明図である。

【図３】 （ａ）乃至（ｄ）は本発明の一実施例に係る
半導体装置の一部製造プロセスを示す断面説明図であ
る。

【図４】 （ａ）乃至（ｂ）は本発明の一実施例に係る
半導体装置の一部製造プロセスを示す断面説明図であ
る。

【図５】 本発明の他の実施例を示す半導体装置の断面
説明図である。

【図６】 本発明の他の実施例を示す半導体装置の平面
説明図である。

【図７】 （ａ）乃至（ｄ）は本発明の他の実施例に係
る半導体装置の一部製造プロセスを示す断面説明図であ
る。

【図８】 （ａ）乃至（ｄ）は本発明の一実施例に係る
半導体装置の一部製造プロセスを示す断面説明図であ
る。

【図９】 従来のイメージセンサの断面説明図である。

【図１０】 マトリックス駆動型のイメージセンサの等
価回路図である。

【符号の説明】

１１…下部電極、 ２０ａ…光電変換層、 ２２ｂ…半
導体活性層、３１…上部電極、 ５２…ゲート電極、
Ｄ…ドレイン電極、 Ｓ…ソース電極、 Ｐ…光電変換
素子、 Ｔ…薄膜トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 光電変換層を下部電極と上部電極とで挟
   んで形成された複数の光電変換素子と、半導体活性層を
   有する複数の薄膜トランジスタとを同一基板上に形成し
   て成る半導体装置において、前記薄膜トランジスタをス
   タガ型とすることにより前記光電変換層及び半導体活性
   層を同一材料から成り且つ同時に着膜された半導体膜で
   形成するとともに、各ビットに対応する光電変換層と半
   導体活性層とは互に分離される島状としたことを特徴と
   する半導体装置。