JPH0595100A - イメージセンサ - Google Patents
イメージセンサInfo
- Publication number
- JPH0595100A JPH0595100A JP3226350A JP22635091A JPH0595100A JP H0595100 A JPH0595100 A JP H0595100A JP 3226350 A JP3226350 A JP 3226350A JP 22635091 A JP22635091 A JP 22635091A JP H0595100 A JPH0595100 A JP H0595100A
- Authority
- JP
- Japan
- Prior art keywords
- gate line
- tft
- film
- image sensor
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 静電遮蔽膜を基板の全面に設けたイメージセ
ンサにおいてゲート線との間に寄生容量が発生しないよ
うにし高速動作を可能にする。 【構成】 絶縁基板上に静電遮蔽用の導電膜７と絶縁膜
とを積層し、その上に形成された光電変換素子２からな
る受光部と前記各素子からの光情報に応じた信号を順次
読み出すためのスイッチング素子である薄膜トランジス
タ（ＴＦＴ）１よりなるイメージセンサにおいて、少な
くともＴＦＴ１のゲート線３直下の導電膜７を除去し、
遮蔽膜７とゲート線３間に寄生容量が生じないようにし
た。
ンサにおいてゲート線との間に寄生容量が発生しないよ
うにし高速動作を可能にする。 【構成】 絶縁基板上に静電遮蔽用の導電膜７と絶縁膜
とを積層し、その上に形成された光電変換素子２からな
る受光部と前記各素子からの光情報に応じた信号を順次
読み出すためのスイッチング素子である薄膜トランジス
タ（ＴＦＴ）１よりなるイメージセンサにおいて、少な
くともＴＦＴ１のゲート線３直下の導電膜７を除去し、
遮蔽膜７とゲート線３間に寄生容量が生じないようにし
た。
Description
【０００１】
【産業上の利用分野】本発明はファクシミリなどに使用
するイメージセンサに関するものである。
するイメージセンサに関するものである。
【０００２】
【従来の技術】ノイズに強い電子デバイスを作るため
に、絶縁基板上に導電膜と絶縁膜とを積層し導電膜をあ
る特定の電位にした静電遮蔽膜として作用させ電気雑音
をシールドし、この静電遮蔽膜上にイメージセンサ等の
電子デバイスを作製することが、特開平１−１４３２５
７に開示されている。
に、絶縁基板上に導電膜と絶縁膜とを積層し導電膜をあ
る特定の電位にした静電遮蔽膜として作用させ電気雑音
をシールドし、この静電遮蔽膜上にイメージセンサ等の
電子デバイスを作製することが、特開平１−１４３２５
７に開示されている。
【０００３】図３にこの静電遮蔽膜を用いたイメージセ
ンサの例を示す。光電変換素子としてa-Ｓiを用いたフ
ォトダイオード２からなる受光部と各素子からの光情報
に応じた信号を順次読み出すための薄膜トランジスタ
（ＴＦＴ）１よりなり、静電遮蔽膜として基板上にＩＴ
Ｏを着膜してあるイメージセンサは、透明絶縁性基板８
の上にＩＴＯからなる静電遮蔽膜７、ＳiＮからなる絶
縁層９、ゲート１０およびゲート線３を構成するＣrを
順次着膜しＣrを通常の手法でパターニングしてＴＦＴ
のゲート電極１０およびゲート線３を形成し、次いでこ
の上にＳiＮからなるゲート絶縁層１１を形成する。さ
らにこの上にa-Ｓi：Ｈ層１２およびＳiＮ層１３を着膜
し、ＳiＮ層１３をパターニングした後、この上に高不
純物濃度ｎ型アモルファスシリコン層１４およびＣr層
１５を順次着膜し、さらにこの上にa-Ｓi層１６および
フォトダイオード２の電極１７となるＩＴＯ層を着膜
し、エッチングによってＴＦＴ１およびフォトダイオー
ド２を成形し、さらにこの上にポリイミドの絶縁層１８
を形成した後データ線４およびバイアス線５ならびに配
線１９を形成して作成されていた。
ンサの例を示す。光電変換素子としてa-Ｓiを用いたフ
ォトダイオード２からなる受光部と各素子からの光情報
に応じた信号を順次読み出すための薄膜トランジスタ
（ＴＦＴ）１よりなり、静電遮蔽膜として基板上にＩＴ
Ｏを着膜してあるイメージセンサは、透明絶縁性基板８
の上にＩＴＯからなる静電遮蔽膜７、ＳiＮからなる絶
縁層９、ゲート１０およびゲート線３を構成するＣrを
順次着膜しＣrを通常の手法でパターニングしてＴＦＴ
のゲート電極１０およびゲート線３を形成し、次いでこ
の上にＳiＮからなるゲート絶縁層１１を形成する。さ
らにこの上にa-Ｓi：Ｈ層１２およびＳiＮ層１３を着膜
し、ＳiＮ層１３をパターニングした後、この上に高不
純物濃度ｎ型アモルファスシリコン層１４およびＣr層
１５を順次着膜し、さらにこの上にa-Ｓi層１６および
フォトダイオード２の電極１７となるＩＴＯ層を着膜
し、エッチングによってＴＦＴ１およびフォトダイオー
ド２を成形し、さらにこの上にポリイミドの絶縁層１８
を形成した後データ線４およびバイアス線５ならびに配
線１９を形成して作成されていた。
【０００４】図３に示した画素をゲート線３の方向に複
数個並べると同時にデータ線４の方向にも複数個並べる
ことにより二次元のイメージセンサを作製することがで
きる。この実施例は密着型イメージセンサの例であり原
稿照明用窓６を通してイメージセンサの裏側から光を取
り入れる必要があるため、静電遮蔽膜７として透明導電
膜であるＩＴＯを用いてある。
数個並べると同時にデータ線４の方向にも複数個並べる
ことにより二次元のイメージセンサを作製することがで
きる。この実施例は密着型イメージセンサの例であり原
稿照明用窓６を通してイメージセンサの裏側から光を取
り入れる必要があるため、静電遮蔽膜７として透明導電
膜であるＩＴＯを用いてある。
【０００５】
【発明が解決しようとする課題】このような、静電遮蔽
膜７を着膜した基板１上にＴＦＴを用いたデバイスを形
成する場合、ゲート線３と静電遮蔽膜７との間に寄生容
量Ｃが形成されるため、ゲート線の抵抗をＲとするとＣ
Ｒ時定数分だけゲートパルスが遅延し、デバイスが高速
で駆動できないという問題があった。このＣＲ時定数
は、例えばゲート線の方向に１０画素／ｍｍのピッチで
１０００個の画素を並べ、ゲート線の比抵抗を５（Ω・
ｃｍ）、幅を１０μｍ、長さを１００ｍｍ、ＴＦＴのゲ
ート部の面積を１５×６０μｍ2、静電遮蔽膜上の絶縁
膜を比誘伝率が６．５のＳiＮで５００ｎｍ着膜した場
合、１．１×１／１０5（S）となる。この時定数によ
り、最大駆動周波数は９０ｋＨｚとなってしまう。
膜７を着膜した基板１上にＴＦＴを用いたデバイスを形
成する場合、ゲート線３と静電遮蔽膜７との間に寄生容
量Ｃが形成されるため、ゲート線の抵抗をＲとするとＣ
Ｒ時定数分だけゲートパルスが遅延し、デバイスが高速
で駆動できないという問題があった。このＣＲ時定数
は、例えばゲート線の方向に１０画素／ｍｍのピッチで
１０００個の画素を並べ、ゲート線の比抵抗を５（Ω・
ｃｍ）、幅を１０μｍ、長さを１００ｍｍ、ＴＦＴのゲ
ート部の面積を１５×６０μｍ2、静電遮蔽膜上の絶縁
膜を比誘伝率が６．５のＳiＮで５００ｎｍ着膜した場
合、１．１×１／１０5（S）となる。この時定数によ
り、最大駆動周波数は９０ｋＨｚとなってしまう。
【０００６】本発明は、静電遮蔽膜を設けたイメージセ
ンサにおいて、ゲート線との間に寄生容量が発生しない
ようにし、高速動作を可能とするものである。
ンサにおいて、ゲート線との間に寄生容量が発生しない
ようにし、高速動作を可能とするものである。
【０００７】
【課題を解決するための手段】絶縁基板上に導電膜と絶
縁膜とを積層し、その上に形成された光電変換素子から
なる受光部と前記各素子からの光情報に応じた信号を順
次読み出すためのＴＦＴよりなるイメージセンサにおい
て、ＴＦＴのゲート線直下の導電膜を除去し、ゲート線
と導電膜とで形成される寄生容量をなくす。
縁膜とを積層し、その上に形成された光電変換素子から
なる受光部と前記各素子からの光情報に応じた信号を順
次読み出すためのＴＦＴよりなるイメージセンサにおい
て、ＴＦＴのゲート線直下の導電膜を除去し、ゲート線
と導電膜とで形成される寄生容量をなくす。
【０００８】
【作用】ＴＦＴのゲート線直下の導電膜が除去されてい
るので、ゲート線と導電膜との間に寄生容量が生じず、
ＣＲ時定数によるゲートパルスの遅延が発生しないため
高速の駆動が可能となる。ＴＦＴのゲート線直下の導電
膜が除去されても、ＴＦＴのゲート線部以外の電気雑音
を防止したい部分の下には導電膜が存在するため、シー
ルド効果には全く影響がない。
るので、ゲート線と導電膜との間に寄生容量が生じず、
ＣＲ時定数によるゲートパルスの遅延が発生しないため
高速の駆動が可能となる。ＴＦＴのゲート線直下の導電
膜が除去されても、ＴＦＴのゲート線部以外の電気雑音
を防止したい部分の下には導電膜が存在するため、シー
ルド効果には全く影響がない。
【０００９】
【実施例】本発明の実施例の平面図である図１およびゲ
ート線近傍の断面を示す図２に従って説明する。イメー
ジセンサ全体の断面は図２の部分を除き図３と同様の構
成である。
ート線近傍の断面を示す図２に従って説明する。イメー
ジセンサ全体の断面は図２の部分を除き図３と同様の構
成である。
【００１０】本実施例は光電変換素子としてアモルファ
スシリコン（ａ−Ｓｉ）フォトダイオード２を用い、光
電変換素子選択用のスイッチング素子としてＴＦＴ１を
用いた例である。受光素子であるフォトダイオードにバ
イアスを印加し、光が受光素子に照射されることによ
り、光電荷が発生して受光素子側の容量に蓄積される。
その蓄積された電荷は画素選択スイッチであるＴＦＴを
オンすることにより信号線側に転送される。従って、Ｔ
ＦＴがオフ状態でかつ受光素子にバイアスが印加されて
いる状態で受光素子側の容量に電荷が蓄積される。
スシリコン（ａ−Ｓｉ）フォトダイオード２を用い、光
電変換素子選択用のスイッチング素子としてＴＦＴ１を
用いた例である。受光素子であるフォトダイオードにバ
イアスを印加し、光が受光素子に照射されることによ
り、光電荷が発生して受光素子側の容量に蓄積される。
その蓄積された電荷は画素選択スイッチであるＴＦＴを
オンすることにより信号線側に転送される。従って、Ｔ
ＦＴがオフ状態でかつ受光素子にバイアスが印加されて
いる状態で受光素子側の容量に電荷が蓄積される。
【００１１】基板１上に静電遮蔽膜７としてＩＴＯ、絶
縁膜９としてＳiＮxを着膜するのは従来例と同様である
が、ゲート線３およびＴＦＴ１のゲート１０の下部にあ
る点線で囲んだ部分２０のＩＴＯ膜が除去され、ＴＦＴ
１のゲート線３と静電遮蔽膜７との間に寄生容量が生じ
ないように構成される。ゲート線下のＩＴＯ膜はゲート
線幅よりも両端が５μｍずつ余分に除去されており、ゲ
ート線をパターニングする際のパターニングずれ及び電
界の広がりによる寄生容量の発生を防いでいる。 この
ように、本発明によれば、ゲート線と導電膜との間に寄
生容量が生じないため、ＣＲ時定数によるゲートパルス
の遅延が発生せずデバイスの高速の駆動が可能となる。
縁膜９としてＳiＮxを着膜するのは従来例と同様である
が、ゲート線３およびＴＦＴ１のゲート１０の下部にあ
る点線で囲んだ部分２０のＩＴＯ膜が除去され、ＴＦＴ
１のゲート線３と静電遮蔽膜７との間に寄生容量が生じ
ないように構成される。ゲート線下のＩＴＯ膜はゲート
線幅よりも両端が５μｍずつ余分に除去されており、ゲ
ート線をパターニングする際のパターニングずれ及び電
界の広がりによる寄生容量の発生を防いでいる。 この
ように、本発明によれば、ゲート線と導電膜との間に寄
生容量が生じないため、ＣＲ時定数によるゲートパルス
の遅延が発生せずデバイスの高速の駆動が可能となる。
【００１２】上記の実施例の作製手順を説明する。絶縁
性基板にガラス（例えばコーニング＃７０５９）、透明
導電膜としてＩＴＯ、第１絶縁層にＳiＮx、第１、２電
極にＣr、ＴＦＴのゲート絶縁層にＳｉＮｘ、ＴＦＴの
チャネル層にa-Ｓi：Ｈ、第２、３絶縁層にポリイミ
ド、第３電極にＡl、光導電層にa-Ｓi：Ｈを用いた例に
ついて具体的に説明する。
性基板にガラス（例えばコーニング＃７０５９）、透明
導電膜としてＩＴＯ、第１絶縁層にＳiＮx、第１、２電
極にＣr、ＴＦＴのゲート絶縁層にＳｉＮｘ、ＴＦＴの
チャネル層にa-Ｓi：Ｈ、第２、３絶縁層にポリイミ
ド、第３電極にＡl、光導電層にa-Ｓi：Ｈを用いた例に
ついて具体的に説明する。
【００１３】ガラス基板８上にスパッタ法により透明電
極７としてＩＴＯを数百Å形成しゲート線３ＴＦＴ１の
ゲート１０直下のＩＴＯ膜を除去する。続いてプラズマ
ＣＶＤ法によりＳiＮxを５０００Å、スパッタ法により
Ｃrを５００〜１０００Å着膜し、Ｃrを所定の形状にパ
ターニングして絶縁層９およびゲート線３およびゲート
電極１０を形成する。続いて、プラズマＣＶＤ法により
ＳiＮx１１を数千Å、a-Ｓi：Ｈ１２を５００〜１００
０Å、ＳiＮx１３を数千Å順次積層し、上部ＳiＮx１３
をフォトリソエッチングにより所望のパターンに形成し
た後、上記a-Ｓi：Ｈとオーミックコンタクトをとるた
めプラズマＣＶＤ法により高不純物濃度ｎ型アモルファ
スシリコン１４を数百Å着膜し、さらにＴＦＴ１のソー
ス、ドレイン電極、及び光電変換素子であるフォトダイ
オードの下部電極となるＣr１５をスパッタ法により１
０００〜２０００Å着膜し、フォトリソエッチングによ
りＣr１５、高不純物濃度ｎ型アモルファスシリコン１
４を連続でエッチングし所望のパターンを形成する。次
に、光電変換部２を形成する為にプラズマＣＶＤ法によ
り、ＳiＨ4ガスを用いてi-a-Ｓi：Ｈ層１６を数百〜数
千Å形成する。次にスパッタ法により透明電極としてＩ
ＴＯ１７を数百Å形成した後、フォトリソエッチングに
より、ＩＴＯ１７、a-Ｓi：Ｈ１６を所望のパターンに
形成する。これにより、光電変換素子２であるショット
キーフォトダイオードが形成される。光電変換素子はＰ
ＩＮフォトダイオードであっても本実施例には何ら影響
はない。
極７としてＩＴＯを数百Å形成しゲート線３ＴＦＴ１の
ゲート１０直下のＩＴＯ膜を除去する。続いてプラズマ
ＣＶＤ法によりＳiＮxを５０００Å、スパッタ法により
Ｃrを５００〜１０００Å着膜し、Ｃrを所定の形状にパ
ターニングして絶縁層９およびゲート線３およびゲート
電極１０を形成する。続いて、プラズマＣＶＤ法により
ＳiＮx１１を数千Å、a-Ｓi：Ｈ１２を５００〜１００
０Å、ＳiＮx１３を数千Å順次積層し、上部ＳiＮx１３
をフォトリソエッチングにより所望のパターンに形成し
た後、上記a-Ｓi：Ｈとオーミックコンタクトをとるた
めプラズマＣＶＤ法により高不純物濃度ｎ型アモルファ
スシリコン１４を数百Å着膜し、さらにＴＦＴ１のソー
ス、ドレイン電極、及び光電変換素子であるフォトダイ
オードの下部電極となるＣr１５をスパッタ法により１
０００〜２０００Å着膜し、フォトリソエッチングによ
りＣr１５、高不純物濃度ｎ型アモルファスシリコン１
４を連続でエッチングし所望のパターンを形成する。次
に、光電変換部２を形成する為にプラズマＣＶＤ法によ
り、ＳiＨ4ガスを用いてi-a-Ｓi：Ｈ層１６を数百〜数
千Å形成する。次にスパッタ法により透明電極としてＩ
ＴＯ１７を数百Å形成した後、フォトリソエッチングに
より、ＩＴＯ１７、a-Ｓi：Ｈ１６を所望のパターンに
形成する。これにより、光電変換素子２であるショット
キーフォトダイオードが形成される。光電変換素子はＰ
ＩＮフォトダイオードであっても本実施例には何ら影響
はない。
【００１４】次に絶縁層１８となるポリイミドを所望の
パターンに形成した後、信号線４，５，１９となるＡl
をスパッタ法により数μｍ着膜し、フォトリソエッチン
グにより所望の上部配線のパターンに形成する。この上
に透明保護膜層としてポリイミドを着膜することによっ
て、本発明の実施例の本体が形成される。
パターンに形成した後、信号線４，５，１９となるＡl
をスパッタ法により数μｍ着膜し、フォトリソエッチン
グにより所望の上部配線のパターンに形成する。この上
に透明保護膜層としてポリイミドを着膜することによっ
て、本発明の実施例の本体が形成される。
【００１５】次に、同一基板上、或いは別基板上にアナ
ログマルチプレクサ及びシフトレジスタを実装して、駆
動回路を作製して、本発明の実施例である密着型イメー
ジセンサが完成する。
ログマルチプレクサ及びシフトレジスタを実装して、駆
動回路を作製して、本発明の実施例である密着型イメー
ジセンサが完成する。
【００１６】このイメージセンサを実際に駆動したとこ
ろ、ＣＲ時定数によるゲートパルスの遅延が発生せず、
アナログマルチプレクサの駆動可能最大周波数である４
ＭＨｚまで駆動可能であり、本発明の効果が確認され
た。
ろ、ＣＲ時定数によるゲートパルスの遅延が発生せず、
アナログマルチプレクサの駆動可能最大周波数である４
ＭＨｚまで駆動可能であり、本発明の効果が確認され
た。
【００１７】本実施例では絶縁基板上の導電膜が静電遮
蔽膜である場合を示したが、絶縁基板上の導電膜が遮光
膜であるデバイスに本発明を適用しても効果があること
は言うまでもない。
蔽膜である場合を示したが、絶縁基板上の導電膜が遮光
膜であるデバイスに本発明を適用しても効果があること
は言うまでもない。
【００１８】
【発明の効果】本発明によれば、絶縁基板上に導電膜と
絶縁膜とを積層し、その上に形成され光電変換素子から
なる受光部と前記各素子からの光情報に応じた信号を順
次読み出すためのスイッチング素子であるＴＦＴよりな
るイメージセンサにおいて、ＴＦＴのゲートライン直下
の導電膜が除去されているので、寄生容量の発生が防
げ、ＣＲ時定数によるゲートパルスの遅延が生じず、高
速の駆動が可能となる。
絶縁膜とを積層し、その上に形成され光電変換素子から
なる受光部と前記各素子からの光情報に応じた信号を順
次読み出すためのスイッチング素子であるＴＦＴよりな
るイメージセンサにおいて、ＴＦＴのゲートライン直下
の導電膜が除去されているので、寄生容量の発生が防
げ、ＣＲ時定数によるゲートパルスの遅延が生じず、高
速の駆動が可能となる。
【図１】本発明の１実施例をしめす平面図。
【図２】本発明のゲートライン近傍の断面図。
【図３】従来のイメージセンサの構成をしめす平面図及
び断面図。
び断面図。
１ ＴＦＴ、２ フォトダイオード、３ ゲート線、４
データ線、５ バイアス線、６ 照明用窓、７ 静電
遮蔽膜、８ ガラス基板、９，１１ 絶縁層、１０，１
５ Ｃｒ
データ線、５ バイアス線、６ 照明用窓、７ 静電
遮蔽膜、８ ガラス基板、９，１１ 絶縁層、１０，１
５ Ｃｒ
Claims (1)
- 【請求項１】 絶縁基板上に導電膜と絶縁膜とを積層
し、その上に形成された光電変換素子からなる受光部と
前記各光電変換素子からの光情報に応じた信号をゲート
線への信号の入力により順次読み出すためのスイッチン
グ素子である薄膜トランジスタ（ＴＦＴ）よりなるイメ
ージセンサにおいて、 少なくとも前記ＴＦＴのゲート線直下に前記導電膜を設
けないようにしたことを特徴とするイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226350A JPH0595100A (ja) | 1991-08-13 | 1991-08-13 | イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226350A JPH0595100A (ja) | 1991-08-13 | 1991-08-13 | イメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595100A true JPH0595100A (ja) | 1993-04-16 |
Family
ID=16843787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226350A Pending JPH0595100A (ja) | 1991-08-13 | 1991-08-13 | イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7852440B2 (en) | 2006-07-12 | 2010-12-14 | Sony Corporation | Liquid crystal display device |
| US11222912B2 (en) | 2016-11-22 | 2022-01-11 | Sony Corporation | Imaging element, stacked type imaging element and solid-state imaging apparatus |
-
1991
- 1991-08-13 JP JP3226350A patent/JPH0595100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7852440B2 (en) | 2006-07-12 | 2010-12-14 | Sony Corporation | Liquid crystal display device |
| US11222912B2 (en) | 2016-11-22 | 2022-01-11 | Sony Corporation | Imaging element, stacked type imaging element and solid-state imaging apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5525813A (en) | Image sensor having TFT gate electrode surrounding the photoelectric conversion element | |
| US6855954B1 (en) | Thin film transistor, fabrication method thereof and liquid crystal display having the thin film transistor | |
| JPH0442934A (ja) | 多層配線構造 | |
| JPH05251705A (ja) | 薄膜トランジスタ | |
| JPH0734467B2 (ja) | イメージセンサ製造方法 | |
| JPH05183141A (ja) | カラーイメージセンサ | |
| US5202575A (en) | TFT-driven image sensor including a reduced-size capacitor structure | |
| US5216491A (en) | Semiconductor photoconductive device with laminated refractory metal electrode | |
| US6870187B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| US5360744A (en) | Method of manufacturing image sensor | |
| JPH0730084A (ja) | ２次元密着型イメージセンサ | |
| JPH0595100A (ja) | イメージセンサ | |
| JP2836246B2 (ja) | 薄膜トランジスタ及び多層配線の製造方法 | |
| JPH07112053B2 (ja) | 薄膜スイッチング素子アレイ | |
| JP3144091B2 (ja) | ２次元イメージセンサ | |
| JPS6132571A (ja) | 光電変換装置 | |
| US5198905A (en) | Image sensor having an electrical interference reducing wire structure | |
| JPH04373172A (ja) | イメージセンサ | |
| JP3146509B2 (ja) | ２次元密着型イメージセンサ | |
| JPH0775256B2 (ja) | イメージセンサの製造方法 | |
| JPH0563173A (ja) | 半導体装置 | |
| KR940005901B1 (ko) | 이미지 센서의 제조방법 | |
| KR910005603B1 (ko) | 광전 변환 장치 | |
| JP2939505B2 (ja) | 画像読取装置 | |
| JPH04257262A (ja) | イメージセンサ |