JPH07112053B2 - 薄膜スイッチング素子アレイ - Google Patents
薄膜スイッチング素子アレイInfo
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- JPH07112053B2 JPH07112053B2 JP2096542A JP9654290A JPH07112053B2 JP H07112053 B2 JPH07112053 B2 JP H07112053B2 JP 2096542 A JP2096542 A JP 2096542A JP 9654290 A JP9654290 A JP 9654290A JP H07112053 B2 JPH07112053 B2 JP H07112053B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/02162—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors
- H01L31/02164—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers, cold shields for infrared detectors
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は薄膜トランジスタに係り、特に高解像度のイメ
ージセンサ等の光電変換素子で発生した電荷を出力する
際の電荷転送部のスイッチング素子として利用される薄
膜トランジスタに関する。
ージセンサ等の光電変換素子で発生した電荷を出力する
際の電荷転送部のスイッチング素子として利用される薄
膜トランジスタに関する。
（従来の技術） 従来の薄膜トランジスタ（TFT）について、特にイメー
ジセンサの電荷転送部としての薄膜トランジスタが知ら
れている。従来のイメージセンサにおいて、特に密着型
イメージセンサは、原稿等の画像情報を１対１に投影
し、電気信号に変換するものである。この場合、投影し
た画像を多数の画素（光電変換素子）に分割し、各光電
変換素子で発生した電荷を薄膜トランジスタスイッチ素
子（TFT）を使って特定のブロック単位で配線群の線間
容量に一時蓄積して、電気信号として数百KHZから数MHZ
までの速度で時系列的に順次読み出すTFT駆動型イメー
ジセンサがある。このTFT駆動型イメージセンサは、TFT
の動作により単一の駆動用ICで読み取りが可能となるの
で、イメージセンサを駆動する駆動用ICの個数を少なく
するものである。
ジセンサの電荷転送部としての薄膜トランジスタが知ら
れている。従来のイメージセンサにおいて、特に密着型
イメージセンサは、原稿等の画像情報を１対１に投影
し、電気信号に変換するものである。この場合、投影し
た画像を多数の画素（光電変換素子）に分割し、各光電
変換素子で発生した電荷を薄膜トランジスタスイッチ素
子（TFT）を使って特定のブロック単位で配線群の線間
容量に一時蓄積して、電気信号として数百KHZから数MHZ
までの速度で時系列的に順次読み出すTFT駆動型イメー
ジセンサがある。このTFT駆動型イメージセンサは、TFT
の動作により単一の駆動用ICで読み取りが可能となるの
で、イメージセンサを駆動する駆動用ICの個数を少なく
するものである。
このTFT駆動型イメージセンサは、例えば、その等価回
路図を第７図に示すように、原稿幅と略同じ長さのライ
ン状の光電変換素子アレイ11と、各光電変換素子11′に
1:1に対応する封数個の薄膜トランジスタTi,j（ｉ＝１
〜N,j＝１〜ｎ）から成る電荷転送部12と、配線群13と
から構成されている。
路図を第７図に示すように、原稿幅と略同じ長さのライ
ン状の光電変換素子アレイ11と、各光電変換素子11′に
1:1に対応する封数個の薄膜トランジスタTi,j（ｉ＝１
〜N,j＝１〜ｎ）から成る電荷転送部12と、配線群13と
から構成されている。
前記光電変換素子アレイ11は、Ｎ個のブロックの受光素
子群に分割され、一つの光電変換素子群を形成するｎ個
の光電変換素子11′は、フォトダイオードPDi,j（ｉ＝
１〜N,j＝１〜ｎ）により等価的に表すことができる。
各光電変換素子11′は各薄膜トランジスタTi,jのドレイ
ン電極にそれぞれ接続されている。そして、薄膜トラン
ジスタTi,jのソース電極は、マトリックス状に形成され
た配線群13を介して光電変換素子群毎に共通信号線14
（ｎ本）にそれぞれ接続されている。各薄膜トランジス
タTi,jのゲート電極には、ブロック毎に導通するように
ゲートパルス発生回路（図示せず）が接続されている。
各光電変換素子11′で発生する光電荷は一定時間受光素
子の寄生容量と薄膜トランジスタのドレイン・ゲート間
のオーバーラップ容量に蓄積された後、薄膜トランジス
タTi,jを電荷転送用のスイッチとして用いてブロック毎
に順次配線群13の線間容量Ci（ｉ＝１〜ｎ）に転送蓄積
される。すなわち、ゲートパルス発生回路からのゲート
パルスφG1により、第１のブロックの薄膜トランジスタ
T1,1〜T1,nがオンとなり、第１のブロックの各光電変換
素子11′で発生して蓄積された電荷が各線間容量Ciに転
送蓄積される。そして、各線間容量Ciに蓄積された電荷
により各共通信号線14の電位が変化し、この電圧値を駆
動用IC15内のアナログスイッチSWi（ｉ＝１〜ｎ）順次
オンして次系列的に出力線16に抽出する。そして、ゲー
トパルスφG2〜φGNにより第２〜第Ｎのブロックの薄膜
トランジスタT2,1〜T2,nからTN,1〜TN,nまでがそれぞれ
オンすることによりブロック毎に光電変換素子側の電荷
が転送され、順次読み出すことにより原稿の主走査方向
の１ラインの画像信号を得、ローラ等の原稿送り手段
（図示せず）により原稿を移動させて前記動作を繰り返
し、原稿全体の画像信号を得るものである（特開昭63−
9358号、特開昭63−67772号公報を参照）。
子群に分割され、一つの光電変換素子群を形成するｎ個
の光電変換素子11′は、フォトダイオードPDi,j（ｉ＝
１〜N,j＝１〜ｎ）により等価的に表すことができる。
各光電変換素子11′は各薄膜トランジスタTi,jのドレイ
ン電極にそれぞれ接続されている。そして、薄膜トラン
ジスタTi,jのソース電極は、マトリックス状に形成され
た配線群13を介して光電変換素子群毎に共通信号線14
（ｎ本）にそれぞれ接続されている。各薄膜トランジス
タTi,jのゲート電極には、ブロック毎に導通するように
ゲートパルス発生回路（図示せず）が接続されている。
各光電変換素子11′で発生する光電荷は一定時間受光素
子の寄生容量と薄膜トランジスタのドレイン・ゲート間
のオーバーラップ容量に蓄積された後、薄膜トランジス
タTi,jを電荷転送用のスイッチとして用いてブロック毎
に順次配線群13の線間容量Ci（ｉ＝１〜ｎ）に転送蓄積
される。すなわち、ゲートパルス発生回路からのゲート
パルスφG1により、第１のブロックの薄膜トランジスタ
T1,1〜T1,nがオンとなり、第１のブロックの各光電変換
素子11′で発生して蓄積された電荷が各線間容量Ciに転
送蓄積される。そして、各線間容量Ciに蓄積された電荷
により各共通信号線14の電位が変化し、この電圧値を駆
動用IC15内のアナログスイッチSWi（ｉ＝１〜ｎ）順次
オンして次系列的に出力線16に抽出する。そして、ゲー
トパルスφG2〜φGNにより第２〜第Ｎのブロックの薄膜
トランジスタT2,1〜T2,nからTN,1〜TN,nまでがそれぞれ
オンすることによりブロック毎に光電変換素子側の電荷
が転送され、順次読み出すことにより原稿の主走査方向
の１ラインの画像信号を得、ローラ等の原稿送り手段
（図示せず）により原稿を移動させて前記動作を繰り返
し、原稿全体の画像信号を得るものである（特開昭63−
9358号、特開昭63−67772号公報を参照）。
次に、上記従来のイメージセンサにおける薄膜トランジ
スタの具体的構成とその製造方法について説明する。
スタの具体的構成とその製造方法について説明する。
従来のイメージセンサの薄膜トランジスタの構成は、第
５図の平面説明図と第５図のＢ−Ｂ′部分の断面説明図
である第６図に示すように、ガラスまたはセラミックの
絶縁性基板１上にゲート電極２としてのクロム（Cr）
層、ゲート絶縁層３としてのシリコン窒化膜（SiNX）、
半導体活性層４としての水素化アモルファスシリコン
（ａ−Si:H）層、ゲート電極３に対向するよう設けられ
たチャネル保護絶縁膜５としてのシリコン窒化膜（Si
NX）、オーミックコンタクト層６としてのn+水素化アモ
ルファスシリコン（n+a−Si:H）層、ドレイン電極７部
分とソース電極８部分としてのクロム（Cr）層、その上
に絶縁層としてポリイミド層、更にその上に配線層9aま
たはチャネル保護絶縁膜５の上部においてはａ−Si:H層
の遮光用としてのアルミニウム層９とを順次積層した逆
スタガ構造のトランジスタである。
５図の平面説明図と第５図のＢ−Ｂ′部分の断面説明図
である第６図に示すように、ガラスまたはセラミックの
絶縁性基板１上にゲート電極２としてのクロム（Cr）
層、ゲート絶縁層３としてのシリコン窒化膜（SiNX）、
半導体活性層４としての水素化アモルファスシリコン
（ａ−Si:H）層、ゲート電極３に対向するよう設けられ
たチャネル保護絶縁膜５としてのシリコン窒化膜（Si
NX）、オーミックコンタクト層６としてのn+水素化アモ
ルファスシリコン（n+a−Si:H）層、ドレイン電極７部
分とソース電極８部分としてのクロム（Cr）層、その上
に絶縁層としてポリイミド層、更にその上に配線層9aま
たはチャネル保護絶縁膜５の上部においてはａ−Si:H層
の遮光用としてのアルミニウム層９とを順次積層した逆
スタガ構造のトランジスタである。
遮光用のアルミニウム層９は、チャネル保護絶縁膜５を
透過してａ−Si:H層に光が入り込んで光電変換作用を引
き起こすのを防ぐために設けられている。そして、ドレ
イン電極７には光電変換素子11′の透明電極10からの配
線9aが接続されている。ここでオーミックコンタクト層
６はドレイン電極７に接触する部分の層6aとソース電極
８に接触する部分の層6bとに分割して形成されている。
また、ドレイン電極７部分とソース電極８部分としての
クロム（Cr）層はそのオーミックコンタクト層６の6aと
6bをそれぞれ覆うように形成されている。上記クロム
（Cr）層は、配線層のアルミニウムの蒸着またはスパッ
タ法による着膜時のダメージを防ぎ、オーミックコンタ
クト層６のn+a−Si:Hの特性を保持する役割を果たして
いる。
透過してａ−Si:H層に光が入り込んで光電変換作用を引
き起こすのを防ぐために設けられている。そして、ドレ
イン電極７には光電変換素子11′の透明電極10からの配
線9aが接続されている。ここでオーミックコンタクト層
６はドレイン電極７に接触する部分の層6aとソース電極
８に接触する部分の層6bとに分割して形成されている。
また、ドレイン電極７部分とソース電極８部分としての
クロム（Cr）層はそのオーミックコンタクト層６の6aと
6bをそれぞれ覆うように形成されている。上記クロム
（Cr）層は、配線層のアルミニウムの蒸着またはスパッ
タ法による着膜時のダメージを防ぎ、オーミックコンタ
クト層６のn+a−Si:Hの特性を保持する役割を果たして
いる。
また、従来の薄膜トランジスタの製造方法は、絶縁性基
板１上にゲート電極２としてのクロム（Cr）を蒸着し、
フォトリソ法により所定の形状にパターニングしてゲー
ト電極２を形成する。次にゲート電極２の絶縁層（ゲー
ト絶縁層３）としてシリコン窒化膜（SiNX）を着膜し、
このゲート絶縁層３上に半導体活性層４としての水素化
アモルファスシリコン（ａ−Si:H）をプラズマCVD法に
より着膜し、更にシリコン窒化膜（SiNX）の絶縁膜（チ
ャネル保護絶縁膜５）を着膜する。そして、シリコン窒
化膜（SiNX）の絶縁膜をフォトリソ法によりパターニン
グしてチャネル保護絶縁膜５の形状を形成する。この上
にオーミックコンタクト層６としてのn+水素化アモルフ
ァスシリコン（n+a−Si:H）をプラズマCVD法により着膜
し、次にTFTのドレイン電極７とソース電極８となるク
ロム（Cr）層をDCマグネトロンスパッタにより着膜し、
その上にフォトレジストを塗布する。チャネル保護絶縁
膜５の上部中央部分を開けるように、上記クロム（Cr）
層をフォトリソ工程とエッチング工程でパターニング
し、エッチングして、ドレイン電極７とソース電極８を
形成する。次にHF4とO2の混合ガスを用いてエッチング
を行うと、CrとSiNXのない部分がエッチングされ、オー
ミックコンタクト層６のn+a−Si:H層と半導体活性層４
のａ−Si:H層のパターンが形成される。この上に絶縁層
としてポリイミドを塗布し、コンタクトホールをフォト
リソエッチングにて形成し、アルミニウムをDCマグネト
ロンスパッタで着膜し、配線層または遮光用としてのア
ルミニウム層９を形成する。
板１上にゲート電極２としてのクロム（Cr）を蒸着し、
フォトリソ法により所定の形状にパターニングしてゲー
ト電極２を形成する。次にゲート電極２の絶縁層（ゲー
ト絶縁層３）としてシリコン窒化膜（SiNX）を着膜し、
このゲート絶縁層３上に半導体活性層４としての水素化
アモルファスシリコン（ａ−Si:H）をプラズマCVD法に
より着膜し、更にシリコン窒化膜（SiNX）の絶縁膜（チ
ャネル保護絶縁膜５）を着膜する。そして、シリコン窒
化膜（SiNX）の絶縁膜をフォトリソ法によりパターニン
グしてチャネル保護絶縁膜５の形状を形成する。この上
にオーミックコンタクト層６としてのn+水素化アモルフ
ァスシリコン（n+a−Si:H）をプラズマCVD法により着膜
し、次にTFTのドレイン電極７とソース電極８となるク
ロム（Cr）層をDCマグネトロンスパッタにより着膜し、
その上にフォトレジストを塗布する。チャネル保護絶縁
膜５の上部中央部分を開けるように、上記クロム（Cr）
層をフォトリソ工程とエッチング工程でパターニング
し、エッチングして、ドレイン電極７とソース電極８を
形成する。次にHF4とO2の混合ガスを用いてエッチング
を行うと、CrとSiNXのない部分がエッチングされ、オー
ミックコンタクト層６のn+a−Si:H層と半導体活性層４
のａ−Si:H層のパターンが形成される。この上に絶縁層
としてポリイミドを塗布し、コンタクトホールをフォト
リソエッチングにて形成し、アルミニウムをDCマグネト
ロンスパッタで着膜し、配線層または遮光用としてのア
ルミニウム層９を形成する。
（発明が解決しようとする課題） しかしながら、上記のような従来の薄膜トランジスタの
構成であって、隣接する薄膜トランジスタの距離が近い
場合には、電圧変化の大きいドレイン電極と隣接する薄
膜トランジスタのソース電極との間に結合容量が発生
し、隣接する薄膜トランジスタのソース電極に電圧変化
の影響を与えてしまうとの問題点があった。
構成であって、隣接する薄膜トランジスタの距離が近い
場合には、電圧変化の大きいドレイン電極と隣接する薄
膜トランジスタのソース電極との間に結合容量が発生
し、隣接する薄膜トランジスタのソース電極に電圧変化
の影響を与えてしまうとの問題点があった。
そのため、従来は、隣接する薄膜トランジスタの間にシ
ールドするためのグランド線を設けて、隣接する薄膜ト
ランジスタのソース電極への影響を防ぐことも行われて
いたが、イメージセンサの解像度を高くするために、光
電変換素子の密度を高くする必要があって、第５図の平
面説明図に示すような場合には、隣接する薄膜トランジ
スタの間にグランド線を設けることが不可能となり、高
解像度のイメージセンサにおける隣接する薄膜トランジ
スタへの影響を防ぐことが困難になるとの問題点があっ
た。
ールドするためのグランド線を設けて、隣接する薄膜ト
ランジスタのソース電極への影響を防ぐことも行われて
いたが、イメージセンサの解像度を高くするために、光
電変換素子の密度を高くする必要があって、第５図の平
面説明図に示すような場合には、隣接する薄膜トランジ
スタの間にグランド線を設けることが不可能となり、高
解像度のイメージセンサにおける隣接する薄膜トランジ
スタへの影響を防ぐことが困難になるとの問題点があっ
た。
本発明は上記実情に鑑みてなされたもので、高解像度の
イメージセンサにおいて、隣接する薄膜トランジスタの
間にグランド線を設けることなく、隣接する薄膜トラン
ジスタへの影響を少なくすることのできる構造の薄膜ト
ランジスタを提供することを目的とする。
イメージセンサにおいて、隣接する薄膜トランジスタの
間にグランド線を設けることなく、隣接する薄膜トラン
ジスタへの影響を少なくすることのできる構造の薄膜ト
ランジスタを提供することを目的とする。
（課題を解決するための手段） 上記従来例の問題点を解消するため請求項１の発明は、
ゲート電極上にゲート絶縁層を介して形成された半導体
層と、前記半導体層上に間隔をおいて配置されたドレイ
ン電極及びソース電極と、前記半導体層のチャネル領域
を覆うように上部絶縁層を介して形成された遮光層と、
を有する薄膜トランジスタを複数個配列して電荷転送を
行なう薄膜スイッチング素子アレイにおいて、次の構成
を含むことを特徴としている。
ゲート電極上にゲート絶縁層を介して形成された半導体
層と、前記半導体層上に間隔をおいて配置されたドレイ
ン電極及びソース電極と、前記半導体層のチャネル領域
を覆うように上部絶縁層を介して形成された遮光層と、
を有する薄膜トランジスタを複数個配列して電荷転送を
行なう薄膜スイッチング素子アレイにおいて、次の構成
を含むことを特徴としている。
前記各薄膜スイッチング素子は、配列方向に隣接する２
つの薄膜スイッチング素子におけるドレイン電極とソー
ス電極とが相対向するように配置する。
つの薄膜スイッチング素子におけるドレイン電極とソー
ス電極とが相対向するように配置する。
前記遮光層を金属膜で形成し、この遮光膜幅の端部が各
薄膜スイッチング素子のドレイン電極又はソース電極の
前記配列方向の端部より外側に位置するようにする。
薄膜スイッチング素子のドレイン電極又はソース電極の
前記配列方向の端部より外側に位置するようにする。
請求項２の発明は、ゲート電極上にゲート絶縁層を介し
て形成された半導体層と、前記半導体層上に間隔をおい
て配置されたドレイン電極及びソース電極と、前記半導
体層のチャネル領域を覆うように上部絶縁層を介して形
成された遮光層と、を有する薄膜トランジスタを複数個
配列して電荷転送を行なう薄膜スイッチング素子アレイ
において、次の構成を含むことを特徴としている。
て形成された半導体層と、前記半導体層上に間隔をおい
て配置されたドレイン電極及びソース電極と、前記半導
体層のチャネル領域を覆うように上部絶縁層を介して形
成された遮光層と、を有する薄膜トランジスタを複数個
配列して電荷転送を行なう薄膜スイッチング素子アレイ
において、次の構成を含むことを特徴としている。
前記各薄膜スイッチング素子は、配列方向に隣接する２
つの薄膜スイッチング素子におけるドレイン電極とソー
ス電極とが相対向するように配置する。
つの薄膜スイッチング素子におけるドレイン電極とソー
ス電極とが相対向するように配置する。
前記遮光層を金属膜で形成し、この遮光膜幅の両端部が
各薄膜スイッチング素子のドレイン電極及びソース電極
の前記配列方向の端部よりそれぞれ外側に位置するよう
にする。
各薄膜スイッチング素子のドレイン電極及びソース電極
の前記配列方向の端部よりそれぞれ外側に位置するよう
にする。
（作用） 請求項１記載の発明によれば、薄膜トランジスタアレイ
において、半導体層を遮光するために半導体層上部に設
けられた金属層を、ドレイン電極を覆うように広めに形
成しているので、従来、ドレイン電極から隣接する薄膜
トランジスタのソース電極に対して結合容量が発生して
いたものを、この広めに形成した金属層に対して発生さ
せることとし、隣接する薄膜トランジスタのソース電極
への電気的影響を少なくできる。
において、半導体層を遮光するために半導体層上部に設
けられた金属層を、ドレイン電極を覆うように広めに形
成しているので、従来、ドレイン電極から隣接する薄膜
トランジスタのソース電極に対して結合容量が発生して
いたものを、この広めに形成した金属層に対して発生さ
せることとし、隣接する薄膜トランジスタのソース電極
への電気的影響を少なくできる。
請求項２記載の発明によれば、薄膜トランジスタアレイ
において、半導体層を遮光するために半導体層上部に設
けられた金属層を、ドレイン電極とソース電極の双方を
覆うように広めに形成しているので、従来、ドレイン電
極から隣接する薄膜トランジスタのソース電極に対して
結合容量が発生していたものを、この広めに形成した金
属層に対して発生させることとし、隣接する薄膜トラン
ジスタのソース電極への電気的影響を少なくし、また、
設計上、ソース電極に更に容量を持たせたい場合に、ソ
ース電極を覆うように広めに形成した金属層とソース電
極との間の結合容量にて容量を増やすことができる。
において、半導体層を遮光するために半導体層上部に設
けられた金属層を、ドレイン電極とソース電極の双方を
覆うように広めに形成しているので、従来、ドレイン電
極から隣接する薄膜トランジスタのソース電極に対して
結合容量が発生していたものを、この広めに形成した金
属層に対して発生させることとし、隣接する薄膜トラン
ジスタのソース電極への電気的影響を少なくし、また、
設計上、ソース電極に更に容量を持たせたい場合に、ソ
ース電極を覆うように広めに形成した金属層とソース電
極との間の結合容量にて容量を増やすことができる。
（実施例） 本発明の一実施例について図面を参照しながら説明す
る。
る。
第１図は、本発明の一実施例に係る薄膜トランジスタの
平面説明図であり、第２図は、第１図のＡ−Ａ′部分の
断面説明図である。第５図、第６図と同様の構成をとる
部分については同一の符号を使って説明する。
平面説明図であり、第２図は、第１図のＡ−Ａ′部分の
断面説明図である。第５図、第６図と同様の構成をとる
部分については同一の符号を使って説明する。
本実施例の薄膜トランジスタ（TFT）の構成は、ガラス
またはセラミック等の絶縁性の基板１上にゲート電極２
としてのクロム（Cr）層、ゲート絶縁層３としてのシリ
コン窒化膜（SiNX1）、半導体活性層４としての水素化
アモルファスシリコン（ａ−Si:H）層、チャネル保護絶
縁膜５としてのシリコン窒化膜（SiNX2）、オーミック
コンタクト層６としてのn+水素化アモルファスシリコン
（n+a−Si:H）層、ドレイン電極７とソース電極８とし
てのクロム（Cr）層が順次形成され、その上にポリイミ
ド等の絶縁層を介してアルミニウム（Al）によるアルミ
ニウム層９とを順次積層した逆スタガ構造のトランジス
タである。
またはセラミック等の絶縁性の基板１上にゲート電極２
としてのクロム（Cr）層、ゲート絶縁層３としてのシリ
コン窒化膜（SiNX1）、半導体活性層４としての水素化
アモルファスシリコン（ａ−Si:H）層、チャネル保護絶
縁膜５としてのシリコン窒化膜（SiNX2）、オーミック
コンタクト層６としてのn+水素化アモルファスシリコン
（n+a−Si:H）層、ドレイン電極７とソース電極８とし
てのクロム（Cr）層が順次形成され、その上にポリイミ
ド等の絶縁層を介してアルミニウム（Al）によるアルミ
ニウム層９とを順次積層した逆スタガ構造のトランジス
タである。
ここで、オーミックコンタクト層６は、ドレイン電極７
に接触する部分6a層とソース電極８に接触する部分6b層
と分離して形成され、その上のCr層もドレイン電極７と
ソース電極８とに分離して形成されている。
に接触する部分6a層とソース電極８に接触する部分6b層
と分離して形成され、その上のCr層もドレイン電極７と
ソース電極８とに分離して形成されている。
本実施例においては、第１図と第２図に示すように、ａ
−Si:Hの半導体活性層４の遮光用としてチャネル保護絶
縁膜５の上部に形成されたアルミニウム層９がドレイン
電極７上部を広く覆うように形成されている。従って、
従来ドレイン電極７上にコンタクトホールを設けて光電
変換素子の透明電極10からの配線9aが接続されていた
が、この代りに、ドレイン電極７のCr層の一部を光電変
換素子側に引き出して、光電変換素子の透明電極10から
の配線9aを接続することとしている。第２図の断面説明
図では、破線部分にて折り曲げられた場合の図であるた
め、ドレイン電極７上部を覆っているように見えない
が、第１図の平面説明図から分るように、ドレイン電極
７上部をポリイミド等の絶縁層を介してアルミニウム層
９が覆っている構成となっている。
−Si:Hの半導体活性層４の遮光用としてチャネル保護絶
縁膜５の上部に形成されたアルミニウム層９がドレイン
電極７上部を広く覆うように形成されている。従って、
従来ドレイン電極７上にコンタクトホールを設けて光電
変換素子の透明電極10からの配線9aが接続されていた
が、この代りに、ドレイン電極７のCr層の一部を光電変
換素子側に引き出して、光電変換素子の透明電極10から
の配線9aを接続することとしている。第２図の断面説明
図では、破線部分にて折り曲げられた場合の図であるた
め、ドレイン電極７上部を覆っているように見えない
が、第１図の平面説明図から分るように、ドレイン電極
７上部をポリイミド等の絶縁層を介してアルミニウム層
９が覆っている構成となっている。
この場合、アルミニウム層９をドレイン電極７の幅より
広くして外側に引き出すようにすれば、ドレイン電極７
と隣接する薄膜トランジスタのソース電極８との間に起
こる結合容量の多くを当該アルミニウム層９との間で発
生させることができ、ドレイン電極７の電圧変化の影響
の多くを隣接する薄膜トランジスタのソース電極８に与
えなくて済み、アルミニウム層９がシールドの役割を果
たすようになっている。そして、当該アルミニウム層９
は接地されるか、または一定電位となるような構成とな
っている。
広くして外側に引き出すようにすれば、ドレイン電極７
と隣接する薄膜トランジスタのソース電極８との間に起
こる結合容量の多くを当該アルミニウム層９との間で発
生させることができ、ドレイン電極７の電圧変化の影響
の多くを隣接する薄膜トランジスタのソース電極８に与
えなくて済み、アルミニウム層９がシールドの役割を果
たすようになっている。そして、当該アルミニウム層９
は接地されるか、または一定電位となるような構成とな
っている。
次に、本発明に係る一実施例の薄膜トランジスタの製造
方法について説明する。
方法について説明する。
まず、検査、洗浄されたガラス等の絶縁性基板１上に、
ゲート電極２となるクロム（Cr）層をDCスパッタ法によ
り750Å程度の厚さで約150℃の温度にて着膜する。
ゲート電極２となるクロム（Cr）層をDCスパッタ法によ
り750Å程度の厚さで約150℃の温度にて着膜する。
次に、クロム（Cr）層をフォトリソ工程とエッチング工
程によりパターニングしゲート電極２の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層３とその上の半導体活性
層４とまたその上のチャネル保護絶縁膜５を形成するた
めに、シリコン窒化膜（SiNX1）を3000Å程度の厚さ
で、水素化アモルファスシリコン（ａ−Si:H）層を500
Å程度の厚さで、シリコン窒化膜（SiNX2）を1500Å程
度の厚さで順に真空を破らずにプラズマCVD（Ｐ−CVD）
により連続着膜する。真空を破らずに連続的に着膜する
ことでそれぞれの界面の汚染を防ぐことができ、特性の
安定化を図ることができる。
程によりパターニングしゲート電極２の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層３とその上の半導体活性
層４とまたその上のチャネル保護絶縁膜５を形成するた
めに、シリコン窒化膜（SiNX1）を3000Å程度の厚さ
で、水素化アモルファスシリコン（ａ−Si:H）層を500
Å程度の厚さで、シリコン窒化膜（SiNX2）を1500Å程
度の厚さで順に真空を破らずにプラズマCVD（Ｐ−CVD）
により連続着膜する。真空を破らずに連続的に着膜する
ことでそれぞれの界面の汚染を防ぐことができ、特性の
安定化を図ることができる。
ゲート絶縁層３のSiNX1膜をＰ−CVDで形成する条件は、
基板温度が約350℃で、SiH4とNH3のガス圧力が0.1〜0.5
Torrで、SiH4ガス流量が10〜50sccmで、NH3のガス流量
が100〜300sccmで、RFパワーが50〜200Wである。
基板温度が約350℃で、SiH4とNH3のガス圧力が0.1〜0.5
Torrで、SiH4ガス流量が10〜50sccmで、NH3のガス流量
が100〜300sccmで、RFパワーが50〜200Wである。
半導体活性層４のａ−Si:H膜をＰ−CVDで形成する条件
は、基板温度が約275℃で、SiH4のガス圧力が0.1〜0.5T
orrで、SiH4ガス流量が100〜300sccmで、RFパワーが50
〜200Wである。
は、基板温度が約275℃で、SiH4のガス圧力が0.1〜0.5T
orrで、SiH4ガス流量が100〜300sccmで、RFパワーが50
〜200Wである。
チャネル保護絶縁膜５のSiNX2膜をＰ−CVDで形成する条
件は、基板温度が約275℃で、SiH4とNH3のガス圧力が0.
1〜0.5Torrで、SiH4ガス流量が10〜50sccmで、NH3のガ
ス流量が100〜300sccmで、RFパワーが50〜200Wである。
件は、基板温度が約275℃で、SiH4とNH3のガス圧力が0.
1〜0.5Torrで、SiH4ガス流量が10〜50sccmで、NH3のガ
ス流量が100〜300sccmで、RFパワーが50〜200Wである。
次に、ゲート電極２に対応するような形状でトップ絶縁
層３を形成さるために、トップ絶縁層３の上にレジスト
を塗布し、そしてフォトリソマスクを用いて露光・現像
を行い、HFとNH4Fの混合液でエッチングして、レジスト
剥離を行ってトップ絶縁層３のパターンを形成する。
層３を形成さるために、トップ絶縁層３の上にレジスト
を塗布し、そしてフォトリソマスクを用いて露光・現像
を行い、HFとNH4Fの混合液でエッチングして、レジスト
剥離を行ってトップ絶縁層３のパターンを形成する。
さらにBHF処理を行い、その上にオーミックコンタクト
層６としてn+型のａ−Si:HをＰ−CVDにより1000Å程度
の厚さで約250℃程度の温度で着膜する。次に、TFTのド
レイン電極７とソース電極８の第２のCr層をDCマグネト
ロンスパッタにより1500Å程度の厚さで着膜する。
層６としてn+型のａ−Si:HをＰ−CVDにより1000Å程度
の厚さで約250℃程度の温度で着膜する。次に、TFTのド
レイン電極７とソース電極８の第２のCr層をDCマグネト
ロンスパッタにより1500Å程度の厚さで着膜する。
この後、ソース電極８とドレイン電極７を形成するため
のフォトリソマスクを用い、フォトリソ法により露光現
像を行いレジストパターンを形成し、硝酸セリウムアン
モニウム、過塩素酸と水の混合液を用いたエッチング工
程で、パターニングを行い、レジスト剥離を行う。この
パターニングにおいて、ドレイン電極７の一部を光電変
換素子側に引き延ばした形のパターンが形成されること
になる。
のフォトリソマスクを用い、フォトリソ法により露光現
像を行いレジストパターンを形成し、硝酸セリウムアン
モニウム、過塩素酸と水の混合液を用いたエッチング工
程で、パターニングを行い、レジスト剥離を行う。この
パターニングにおいて、ドレイン電極７の一部を光電変
換素子側に引き延ばした形のパターンが形成されること
になる。
次にCF4とO2の混合ガスでドライエッチングを行うと、C
r2部分とSiNX部分がエッチングされずに残り、結局、Cr
2部分とSiNX部分が形成されていないオーミックコンタ
クト層６のn+型のａ−Si:H層部分と半導体活性層４のａ
−Si:H層部分がエッチングされて除去されて、半導体活
性層４のパターンが形成され、更にオーミックコンタク
ト層６も分割されてドレイン電極の一部6aとソース電極
の一部6bのパターンが形成される。
r2部分とSiNX部分がエッチングされずに残り、結局、Cr
2部分とSiNX部分が形成されていないオーミックコンタ
クト層６のn+型のａ−Si:H層部分と半導体活性層４のａ
−Si:H層部分がエッチングされて除去されて、半導体活
性層４のパターンが形成され、更にオーミックコンタク
ト層６も分割されてドレイン電極の一部6aとソース電極
の一部6bのパターンが形成される。
次に、イメージセンサ全体を覆うように絶縁層を形成す
るために、ポリイミドを13000Å程度の厚さで塗布し、1
60℃程度でプリベークを行ってフォトリソエッチング工
程でパターン形成を行い、再度ベーキングする。
るために、ポリイミドを13000Å程度の厚さで塗布し、1
60℃程度でプリベークを行ってフォトリソエッチング工
程でパターン形成を行い、再度ベーキングする。
次に、アルミニウム（Al）をDCマグネトロンスパッタに
より薄膜トランジスタを覆うように15000Å程度の厚さ
で150℃程度の温度で着膜し、ドレイン電極７上部をド
レイン電極７の幅より広く覆うようなパターンを得るた
めにフォトリソエッチング工程でパターニングする。こ
れにより、ａ−Si:H層の遮光用として、またドレイン電
極７からの電圧変化の影響をシールドするためのシール
ド用としてのアルミニウム層９が形成される。
より薄膜トランジスタを覆うように15000Å程度の厚さ
で150℃程度の温度で着膜し、ドレイン電極７上部をド
レイン電極７の幅より広く覆うようなパターンを得るた
めにフォトリソエッチング工程でパターニングする。こ
れにより、ａ−Si:H層の遮光用として、またドレイン電
極７からの電圧変化の影響をシールドするためのシール
ド用としてのアルミニウム層９が形成される。
本実施例の薄膜トランジスタによれば、ａ−Si:Hの半導
体活性層４を遮光するために半導体活性層４上のチャネ
ル保護絶縁膜５上部に設けられたアルミニウム層９を、
ドレイン電極７を覆うようにドレイン電極７の外側方向
へ突出させて広めに形成しているので、隣接する薄膜ト
ランジスタ間にグランド線を配置できないような場合
に、隣接する薄膜トランジスタのソース電極８に対して
結合容量が発生して、電圧変化の影響を与えていたもの
を、この広めに形成したアルミニウム層９の存在によっ
て、その下部のドレイン電極７とアルミニウム層９の間
に結合容量を発生させ、電圧変化の影響をアルミニウム
層９にて受け止めることとし、ドレイン電極７から隣接
する薄膜トランジスタのソース電極８への電圧変化によ
る影響を少なくできる効果がある。
体活性層４を遮光するために半導体活性層４上のチャネ
ル保護絶縁膜５上部に設けられたアルミニウム層９を、
ドレイン電極７を覆うようにドレイン電極７の外側方向
へ突出させて広めに形成しているので、隣接する薄膜ト
ランジスタ間にグランド線を配置できないような場合
に、隣接する薄膜トランジスタのソース電極８に対して
結合容量が発生して、電圧変化の影響を与えていたもの
を、この広めに形成したアルミニウム層９の存在によっ
て、その下部のドレイン電極７とアルミニウム層９の間
に結合容量を発生させ、電圧変化の影響をアルミニウム
層９にて受け止めることとし、ドレイン電極７から隣接
する薄膜トランジスタのソース電極８への電圧変化によ
る影響を少なくできる効果がある。
また、本実施例では、ソース電極８上部にアルミニウム
層９を設けなかったのは、ソース電極８側に余分な容量
を付加することになると、転送される電荷を受ける側の
容量が大きくなり、転送効率が悪くなって出力される電
位差が小さくなり過ぎて、イメージセンサの感度を低下
させることになるため、これを防止するための処置であ
る。
層９を設けなかったのは、ソース電極８側に余分な容量
を付加することになると、転送される電荷を受ける側の
容量が大きくなり、転送効率が悪くなって出力される電
位差が小さくなり過ぎて、イメージセンサの感度を低下
させることになるため、これを防止するための処置であ
る。
別の実施例として、第３図の平面説明図に示すように、
ドレイン電極７とソース電極８の双方の上部にアルミニ
ウム層９を広く形成し、アルミニウム層９を接地、また
は一定電位とすることも考えられる。このような構成に
することで、上記実施例と同様の隣接する薄膜トランジ
スタのソース電極８への電圧変化による影響を少なくで
きる効果があるが、加えて、設計上、ソース電極８に更
に容量を持たせたい場合に、ソース電極８をも覆うよう
に広めに形成したアルミニウム層９とその下部のソース
電極８との間に発生する結合容量にて容量を増やすこと
ができる効果がある。
ドレイン電極７とソース電極８の双方の上部にアルミニ
ウム層９を広く形成し、アルミニウム層９を接地、また
は一定電位とすることも考えられる。このような構成に
することで、上記実施例と同様の隣接する薄膜トランジ
スタのソース電極８への電圧変化による影響を少なくで
きる効果があるが、加えて、設計上、ソース電極８に更
に容量を持たせたい場合に、ソース電極８をも覆うよう
に広めに形成したアルミニウム層９とその下部のソース
電極８との間に発生する結合容量にて容量を増やすこと
ができる効果がある。
更に、もうひとつ別の実施例として、第４図の平面説明
図に示すように、ドレイン電極７上部にアルミニウム層
９を形成せず、ソース電極８の上部を覆うように広めに
形成し、アルミニウム層９を接地、または一定電位とす
るようにした構成の薄膜トランジスタも考えられる。こ
のような構成にしたのは、ドレイン電極７に設計上の理
由により容量を持たせたくない場合とドレイン電極７と
アルミニウム層９の間の静電破壊を防止する場合に有効
である。また、隣接するソース電極８の上部を広めに覆
うように外側方向に突出させて形成したアルミニウム層
９とドレイン電極７との間の距離が、ドレイン電極７と
隣接するソース電極８との間の距離より近いために、隣
接するアルミニウム層９とドレイン電極７との間で結合
容量が発生して、アルミニウム層９がシールドの役割を
果たすために、ドレイン電極７から隣接するソース電極
８への電圧変化による影響を少なくできる効果もある。
図に示すように、ドレイン電極７上部にアルミニウム層
９を形成せず、ソース電極８の上部を覆うように広めに
形成し、アルミニウム層９を接地、または一定電位とす
るようにした構成の薄膜トランジスタも考えられる。こ
のような構成にしたのは、ドレイン電極７に設計上の理
由により容量を持たせたくない場合とドレイン電極７と
アルミニウム層９の間の静電破壊を防止する場合に有効
である。また、隣接するソース電極８の上部を広めに覆
うように外側方向に突出させて形成したアルミニウム層
９とドレイン電極７との間の距離が、ドレイン電極７と
隣接するソース電極８との間の距離より近いために、隣
接するアルミニウム層９とドレイン電極７との間で結合
容量が発生して、アルミニウム層９がシールドの役割を
果たすために、ドレイン電極７から隣接するソース電極
８への電圧変化による影響を少なくできる効果もある。
（発明の効果） 請求項１記載の発明によれば、薄膜トランジスタアレイ
において、半導体層を遮光するために第２の絶縁層上部
に設けられた金属層を、ドレイン電極を覆うように広め
に形成しているので、従来、ドレイン電極から隣接する
薄膜トランジスタのソース電極に対して結合容量が発生
していたものを、この広めに形成した金属層に対して発
生させることとし、隣接する薄膜トランジスタのソース
電極への電気的影響を少なくできる効果がある。
において、半導体層を遮光するために第２の絶縁層上部
に設けられた金属層を、ドレイン電極を覆うように広め
に形成しているので、従来、ドレイン電極から隣接する
薄膜トランジスタのソース電極に対して結合容量が発生
していたものを、この広めに形成した金属層に対して発
生させることとし、隣接する薄膜トランジスタのソース
電極への電気的影響を少なくできる効果がある。
請求項２記載の発明によれば、薄膜トランジスタアレイ
において、半導体層を遮光するために第２の絶縁層上部
に設けられた金属層を、ドレイン電極とソース電極の双
方を覆うように広めに形成しているので、従来、ドレイ
ン電極から隣接する薄膜トランジスタのソース電極に対
して結合容量が発生していたものを、この広めに形成し
た金属層に対して発生させることとし、隣接する薄膜ト
ランジスタのソース電極への電気的影響を少なくできる
効果がある。また、設計上、ソース電極に更に容量を持
たせたい場合に、ソース電極を覆うように広めに形成し
た金属層とソース電極との間の結合容量にて容量を増や
すことができる効果がある。
において、半導体層を遮光するために第２の絶縁層上部
に設けられた金属層を、ドレイン電極とソース電極の双
方を覆うように広めに形成しているので、従来、ドレイ
ン電極から隣接する薄膜トランジスタのソース電極に対
して結合容量が発生していたものを、この広めに形成し
た金属層に対して発生させることとし、隣接する薄膜ト
ランジスタのソース電極への電気的影響を少なくできる
効果がある。また、設計上、ソース電極に更に容量を持
たせたい場合に、ソース電極を覆うように広めに形成し
た金属層とソース電極との間の結合容量にて容量を増や
すことができる効果がある。
第１図は本発明の一実施例に係る薄膜トランジスタの平
面説明図、第２図は第１図のＡ−Ａ′部分の断面説明
図、第３図は本発明の別の実施例に係る薄膜トランジス
タの平面説明図、第４図は本発明のもうひとつ別の実施
例に係る薄膜トランジスタの平面説明図、第５図は従来
の薄膜トランジスタの平面説明図、第６図は第５図のＢ
−Ｂ′部分の断面説明図、第７図はイメージセンサの等
価回路図である。 １……絶縁性基板 ２……ゲート電極 ３……ゲート絶縁層 ４……半導体活性層 ５……チャネル保護絶縁膜 ６……オーミックコンタクト層 ７……ドレイン電極 ８……ソース電極 ９……アルミニウム層 10……透明電極 11……光電変換素子アレイ 12……電荷転送部 13……配線群 14……共通信号線 15……駆動用IC 16……出力線
面説明図、第２図は第１図のＡ−Ａ′部分の断面説明
図、第３図は本発明の別の実施例に係る薄膜トランジス
タの平面説明図、第４図は本発明のもうひとつ別の実施
例に係る薄膜トランジスタの平面説明図、第５図は従来
の薄膜トランジスタの平面説明図、第６図は第５図のＢ
−Ｂ′部分の断面説明図、第７図はイメージセンサの等
価回路図である。 １……絶縁性基板 ２……ゲート電極 ３……ゲート絶縁層 ４……半導体活性層 ５……チャネル保護絶縁膜 ６……オーミックコンタクト層 ７……ドレイン電極 ８……ソース電極 ９……アルミニウム層 10……透明電極 11……光電変換素子アレイ 12……電荷転送部 13……配線群 14……共通信号線 15……駆動用IC 16……出力線
Claims (2)
- 【請求項１】ゲート電極上にゲート絶縁層を介して形成
された半導体層と、前記半導体層上に間隔をおいて配置
されたドレイン電極及びソース電極と、前記半導体層の
チャネル領域を覆うように上部絶縁層を介して形成され
た遮光層と、を有する薄膜トランジスタを複数個配列し
て電荷転送を行なう薄膜スイッチング素子アレイにおい
て、 前記各薄膜スイッチング素子は、配列方向に隣接する２
つの薄膜スイッチング素子におけるドレイン電極とソー
ス電極とが相対向するように配置する一方、 前記遮光層を金属膜で形成し、この遮光膜幅の端部が各
薄膜スイッチング素子のドレイン電極又はソース電極の
前記配列方向の端部より外側に位置する ことを特徴とする薄膜スイッチング素子アレイ。 - 【請求項２】ゲート電極上にゲート絶縁層を介して形成
された半導体層と、前記半導体層上に間隔をおいて配置
されたドレイン電極及びソース電極と、前記半導体層の
チャネル領域を覆うように上部絶縁層を介して形成され
た遮光層と、を有する薄膜トランジスタを複数個配列し
て電荷転送を行なう薄膜スイッチング素子アレイにおい
て、 前記各薄膜スイッチング素子は、配列方向に隣接する２
つの薄膜スイッチング素子におけるドレイン電極とソー
ス電極とが相対向するように配置する一方、 前記遮光層を金属膜で形成し、この遮光膜幅の両端部が
各薄膜スイッチング素子のドレイン電極及びソース電極
の前記配列方向の端部よりそれぞれ外側に位置する ことを特徴とする薄膜スイッチング素子アレイ。
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| JP2096542A JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
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| JP2096542A JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
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