JPH01268062A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01268062A JPH01268062A JP9552788A JP9552788A JPH01268062A JP H01268062 A JPH01268062 A JP H01268062A JP 9552788 A JP9552788 A JP 9552788A JP 9552788 A JP9552788 A JP 9552788A JP H01268062 A JPH01268062 A JP H01268062A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリックス液晶テレビ等に用いら
れる非晶質シリコン薄膜トランジスタ〔ａ−Ｓｉ ＴＰ
Ｔ）に係り、特に、光リークに起因するオフ電流増加の
ないａ−ＳｉＴＰＴに関する。
れる非晶質シリコン薄膜トランジスタ〔ａ−Ｓｉ ＴＰ
Ｔ）に係り、特に、光リークに起因するオフ電流増加の
ないａ−ＳｉＴＰＴに関する。
近年、絶縁性基板上に非晶質シリコン薄膜トランジスタ
〔ａ−ＳｉＴＰＴ）を形成し、これを用いて各画素に印
加する電圧を制御して液晶の階調表示を行うアクティブ
マトリックス型液晶テレビあるいは液晶デイスプレィ端
末の開発が盛んである。
〔ａ−ＳｉＴＰＴ）を形成し、これを用いて各画素に印
加する電圧を制御して液晶の階調表示を行うアクティブ
マトリックス型液晶テレビあるいは液晶デイスプレィ端
末の開発が盛んである。
第２図はａ−ＳｉＴＰＴの最も一般的な例を断面図で示
したものである。この例に関連するものとしては特開昭
５８−１９００５８号公報にあげられる。
したものである。この例に関連するものとしては特開昭
５８−１９００５８号公報にあげられる。
本構造のＴＰＴの製法はガラス基板１上にゲート電極２
を形成し、その上にゲート絶縁膜３およびａ Ｓ ｘ
： Ｈ（ｉ）層４およびａ Ｓｉ：Ｈ（ｎ）層５を
プラズマＣＶＤ法で連続的に形成する。しかる後、ａ−
３ｉ ： Ｈ（ｉ）パターン４およびソース６、ドレイ
ン７電極パターンを形成し、この電極パターンをマスク
としてａ−Ｓｉ：Ｈ（ｎ）層５をエツチングする。電極
材料にはＣｒ、ＡＱ。
を形成し、その上にゲート絶縁膜３およびａ Ｓ ｘ
： Ｈ（ｉ）層４およびａ Ｓｉ：Ｈ（ｎ）層５を
プラズマＣＶＤ法で連続的に形成する。しかる後、ａ−
３ｉ ： Ｈ（ｉ）パターン４およびソース６、ドレイ
ン７電極パターンを形成し、この電極パターンをマスク
としてａ−Ｓｉ：Ｈ（ｎ）層５をエツチングする。電極
材料にはＣｒ、ＡＱ。
ＭＯあるいはこれらの多層金属等が用いられる。
これらのパターン上にパッシベーション膜８および遮光
膜パターン９を形成して液晶テレビあるいはデイスプレ
ィ用のａ−３ｉＴＰＴマトリツクスアレイ基板が完成す
る。ゲート絶縁膜には、ａ −Ｓｉ ：Ｈと同様にプラ
ズマＣＶＤ法で堆積できる窒化シリコン（Ｓ ｉ Ｎ）
あるいは酸化シリコン（Ｓ ｉ Ｏｚ）が広く用いられ
る。
膜パターン９を形成して液晶テレビあるいはデイスプレ
ィ用のａ−３ｉＴＰＴマトリツクスアレイ基板が完成す
る。ゲート絶縁膜には、ａ −Ｓｉ ：Ｈと同様にプラ
ズマＣＶＤ法で堆積できる窒化シリコン（Ｓ ｉ Ｎ）
あるいは酸化シリコン（Ｓ ｉ Ｏｚ）が広く用いられ
る。
このａ−３ｉ ＴＰＴマトリックスアレイ基板とその各
々の画素に対応するように赤、緑、青の色フィルタを配
置したＩＴＯ対向電極基板とその間に液晶を封入し、周
辺に駆動回路を設置して、液晶カラーテレビあるいは液
晶カラーデイスプレィパネルとなる。
々の画素に対応するように赤、緑、青の色フィルタを配
置したＩＴＯ対向電極基板とその間に液晶を封入し、周
辺に駆動回路を設置して、液晶カラーテレビあるいは液
晶カラーデイスプレィパネルとなる。
〔発明が解決しようとするｉｌｌ、Ｍ）第３図は上記従
来技術を用いて、作製したａ−ＳｉＴＦＴのゲート電圧
とドレイン電流の特性図である６図の如＜、ＴＰＴのオ
フ特性、即ち、ゲート電圧を負方向のバイアスに印加し
た時のドレイン電流値（Ｉｏｌｚ：曲線ａ）は、ゲート
電極側からガラス基板をとおして光を照射すると、光が
ＴＰＴの活性領域に漏れ込で光電流が発生して増加する
（曲線ｂ）という問題が発生した。この光電流増の基板
を用いて液晶テレビを作製すると。
来技術を用いて、作製したａ−ＳｉＴＦＴのゲート電圧
とドレイン電流の特性図である６図の如＜、ＴＰＴのオ
フ特性、即ち、ゲート電圧を負方向のバイアスに印加し
た時のドレイン電流値（Ｉｏｌｚ：曲線ａ）は、ゲート
電極側からガラス基板をとおして光を照射すると、光が
ＴＰＴの活性領域に漏れ込で光電流が発生して増加する
（曲線ｂ）という問題が発生した。この光電流増の基板
を用いて液晶テレビを作製すると。
画素選択がＯＦＦ状態においても、常に信号線側（ソー
ス電極）から信号電圧が画素電極側（ドレイン電極）に
漏れ込み１点灯した状態になってしまう。このことは液
晶テレビのＯＦＦ時の輝度レベルの増加を意味し、○Ｎ
／○ＦＦ比の低下、すなわち１階調の低下をもたらす。
ス電極）から信号電圧が画素電極側（ドレイン電極）に
漏れ込み１点灯した状態になってしまう。このことは液
晶テレビのＯＦＦ時の輝度レベルの増加を意味し、○Ｎ
／○ＦＦ比の低下、すなわち１階調の低下をもたらす。
本発明の目的はゲート電極側から光を照射したことによ
って発生する上記の問題点を改善し−たａ−ＳｉＴＦＴ
を提供することにある。
って発生する上記の問題点を改善し−たａ−ＳｉＴＦＴ
を提供することにある。
上記目的は、ゲート電極にＣｒを主体とする金属を用い
、プラズマＣＶＤ法でゲート絶縁膜、ａ−Ｓｉ：Ｈ（ｉ
）およびＢ−Ｓｉ ： Ｈ（ｎ）層を連続形成する際に
、ａ −Ｓ ｉ ： Ｈ（ｉ）Ｊｌ’Ｗの膜厚をゲート
電極の膜厚に比して十分薄くし、ゲート絶縁膜上に反映
されたゲート電極の段差部分でａ−Ｓｉ：Ｈ（ｉ）層が
電気的に不連続であるようにし、かつ、ａ−Ｓｉ：Ｈ（
ｎ）層は電気的に接続するように堆積することにより達
成される。
、プラズマＣＶＤ法でゲート絶縁膜、ａ−Ｓｉ：Ｈ（ｉ
）およびＢ−Ｓｉ ： Ｈ（ｎ）層を連続形成する際に
、ａ −Ｓ ｉ ： Ｈ（ｉ）Ｊｌ’Ｗの膜厚をゲート
電極の膜厚に比して十分薄くし、ゲート絶縁膜上に反映
されたゲート電極の段差部分でａ−Ｓｉ：Ｈ（ｉ）層が
電気的に不連続であるようにし、かつ、ａ−Ｓｉ：Ｈ（
ｎ）層は電気的に接続するように堆積することにより達
成される。
この時、ゲート電極としては、Ｃｒを用いることが好適
であるが、他にＭｏ、Ｔｉ、’ｌ”ａ、ＡＱを主成分と
する金属を用いることも可能である。
であるが、他にＭｏ、Ｔｉ、’ｌ”ａ、ＡＱを主成分と
する金属を用いることも可能である。
いずれの金属を用いても、ゲートｔｌ！極端部の段差部
分での最大傾斜角が６０’以上での急峻さを有すること
が必要である。また、上記ａ −Ｓ ｉ ： Ｈ（ｉ）
層の厚さはゲート電極膜の３分の１以下とすることが好
ましい。
分での最大傾斜角が６０’以上での急峻さを有すること
が必要である。また、上記ａ −Ｓ ｉ ： Ｈ（ｉ）
層の厚さはゲート電極膜の３分の１以下とすることが好
ましい。
第１図に示すように、Ｃｒゲート電ｗ４１２は硝酸第二
セリウムアンモニウム系水溶液を用いたウェットエツチ
ング法を用いても、パターン端の段差は急峻になる０段
差部分の最大傾斜は通常６０’以上となる。このゲート
電極上にゲート絶縁膜１３、ａ−Ｓｉ ： Ｈ（ｉ）１
４およびａ−Ｓｉ：Ｈ（ｎ）１５をプラズマＣＶＤ法で
堆積する時、ａ−Ｓｉ：Ｈ（ｉ）層の膜厚をゲート電極
の膜厚の１７３以下に設定すると、第１図のようにａ−
Ｓｉ：Ｈ（ｉ）層１４はゲート電極端の段差部分で切断
されて、ゲート電極上の領域とゲート電極の外側の領域
が空間的に分離された状態となる。また、この時、ａ−
Ｓｉ：Ｈ（ｎ）層１５はａ−８ｊ：Ｈ（ｉ）層１４の側
面をカバーするように形成するにれはａ−Ｓｉ：Ｈ（ｉ
）層１４とソース電極１６およびドレイン電極１７が直
接接触して正孔注入によるＩ ｏｘｘ増加を招くことを
防止するためである０通常、ａ−Ｓｉ：Ｈ（ｎ）層１５
の膜厚はａ−Ｓｉ：Ｈ（ｉ）層の膜厚の２倍以上とする
。
セリウムアンモニウム系水溶液を用いたウェットエツチ
ング法を用いても、パターン端の段差は急峻になる０段
差部分の最大傾斜は通常６０’以上となる。このゲート
電極上にゲート絶縁膜１３、ａ−Ｓｉ ： Ｈ（ｉ）１
４およびａ−Ｓｉ：Ｈ（ｎ）１５をプラズマＣＶＤ法で
堆積する時、ａ−Ｓｉ：Ｈ（ｉ）層の膜厚をゲート電極
の膜厚の１７３以下に設定すると、第１図のようにａ−
Ｓｉ：Ｈ（ｉ）層１４はゲート電極端の段差部分で切断
されて、ゲート電極上の領域とゲート電極の外側の領域
が空間的に分離された状態となる。また、この時、ａ−
Ｓｉ：Ｈ（ｎ）層１５はａ−８ｊ：Ｈ（ｉ）層１４の側
面をカバーするように形成するにれはａ−Ｓｉ：Ｈ（ｉ
）層１４とソース電極１６およびドレイン電極１７が直
接接触して正孔注入によるＩ ｏｘｘ増加を招くことを
防止するためである０通常、ａ−Ｓｉ：Ｈ（ｎ）層１５
の膜厚はａ−Ｓｉ：Ｈ（ｉ）層の膜厚の２倍以上とする
。
従って、第１図に示した断面構造のＴＰＴでは、ゲート
電極側から照射した光がゲート電極からはみ出したａ
−Ｓ ｉ ： Ｈ（ｉ）パターンに入射しても、その領
域はＴ Ｉ” Ｔの活性領域であるゲート電極上のａ−
Ｓ ｉ ： Ｈ（ｉ）領域とは空間時に分離されている
ので、光電流によるＩ ｏｉｉ増加には寄与しない。ま
た、ａ−Ｓｉ ： Ｈ（ｎ）層１５はここで問題となる
レベルの光電流を発生しないので空間的に接続されてい
ても問題はない。
電極側から照射した光がゲート電極からはみ出したａ
−Ｓ ｉ ： Ｈ（ｉ）パターンに入射しても、その領
域はＴ Ｉ” Ｔの活性領域であるゲート電極上のａ−
Ｓ ｉ ： Ｈ（ｉ）領域とは空間時に分離されている
ので、光電流によるＩ ｏｉｉ増加には寄与しない。ま
た、ａ−Ｓｉ ： Ｈ（ｎ）層１５はここで問題となる
レベルの光電流を発生しないので空間的に接続されてい
ても問題はない。
上記のａ−Ｓｉ ： Ｈ（ｊ、）層の段差切れを確実に
起こすためには、ゲート電極パターン端部の段差が十分
急峻であることが必要である。通常、段差部分の最大傾
斜角は６０°以上が必要であった。
起こすためには、ゲート電極パターン端部の段差が十分
急峻であることが必要である。通常、段差部分の最大傾
斜角は６０°以上が必要であった。
この急峻な段差は、Ｃｒゲート電極を用いた場合にはウ
ェットエツチング法でも容易に実現できるが、ゲート電
極にＭ ｏ ＨＴ ｘ ＨＴ ａ Ｔ Ａ Ｑなどの金
属を選んだ場合、通常、Ｃ−ＣＱ−Ｆ系のガスを用いた
ドライエツチング法を用いると比較的容易に実現できる
。
ェットエツチング法でも容易に実現できるが、ゲート電
極にＭ ｏ ＨＴ ｘ ＨＴ ａ Ｔ Ａ Ｑなどの金
属を選んだ場合、通常、Ｃ−ＣＱ−Ｆ系のガスを用いた
ドライエツチング法を用いると比較的容易に実現できる
。
第４図はＣｒゲート電極／ ａ−Ｓｉ ： Ｈ（ｉ）膜
厚比に対するゲート電極側から光を照射した場合のｒ
ｏｚｘ値（ゲート電圧−２０ｖ）を示したものである。
厚比に対するゲート電極側から光を照射した場合のｒ
ｏｚｘ値（ゲート電圧−２０ｖ）を示したものである。
第４図から明らかなように、Ｃｒ ／ ａ −Ｓｉ：Ｈ
（ｉ）膜厚比を３以上にとればゲート電極側からの光照
射にかかわらず工。１．値を十分低くできることがわか
る。また、以上の結果は、ドライエツチング法を用いて
作製したＭｏ、Ｔｉ。
（ｉ）膜厚比を３以上にとればゲート電極側からの光照
射にかかわらず工。１．値を十分低くできることがわか
る。また、以上の結果は、ドライエツチング法を用いて
作製したＭｏ、Ｔｉ。
Ｔａ、ＡＱなどの金属をゲート電極を用いた場合におい
ても同様であった。
ても同様であった。
以下１本発明を第１図の実施例により説明する。
ガラス基板１１上にＣｒをスパッタリング法により、０
．２μｍの厚さに堆積し、ホトエツチングによりゲート
電極およびゲート配線パターン１２を形成する。ＳｉＮ
ゲート絶縁膜１３．ａ−Ｓｉ：Ｈ（ｉ）Ｌ４およびａ
−Ｓ ｉ ： Ｈ（ｎ）１５層をグロー放電ＣＶＤ法に
より、それぞれ、０．３、μｍ、０．０５μｍ、０．１
μｍの膜厚に堆積する。
．２μｍの厚さに堆積し、ホトエツチングによりゲート
電極およびゲート配線パターン１２を形成する。ＳｉＮ
ゲート絶縁膜１３．ａ−Ｓｉ：Ｈ（ｉ）Ｌ４およびａ
−Ｓ ｉ ： Ｈ（ｎ）１５層をグロー放電ＣＶＤ法に
より、それぞれ、０．３、μｍ、０．０５μｍ、０．１
μｍの膜厚に堆積する。
この時、Ｃｒゲート電極は端部段差部分において最大傾
斜角６０℃以上を有しており、ａ−Ｓｉ：Ｈ（ｉ ）の
膜厚はＣｒゲート電極の膜厚の１／”３以下になるよう
に設定されているので、ゲート電極上のａ−Ｓｉ ：
Ｈ（ｉ）層とゲート電極の外側のａ−Ｓ ｉ ： Ｈ（
ｉ’）層はゲート電極段差部において、電気的に分離さ
れている。
斜角６０℃以上を有しており、ａ−Ｓｉ：Ｈ（ｉ ）の
膜厚はＣｒゲート電極の膜厚の１／”３以下になるよう
に設定されているので、ゲート電極上のａ−Ｓｉ ：
Ｈ（ｉ）層とゲート電極の外側のａ−Ｓ ｉ ： Ｈ（
ｉ’）層はゲート電極段差部において、電気的に分離さ
れている。
次に、ａ −Ｓ ｉ ： Ｈ（ｎ）およびａ−Ｓｉ：Ｈ
（ｉ）層を５Ｆｅ−ＣＣＱａ系混合ガスを用いたドライ
エツチング法により所望の島状マトリックスパターン状
に配置して形成する。Ｃｒ／Ａｕ＝層膜をスパッタリン
グ法により堆積し、ホトエツチング法により、ソース電
極１６およびドレイン電極１７とする。
（ｉ）層を５Ｆｅ−ＣＣＱａ系混合ガスを用いたドライ
エツチング法により所望の島状マトリックスパターン状
に配置して形成する。Ｃｒ／Ａｕ＝層膜をスパッタリン
グ法により堆積し、ホトエツチング法により、ソース電
極１６およびドレイン電極１７とする。
次に、チャンネル部のａ−８ｊ：Ｈ（ｎ）層をａ−Ｓｉ
：Ｈ（ｉ）層との選択エツチング法により除去する。次
いで、ＴＴ○透明電極をスパッタリング法により堆積し
、ホトエツチングによりソース電極１６と電気的に接続
した画素電極パターンとする。さらに、グロー放ｆｆｔ
ｃＶＤ法により、 ＳｊＮパッシベーション膜を堆積し
、取り出し電極端子部分の穴あけ加工を行う。
：Ｈ（ｉ）層との選択エツチング法により除去する。次
いで、ＴＴ○透明電極をスパッタリング法により堆積し
、ホトエツチングによりソース電極１６と電気的に接続
した画素電極パターンとする。さらに、グロー放ｆｆｔ
ｃＶＤ法により、 ＳｊＮパッシベーション膜を堆積し
、取り出し電極端子部分の穴あけ加工を行う。
次に、ＡＱ遮光膜パターン１９をａ −３ｉ ＴＦＴの
上部に形成して、液晶テレビ用のアクティブマトリック
スａ−８ｊＴ”ＦＴアレイ基板を完成する。
上部に形成して、液晶テレビ用のアクティブマトリック
スａ−８ｊＴ”ＦＴアレイ基板を完成する。
このＴＦＴアイイ基板の各画素と一対一に対応するよう
に赤、緑、青の色フィルターを配置し、その上に保護膜
、ＩＴ○共通電極を設置した共通電極基板を作製する。
に赤、緑、青の色フィルターを配置し、その上に保護膜
、ＩＴ○共通電極を設置した共通電極基板を作製する。
上記ＴＦＴアレイ基板および共通電極基板の両方に、配
向膜を塗布し、ラビング処理を行い、スペーサ剤および
シール剤を用いて両方の基板を所定のギャップ間隔で貼
り合わせる。上記貼り合わせた基板中にＴＮ液晶を封入
して、偏光板を上下に設置し、カラー液晶テレビ用パネ
ルとする。
向膜を塗布し、ラビング処理を行い、スペーサ剤および
シール剤を用いて両方の基板を所定のギャップ間隔で貼
り合わせる。上記貼り合わせた基板中にＴＮ液晶を封入
して、偏光板を上下に設置し、カラー液晶テレビ用パネ
ルとする。
このパネルを用いた液晶テレビではパネルのゲート電極
側からバックライトを照射しても、光電流によるＩ ｏ
ｚｘ レベル増加に起因する画質の劣化が少なく、極め
て良好な画質を有するテレビ画像が得られた。
側からバックライトを照射しても、光電流によるＩ ｏ
ｚｘ レベル増加に起因する画質の劣化が少なく、極め
て良好な画質を有するテレビ画像が得られた。
本発明によれば、ゲート電極がパターン端部において、
急峻な段差になるように作製しであるので、ゲート絶縁
膜を介してパターン化されたａ−３ｉ：Ｈ（ｉ）層（膜
厚はゲート電極の１／３以下）はゲート電極上の活性化
領域とその外側の領域が電気的に接続された状態となる
。従って、ゲート電極の外側にはみ出したａ−５ｉ ：
Ｈ（ｉ）ｆｆにゲート電極側から光が入射しても、ａ
−ＳｉＴＦＴのＩ ｏａｔ特性増加に寄与しない、また
、ａ −Ｓ ｉ：Ｈ（ｉ）層の側面がａ−Ｓｉ：Ｈ（ｎ
）層でカバーされているため、正孔注入によるＩ ｏｚ
ｘ増加の問題も発生しない、従って、Ｉｏｚｚ〔ａ ｔ
、 Ｖｔ＝ ２０Ｖ）Ｍは１０−” Ａ程度に抑制
することができる。
急峻な段差になるように作製しであるので、ゲート絶縁
膜を介してパターン化されたａ−３ｉ：Ｈ（ｉ）層（膜
厚はゲート電極の１／３以下）はゲート電極上の活性化
領域とその外側の領域が電気的に接続された状態となる
。従って、ゲート電極の外側にはみ出したａ−５ｉ ：
Ｈ（ｉ）ｆｆにゲート電極側から光が入射しても、ａ
−ＳｉＴＦＴのＩ ｏａｔ特性増加に寄与しない、また
、ａ −Ｓ ｉ：Ｈ（ｉ）層の側面がａ−Ｓｉ：Ｈ（ｎ
）層でカバーされているため、正孔注入によるＩ ｏｚ
ｘ増加の問題も発生しない、従って、Ｉｏｚｚ〔ａ ｔ
、 Ｖｔ＝ ２０Ｖ）Ｍは１０−” Ａ程度に抑制
することができる。
このようなｒ ｏｉｉ特性を有するａ−ＳｉＴＰＴを用
いた液晶テレビはゲートｆ！！極側からバックライトを
照射して用いても画質の劣化が発生しない。
いた液晶テレビはゲートｆ！！極側からバックライトを
照射して用いても画質の劣化が発生しない。
４、図面のＷＲｊｌｉ、、な説明
第１図は本発明のａ−ＳｉＴＦＴの一実施例の主要部断
面図、第２図は従来のａ−Ｓｉ ＴＰＴの主要部断面図
、第３図は従来のａ−ＳｉＴＰＴの１ｏｔｔｆｌ！流特
性図、第４図は本発明の素子におけるＣｒゲート？を極
／ａ−５ｉ：Ｈ（ｉ）膜厚比とｒｏｔｓｔ流の相関図で
ある。
面図、第２図は従来のａ−Ｓｉ ＴＰＴの主要部断面図
、第３図は従来のａ−ＳｉＴＰＴの１ｏｔｔｆｌ！流特
性図、第４図は本発明の素子におけるＣｒゲート？を極
／ａ−５ｉ：Ｈ（ｉ）膜厚比とｒｏｔｓｔ流の相関図で
ある。
１．１１・・・ガラス基板、２，１２・・・ゲート電極
、３．１３−・・ゲート絶縁膜、４，１４−ａ−Ｓｉ
：Ｈ（ｉ）、５．１５−＝ａ−Ｓｉ ：Ｈ（ｎ）、６．
１６・・・ソースｌ’！！［，７，１７・・・ドレイン
電極、８゜第 ２ 口 第 ３ ロ ケ”−Ｆ 電、圧（Ｖ、）
、３．１３−・・ゲート絶縁膜、４，１４−ａ−Ｓｉ
：Ｈ（ｉ）、５．１５−＝ａ−Ｓｉ ：Ｈ（ｎ）、６．
１６・・・ソースｌ’！！［，７，１７・・・ドレイン
電極、８゜第 ２ 口 第 ３ ロ ケ”−Ｆ 電、圧（Ｖ、）
Claims (1)
- 【特許請求の範囲】 １、透光性基板上にゲート電極、ゲート絶縁膜、非晶質
水素化シリコン真性半導体層〔ａ−Ｓｉ：Ｈ（ｉ）〕、
非晶質水素化シリコンｎ型半導体層〔ａ−Ｓｉ：Ｈ（ｎ
）〕、ソース・ドレイン電極、ＩＴＯ画素電極、保護膜
、遮光膜を順次形成してなる薄膜トランジスタにおいて
、該ａ−Ｓｉ：Ｈ（ｉ）膜が該ゲート電極の段差部にお
いて切れており、該ａ−Ｓｉ：Ｈ（ｎ＾＋）膜は接続し
ていることを特徴とする薄膜トランジスタ。 ２、上記ゲート電極がＣｒ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌお
よびそれらの混合物からなる群から選ばれた一つを主成
分とし該パターン端部の段差部分が最大傾斜６０゜以上
を有していることを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552788A JPH01268062A (ja) | 1988-04-20 | 1988-04-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552788A JPH01268062A (ja) | 1988-04-20 | 1988-04-20 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268062A true JPH01268062A (ja) | 1989-10-25 |
Family
ID=14140029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9552788A Pending JPH01268062A (ja) | 1988-04-20 | 1988-04-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268062A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323871A (ja) * | 1991-04-23 | 1992-11-13 | Kobe Steel Ltd | 耐熱性に優れた液晶ディスプレイ用配線電極薄膜材料 |
| US5552630A (en) * | 1990-04-13 | 1996-09-03 | Fuji Xerox Co., Ltd. | Thin film transistor having metallic light shield |
| US5976641A (en) * | 1991-03-07 | 1999-11-02 | Kabushiki Kaisha Kobe Seiko Sho | A1 alloy films and melting A1 alloy sputtering targets for depositing A1 alloy films |
| KR100341122B1 (ko) * | 1998-12-29 | 2002-10-25 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터의게이트전극형성방법 |
-
1988
- 1988-04-20 JP JP9552788A patent/JPH01268062A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552630A (en) * | 1990-04-13 | 1996-09-03 | Fuji Xerox Co., Ltd. | Thin film transistor having metallic light shield |
| US5976641A (en) * | 1991-03-07 | 1999-11-02 | Kabushiki Kaisha Kobe Seiko Sho | A1 alloy films and melting A1 alloy sputtering targets for depositing A1 alloy films |
| US6206985B1 (en) | 1991-03-07 | 2001-03-27 | Kabushiki Kaisha Kobe Seiko Sho | A1 alloy films and melting A1 alloy sputtering targets for depositing A1 alloy films |
| JPH04323871A (ja) * | 1991-04-23 | 1992-11-13 | Kobe Steel Ltd | 耐熱性に優れた液晶ディスプレイ用配線電極薄膜材料 |
| KR100341122B1 (ko) * | 1998-12-29 | 2002-10-25 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터의게이트전극형성방법 |
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