JP2001119027A - 液晶表示装置用の薄膜トランジスタとその製造方法 - Google Patents

液晶表示装置用の薄膜トランジスタとその製造方法

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Abstract

(57)【要約】 【課題】 薄膜トランジスタのLDD領域をゲート電極
で覆うことにより、光リーク電流を低減せしめた液晶表
示装置用の薄膜トランジスタを提供する。 【解決手段】 ゲート電極11と、このゲート電極11
直下のチャンネル領域5を挟むように設けられたソース
7及びドレイン8と、前記チャンネル領域5とソース7
間及び前記チャンネル領域5とドレイン8間に夫々形成
されたLDD領域6とからなる透明基板1上に形成され
た液晶表示装置用の薄膜トランジスタにおいて、前記ゲ
ート電極11には、前記LDD領域6、6の一部分又は
全て覆う遮光部11Aが設けられていることを特徴とす
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、液晶表示装置用の
薄膜トランジスタとその製造方法に係わり、特に、リー
ク電流を低減して表示品質を向上せしめた液晶表示装置
用の薄膜トランジスタとその製造方法に関する。
【0002】
【従来の技術】近年、壁掛けTVや投射型TV、或いは
OA機器用ディスプレイとして液晶表示パネルを用いた
表示装置の開発が行われている。液晶パネルのなかでも
アクティブ素子である薄膜トランジスタを液晶表示装置
に組み込んだアクティブマトリクス液晶ディスプレイ
は、走査線数が増加してもコントラストや応答速度が低
下しない利点から、高品位のOA機器用表示装置やハイ
ビジョン用表示装置において、特に期待され、液晶プロ
ジェクション等の投射型ディスプレイにおいては大型表
示が容易に得られる。
【0003】通常、液晶プロジェクション用途に使用さ
れるライトバルブ用アクティブマトリクス型液晶表示装
置では、小さな素子に強力な光を入射して、薄膜トラン
ジスタ(以下、TFTともいう)により液晶をスイッチ
ングすることにより画素毎のON/OFFを行って、透
過する光を画素情報に応じて制御し、透過した光をレン
ズなどの光学素子を介してスクリーン等に拡大投影して
いるが、その際、TFTの活性層をポリシリコンにより
形成すると、入射光による影響は勿論のこと、レンズ等
の光学系からの反射光によるTFTのチャネル部での光
励起により、オフ時のリーク電流が問題となっている。
【0004】従来、このようなライトバルブ用アクティ
ブマトリクス型液晶表示装置では、TFT基板上に設け
られた第1遮光膜と、対向基板側かもしくはTFT基板
側でTFT上部に設けられた第2遮光膜を有する。つま
り、液晶層を挟んでTFTの対向基板側から光が入射さ
れる場合、第2遮光膜で入射光を遮蔽し、第1遮光膜で
裏面ガラス基板や光学系からの反射光を遮光している。
【0005】遮光膜は、基板上にTFTや配線、層間膜
と積層して形成することから、膜厚が厚い場合には配線
の断絶やショートの原因ともなるため、0.01〜0.1
μm程度の膜厚で数百万ルクス程度の強い光にも充分な
遮光性能を持つ材質が良い。
【0006】また、プロセス上加えられる熱工程に対し
て安定な材質として、一般的に金属若しくは金属シリサ
イドが用いられている。しかし、金属や金属シリサイド
は反射率が高く、TFTの上下を遮光膜で挟んだ場合、
層表面での反射のためにTFT基板内部に乱反射が起こ
り、一部の反射光がTFTに到達して光リークの原因と
なるという新たな問題が生じる。ライトバルブの強い照
射光条件のもとでは、これらの反射光も無視できない強
さがあり、光リーク電流低減のためには、反射光に対す
る対策が必要となる。
【0007】従来、LDD(Lightly Dope
d Drain)構造をとるTFTは、ゲート電極をマ
スクとして形成される。図7に従来構造によるTFT周
辺部の平面図を示す。又、図8に図7中のA−A’にお
けるTFT部分の部分断面図を、又、図9には図7中の
B−B’におけるTFT周辺部の部分断面図を夫々示
す。
【0008】従来の液晶表示用のTFTは、ガラスや石
英などの透明絶縁性基板上41上に第1遮光膜42が形
成され、その上に第1層間膜43を介してTFTの活性
層となるボロンをドープしたポリシリコン層44が形成
され、更にゲート酸化膜50が成膜されてパターニング
される。ゲート酸化膜50上には、チャネル45及びL
DD領域46にパターニングされたレジストが形成さ
れ、イオン注入でソース47、ドレイン48が形成され
る。レジストを除去した後、ゲート電極51が形成さ
れ、ゲート電極をマスクとして再びイオン注入を行い、
ソース・ドレイン間にチャネル45及びLDD46が形
成される。その上に第2層間膜53を介してデータ線5
4が形成される。更に、第3層間膜55を介して第2遮
光膜56が形成される。更に、これらの上に第4層間膜
57が形成され、画素電極62、液晶層60、対向基板
61が形成されることで液晶パネルが完成する。
【0009】この場合、TFTの上下に形成された遮光
膜42、56によって、液晶層側から入射された光は、
第2遮光膜56により遮光され、また、基板や光学系で
反射された光は第1遮光膜42で遮光される。しかし、
裏面反射光の一部は、第2遮光層56裏面で更に反射さ
れ、この二次反射光がゲート配線に覆われていないLD
D領域46に照射され、それが光リーク電流の要因とな
って、表示品質を悪化させていた。
【0010】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、薄膜トランジスタ
のLDD領域をゲート電極で覆うことにより、光リーク
電流を低減せしめた新規な液晶表示装置用の薄膜トラン
ジスタとその製造方法を提供するものである。
【0011】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【0012】即ち、本発明に係わる液晶表示装置用の薄
膜トランジスタの第1態様は、ゲート電極と、このゲー
ト電極直下のチャンネル領域を挟むように設けられたソ
ース及びドレインと、前記チャンネル領域とソース間及
び前記チャンネル領域とドレイン間に夫々形成されたL
DD領域とからなる透明基板上に形成された液晶表示装
置用の薄膜トランジスタにおいて、前記ゲート電極に
は、前記LDD領域を全て覆う遮光部が設けられている
ことを特徴とするものであり、叉、第2態様は、ゲート
電極と、このゲート電極直下のチャンネル領域を挟むよ
うに設けられたソース及びドレインと、前記チャンネル
領域とソース間及び前記チャンネル領域とドレイン間に
夫々形成されたLDD領域とからなる透明基板上に形成
された液晶表示装置用の薄膜トランジスタにおいて、前
記ゲート電極には、前記LDD領域を部分的に覆う遮光
部が設けられていることを特徴とするものであり、叉、
第3態様は、前記遮光部の幅は、前記薄膜トランジスタ
のチャンネル幅より広く形成したことを特徴とするもの
であり、叉、第4態様は、前記遮光部の断面形状は、そ
の先端部分が薄くなるようにテーパを有していることを
特徴とするものである。
【0013】また、本発明に係わる液晶表示装置用の薄
膜トランジスタの製造方法の第1態様は、ゲート電極
と、このゲート電極直下のチャンネル領域を挟むように
設けられたソース及びドレインと、前記チャンネル領域
とソース間及び前記チャンネル領域とドレイン間に夫々
形成されたLDD領域とからなる透明基板上に形成され
た液晶表示装置用の薄膜トランジスタの製造方法におい
て、透明基板上に第1の遮光膜を形成し、この第1の遮
光膜上に第1の層間膜を形成する第1の工程と、前記第
1の層間膜上に第1のポリシリコン層を形成し、所定の
形状にパターニングした後、この第1のポリシリコン層
上にゲート酸化膜を成膜する第2の工程と、前記第1の
ポリシリコン層上のチャンネル領域及びLDD領域とな
る部分を覆い、ソース領域及びドレイン領域となる領域
にイオン注入する第3の工程と、前記チャンネル領域の
みを覆い、ソース領域、ドレイン領域及びLDD領域と
なる部分に更にイオン注入して、前記ソース領域、ドレ
イン領域及びLDD領域を形成する第4の工程と、第2
のポリシリコン層を成膜し、前記チャンネル領域、LD
D領域を覆うようにパターニングして、ゲート電極を形
成し、このゲート電極上にゲート線を形成する第5の工
程と、前記ゲート線上に第2の層間膜を形成し、この第
2の層間膜上にデータ線を形成し、このデータ線上に第
3の層間膜を介して第2の遮光膜を形成する第6の工程
と、を少なくとも含むことを特徴とするものであり、
叉、第2態様は、ゲート電極と、このゲート電極直下の
チャンネル領域を挟むように設けられたソース及びドレ
インと、前記チャンネル領域とソース間及び前記チャン
ネル領域とドレイン間に夫々形成されたLDD領域とか
らなる透明基板上に形成された液晶表示装置用の薄膜ト
ランジスタの製造方法において、透明基板上に第1の遮
光膜を形成し、この第1の遮光膜上に第1の層間膜を形
成する第1の工程と、前記第1の層間膜上に第1のポリ
シリコン層を形成し、所定の形状にパターニングした
後、この第1のポリシリコン層上にゲート酸化膜を成膜
する第2の工程と、前記ゲート酸化膜上に第2のポリシ
リコン層を堆積させ、前記チャンネル領域と前記LDD
領域を覆うようにパターニングしてゲート電極を形成す
る第3の工程と、前記ゲート電極上に、ゲート線となる
金属配線層を形成する第4の工程と、前記ゲート電極と
金属配線層とをマスクとしてイオン注入を行い、前記ゲ
ート電極で覆われているLDD領域に低濃度のイオン注
入を行い、前記ゲート電極で覆われていない領域に高濃
度のイオン注入を行うことで、前記ソース領域、ドレイ
ン領域及びLDD領域を同時に形成する第5の工程と、
前記ゲート線上に第2の層間膜を形成し、この第2の層
間膜上にデータ線を形成し、このデータ線上に第3の層
間膜を介して第2の遮光膜を形成する第6の工程と、を
少なくとも含むことを特徴とするものであり、叉、第3
態様は、ゲート電極と、このゲート電極直下のチャンネ
ル領域を挟むように設けられたソース及びドレインと、
前記チャンネル領域とソース間及び前記チャンネル領域
とドレイン間に夫々形成されたLDD領域とからなる透
明基板上に形成された液晶表示装置用の薄膜トランジス
タの製造方法において、透明基板上に第1の遮光膜を形
成し、この第1の遮光膜上に第1の層間膜を形成する第
1の工程と、前記第1の層間膜上に第1のポリシリコン
層を形成し、所定の形状にパターニングした後、この第
1のポリシリコン層上にゲート酸化膜を成膜する第2の
工程と、前記ゲート酸化膜上に第2のポリシリコン層を
堆積させ、前記チャンネル領域と前記LDD領域を覆う
ようにパターニングしてゲート電極を形成すると共に、
前記ゲート電極の先端部の厚みが薄くなるように、断面
形状がテーパをもつように加工する第3の工程と、前記
ゲート電極をマスクとしてイオン注入を行い、前記ソー
ス領域、ドレイン領域及びLDD領域を同時に形成する
第4の工程と、前記ゲート電極上に、ゲート線となる金
属配線層を形成する第5の工程と、前記ゲート線上に第
2の層間膜を形成し、この第2の層間膜上にデータ線を
形成し、このデータ線上に第3の層間膜を介して第2の
遮光膜を形成する第6の工程と、を少なくとも含むこと
を特徴とするものである。
【0014】
【発明の実施の形態】本発明に係わる液晶表示装置用の
薄膜トランジスタは、ゲート電極と、このゲート電極直
下のチャンネル領域を挟むように設けられたソース及び
ドレインと、前記チャンネル領域とソース間及び前記チ
ャンネル領域とドレイン間に夫々形成されたLDD領域
とからなる透明基板上に形成された液晶表示装置用の薄
膜トランジスタにおいて、前記ゲート電極には、前記L
DD領域の一部分又は全てを覆う遮光部が設けられてい
ることを特徴とするものである。
【0015】本発明は、このように構成することで、L
DD部分に到達する光量をおさえ、これにより、光リー
ク電流の低減を図っている。
【0016】
【実施例】以下に、本発明に係わる液晶表示装置用の薄
膜トランジスタとその製造方法の具体例を図面を参照し
ながら詳細に説明する。
【0017】(第1の具体例)図1乃至図4は、本発明
に係わる液晶表示装置用の薄膜トランジスタとその製造
方法の第1の具体例の構造を示す図であって、これらの
図には、ゲート電極11と、このゲート電極11直下の
チャンネル領域5を挟むように設けられたソース7及び
ドレイン8と、前記チャンネル領域5とソース7間及び
前記チャンネル領域5とドレイン8間に夫々形成された
LDD領域6、6とからなる透明基板1上に形成された
液晶表示装置用の薄膜トランジスタにおいて、前記ゲー
ト電極11には、前記LDD領域6、6を全て覆う遮光
部11Aが設けられていることを特徴とする液晶表示装
置用の薄膜トランジスタが示され、又、前記遮光部の幅
W1は、前記薄膜トランジスタ30のチャンネル幅W2
より広く形成したことを特徴とする液晶表示装置用の薄
膜トランジスタが示されている。
【0018】以下に、第1の具体例を更に詳細に説明す
る。
【0019】図1には、アクティブマトリクス型液晶表
示装置の1画素あたりの平面図を示しており、マトリク
ス状に区分された領域に各画素が形成されている。TF
Tは、ゲート線12とデータ線14の交点近傍の第2遮
光膜16下に形成され、画素電極22のスイッチングを
司る。図2に、図1のA−A’線でのTFT周辺部の部
分断面図を示す。また、図3は、図1のB−B’線での
部分断面図である。
【0020】ガラス等の透明絶縁性基板1上に、各画素
のスイッチング素子となるTFT30がアレイ状に形成
されている。このTFT基板と、対向電極が形成された
対向基板21との間に液晶層20が封入されて液晶表示
装置が構成されている。本具体例において、第2の遮光
膜16は、TFT基板側に形成されているが、対向基板
側に形成されていてもかまわない。
【0021】TFT基板上に形成されている各層につい
て以下に説明する。
【0022】TFTは、ソース7、ドレイン8となる第
1のポリシリコン層31と、ゲート電極11となる第2
のポリシリコン層32と、それらの層間のゲート酸化膜
10とで構成されている。TFT30と透明絶縁性基板
1の間には、このTFT基板側からの反射光がTFT3
0に入射するのを遮蔽するための第1遮光膜2が設けら
れている。第1遮光膜2とTFT30の間には、SiO
から成る第1層間膜3が設けられている。ゲート電極
11である第2のポリシリコン層32と、ゲート酸化膜
10と、走査信号線(ゲート線)となる金属配線層12
とを覆って、SiNから成る第2層間膜13が設けられ
ている。第2層間膜13上にはAlから成るデータ信号
線14を挟んで、SiNから成る第3層間膜15が形成
されている。データ信号線14は、ゲート線12と直交
する方向に複数本設けられており、このデータ信号線1
4は、第2層間膜13とゲート酸化膜10に設けられた
コンタクトホール18を介してソース7に接続されてい
る。
【0023】更に、第3層間膜15上には、Alから成
る第2遮光膜16がTFT領域4及び配線部分を覆うよ
うに設けられている。更に、第3層間膜15及び第2遮
光膜16を覆って、平坦化のための第4層間膜17が設
けられている。そして、第4層間膜17、第2遮光膜1
6、第3層間膜15、第2層間膜13及びゲート酸化膜
10には、コンタクトホール19が形成されている。第
4層間膜17上には各画素にパターニングされたITO
膜が形成されており、コンタクトホール19を介してド
レイン8に接続されることで、画素電極として機能する
ようになっている。
【0024】次に、各層の形成方法について述べる。
【0025】まず、ガラスなどの絶縁性基板1上に第1
遮光膜2を形成する。第1遮光膜2には、タングステン
シリサイドを用いる。なお、第1遮光膜2にはクロム等
を用いても良い。タングステンシリサイドは後に加えら
れるTFTの熱工程に対して安定な性質を持ち、膜厚
0.1μm程度で充分な遮光性能を持つ。本具体例では
膜厚0.175μmとした。第1遮光膜2は、スパッタ
リング法もしくはCVD法で成膜する。
【0026】この第1遮光膜2を覆って、第1層間膜3
が形成される。ここでは、例えば、SiO膜をCVD
法で成膜する。この第1層間膜3の膜厚は、下地に用い
たガラス基板1から金属等の不純物がTFT工程を経る
うちに拡散してTFTに電気的な影響を及ぼすのを防ぐ
のに充分な厚さが必要である。このことから、例えば1
μmとする。
【0027】この第1層間膜3上にTFTを形成する。
まず、CVD法によりボロンをドープしたアモルファス
シリコン層を0.075μmの厚さに成膜した後、レー
ザーアニール工程を加え、更に、フォトリソグラフィ工
程とエッチング工程とを加えて第1のポリシリコン層3
1を形成する。このポリシリコン層31を覆ってゲート
酸化膜10を0.1μm厚にCVD法で成膜する。
【0028】次に、イオン注入法で低注入(LDD)領
域6及びソース7、ドレイン8を形成する。まず、図4
(a)に示したように、チャネル5及びLDD領域6を
覆うようにフォトリソグラフィ法でパターニングし、N
型MOS-TFTにはリンイオンを、P型MOS-TFT
にはボロンを注入する。次に、図4(b)に示したよう
に、チャネル5のみを覆うように再度フォトリソグラフ
ィを行って、イオン注入を行うことによりLDD領域6
及びソース7、ドレイン8を形成し、不純物の活性化ア
ニールを行う。次に、第2のポリシリコン層32をCV
D法で0.07μm厚に成膜してパターニングし、ゲー
ト電極11を形成する。この時、チャネル5及びLDD
領域6、6を覆うようにパターニングすることで、ゲー
トオーバーラップLDD構造(GOLD構造)を実現す
る。
【0029】TFT30を作製した後、ゲート線12と
なる金属配線層をAlスパッタリングにより0.2μm
厚に形成し、SiNから成る第2層間膜13をCVD法
で0.4μmの膜厚に成膜する。金属もしくは金属シリ
サイド等と比較して反射率が低いポリシリコン層をゲー
ト電極として下層に形成することで、TFT内部の乱反
射を低減できる。
【0030】第2層間膜13の上には、第2の金属配線
層を形成する。これは、Alをスパッタリングして成膜
し、データ線14となるようパターニングする。データ
線14は、第2の層間膜13に形成されたコンタクトホ
ール18を介してソース7と接続されている。
【0031】更に、データ線14と第2の層間膜13を
覆って、SiNから成る第3の層間膜15を0.4μm
厚に成膜する。この上にはAlを0.5μm厚にスパッ
タリングして、第2の遮光膜16を形成する。第2の遮
光膜16はブラックマトリクスとして、TFT領域4及
び配線領域を覆うようにパターニングされている。
【0032】更に、第2の遮光膜16及び第3の層間膜
15を覆って、平坦化のための第4層間膜17を0.8
μm塗布する。そして、第4層間膜17、第2遮光膜1
6、第3層間膜15、第2層間膜13及びゲート酸化膜
10に設けられたコンタクトホール19を、ドレイン8
に接続する。最後に、ITO膜をスパッタリング法で成
膜し、各画素電極22の形状にパターニングする。
【0033】その後、対向基板を形成して貼り合わせ、
液晶層を注入することで、液晶表示装置が完成する。
【0034】このように、第1の具体例の液晶表示装置
用の薄膜トランジスタの製造方法は、ゲート電極11
と、このゲート電極11直下のチャンネル領域5を挟む
ように設けられたソース7及びドレイン8と、前記チャ
ンネル領域5とソース7間及び前記チャンネル領域5と
ドレイン8間に夫々形成されたLDD領域6、6とから
なる透明基板1上に形成された液晶表示装置用の薄膜ト
ランジスタの製造方法において、透明基板1上に第1の
遮光膜2を形成し、この第1の遮光膜2上に第1の層間
膜3を形成する第1の工程と、前記第1の層間膜3上に
第1のポリシリコン層31を形成し、所定の形状にパタ
ーニングした後、この第1のポリシリコン層31上にゲ
ート酸化膜10を成膜する第2の工程と、前記第1のポ
リシリコン層31上のチャンネル領域5及びLDD領域
6、6となる部分を覆い、ソース領域及びドレイン領域
となる領域にイオン注入する第3の工程と、前記チャン
ネル領域5のみを覆い、ソース領域、ドレイン領域及び
LDD領域となる部分に更にイオン注入して、前記ソー
ス領域7、ドレイン領域8及びLDD領域6、6を形成
する第4の工程と、第2のポリシリコン層32を成膜
し、前記チャンネル領域5、LDD領域6、6を覆うよ
うにパターニングして、ゲート電極11を形成し、この
ゲート電極11上にゲート線12を形成する第5の工程
と、前記ゲート線12上に第2の層間膜2を形成し、こ
の第2の層間膜上にデータ線14を形成し、このデータ
線14上に第3の層間膜15を介して第2の遮光膜16
を形成する第6の工程とを少なくとも含むことを特徴と
するものである。
【0035】なお、上記説明では、LDD領域の全てを
覆うようにしたが、LDD領域の一部を部分的に覆うよ
うにしても良い。この場合、LDD領域の全てを覆う場
合に比べて、少し効果が悪くなるが、本発明の目的は達
成することが出来る。
【0036】(第2の具体例)GOLD構造を作製する
際に、図5に示すように、ゲート電極11となるポリシ
リコン層32をマスクとしてイオン注入を行う方法もあ
る。この場合、ソース7、ドレイン8となるポリシリコ
ン層31を形成する工程までは、第1の具体例と同じで
ある。第1のポリシリコン層31を形成し、ゲート酸化
膜10を0.1μm厚に成膜した後、第2のポリシリコ
ン層32を0.07μm厚に成膜した後パターニングし
て、ゲート電極11を形成する。この時、ゲート電極1
1は、チャネル5及びLDD領域6、6を覆うように形
成する。次に、ゲート線12となる金属配線層を、チャ
ネル長Lと同じ長さになるように、例えば、タングステ
ンシリサイドのスパッタリングで0.2μm厚に形成す
る。この後、イオン注入を行うことで、金属配線層12
に覆われていない第2のポリシリコン層32下部には、
イオンを低濃度に注入することができ、ソース領域7と
ドレイン領域8とLDD6、6領域を一度に形成するこ
とができる。
【0037】このように、第2の具体例の製造方法は、
ゲート電極11と、このゲート電極11直下のチャンネ
ル領域5を挟むように設けられたソース7及びドレイン
8と、前記チャンネル領域5とソース7間及び前記チャ
ンネル領域5とドレイン8間に夫々形成されたLDD領
域6、6とからなる透明基板1上に形成された液晶表示
装置用の薄膜トランジスタの製造方法において、透明基
板1上に第1の遮光膜2を形成し、この第1の遮光膜2
上に第1の層間膜3を形成する第1の工程と、前記第1
の層間膜3上に第1のポリシリコン層31を形成し、所
定の形状にパターニングした後、この第1のポリシリコ
ン層31上にゲート酸化膜10を成膜する第2の工程
と、前記ゲート酸化膜10上に第2のポリシリコン層3
2を堆積させ、前記チャンネル領域5と前記LDD領域
6、6を覆うようにパターニングしてゲート電極11を
形成する第3の工程と、前記ゲート電極11上に、ゲー
ト線12となる金属配線層を形成する第4の工程と、前
記ゲート電極11と金属配線層とをマスクとしてイオン
注入を行い、前記ゲート電極11で覆われているLDD
領域6、6に低濃度のイオン注入を行い、前記ゲート電
極11で覆われていない領域に高濃度のイオン注入を行
うことで、前記ソース領域7、ドレイン領域8及びLD
D領域6、6を同時に形成する第5の工程と、前記ゲー
ト線12上に第2の層間膜13を形成し、この第2の層
間膜13上にデータ線14を形成し、このデータ線14
上に第3の層間膜15を介して第2の遮光膜16を形成
する第6の工程と、を少なくとも含むことを特徴とする
ものである。
【0038】(第3の具体例)また、図6に示すよう
に、ゲート電極11となる第2のポリシリコン層32の
チャネル長方向の端部11Bをテーパ状に加工すること
で、イオン注入工程を簡単に構成しても良い。この場
合、第一のポリシリコン層31を成膜してパターニング
したのちゲート酸化膜10を成膜し、更に、ゲート電極
11となるポリシリコン層32を成膜し、更に、マスク
となる酸化膜を成膜する。この酸化膜でポリシリコン層
32をパターニングし、異方性エッチングを行ってチャ
ネル長方向のゲート電極端をテーパ状11aに加工す
る。この後、イオン注入を行うことで、テーパ11B下
部のポリシリコン層31には不純物が低濃度に注入され
ることから、LDD領域6、6をゲート電極11下部に
形成し、同時にソース領域7、ドレイン領域8を作成で
きる。
【0039】このように、第3の具体例の製造方法は、
ゲート電極11と、このゲート電極11直下のチャンネ
ル領域5を挟むように設けられたソース7及びドレイン
8と、前記チャンネル領域5とソース7間及び前記チャ
ンネル領域5とドレイン8間に夫々形成されたLDD領
域6、6とからなる透明基板1上に形成された液晶表示
装置用の薄膜トランジスタの製造方法において、透明基
板1上に第1の遮光膜2を形成し、この第1の遮光膜2
上に第1の層間膜3を形成する第1の工程と、前記第1
の層間膜3上に第1のポリシリコン層31を形成し、所
定の形状にパターニングした後、この第1のポリシリコ
ン層31上にゲート酸化膜10を成膜する第2の工程
と、前記ゲート酸化膜10上に第2のポリシリコン層3
2を堆積させ、前記チャンネル領域5と前記LDD領域
6、6とを覆うようにパターニングしてゲート電極11
を形成すると共に、前記ゲート電極11の先端部の厚み
が薄くなるように、断面形状がテーパ11Bをもつよう
に加工する第3の工程と、前記ゲート電極11をマスク
としてイオン注入を行い、前記ソース領域7、ドレイン
領域8及びLDD領域6、6を同時に形成する第4の工
程と、前記ゲート電極11上に、ゲート線12となる金
属配線層を形成する第5の工程と、前記ゲート線12上
に第2の層間膜13を形成し、この第2の層間膜13上
にデータ線14を形成し、このデータ線14上に第3の
層間膜15を介して第2の遮光膜16を形成する第6の
工程と、を少なくとも含むことを特徴とするものであ
る。
【0040】
【発明の効果】本発明に係わる液晶表示装置用の薄膜ト
ランジスタによれば、特に、光に対する感度が高いLD
D領域をゲート電極で覆うことにより、TFTの下側に
設けられた第1の遮光膜とTFTの上側に形成される第
2の遮光膜とにおいて乱反射されてLDD部分に到達す
る光量を抑えることが出来るから、光リーク電流の低減
が図られ、ライトバルブ表示画面のコントラストを向上
させることを可能にした。
【図面の簡単な説明】
【図1】本発明に係わる液晶表示装置用の薄膜トランジ
スタの平面図である。
【図2】図1のA−A’部分の断面図である。
【図3】図1のB−B’部分の断面図である。
【図4】イオン注入工程を示す図である。
【図5】本発明の第2の具体例を示す図である。
【図6】本発明の第3の具体例を示す図である。
【図7】従来のの薄膜トランジスタの平面図である。
【図8】図7のA−A’部分の断面図である。
【図9】図7のB−B’部分の断面図である。
【符号の説明】
1 ガラス基板 2 第1遮光膜 3 第1層間膜 4 TFT領域 5 チャンネル 6 LDD領域 7 ソース 8 ドレイン 10 ゲート酸化膜 11 ゲート電極 11A 遮光部 11B テーパ部 12 ゲート線 13 第2層間膜 14 データ線 15 第3層間膜 16 第2遮光膜 17 第4層間膜 18 第1コンタクトホール 19 第2コンタクトホール 20 液晶層 21 画素電極 30 TFT 31 第1のポリシリコン層 32 第2のポリシリコン層 W1 遮光部の幅 W2 TFTの幅 L チャンネルの長さ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 勇男 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 2H092 GA17 GA25 GA29 GA34 JA24 JA34 JA37 JA41 JA46 JB51 JB56 KA04 KA10 KB25 MA05 MA07 MA12 MA27 NA01 NA26 PA01 RA05 5C094 AA06 AA25 AA43 AA48 AA53 BA03 BA16 BA43 CA19 DA13 DB01 DB04 EA04 EB02 ED15 FB12 FB15 GB10 5F110 AA06 BB01 CC02 DD02 EE09 EE23 FF02 FF29 GG02 GG13 GG25 HJ13 HL03 HL23 HM15 HM18 HM20 NN03 NN24 NN42 NN45 NN46 NN47 NN54 NN55 PP03 QQ11 QQ17 QQ19

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 ゲート電極と、このゲート電極直下のチ
    ャンネル領域を挟むように設けられたソース及びドレイ
    ンと、前記チャンネル領域とソース間及び前記チャンネ
    ル領域とドレイン間に夫々形成されたLDD領域とから
    なる透明基板上に形成された液晶表示装置用の薄膜トラ
    ンジスタにおいて、 前記ゲート電極には、前記LDD領域を全て覆う遮光部
    が設けられていることを特徴とする液晶表示装置用の薄
    膜トランジスタ。
  2. 【請求項2】 ゲート電極と、このゲート電極直下のチ
    ャンネル領域を挟むように設けられたソース及びドレイ
    ンと、前記チャンネル領域とソース間及び前記チャンネ
    ル領域とドレイン間に夫々形成されたLDD領域とから
    なる透明基板上に形成された液晶表示装置用の薄膜トラ
    ンジスタにおいて、 前記ゲート電極には、前記LDD領域を部分的に覆う遮
    光部が設けられていることを特徴とする液晶表示装置用
    の薄膜トランジスタ。
  3. 【請求項3】 前記遮光部の幅は、前記薄膜トランジス
    タのチャンネル幅より広く形成したことを特徴とする請
    求項1又は2に記載の液晶表示装置用の薄膜トランジス
    タ。
  4. 【請求項4】 前記遮光部の断面形状は、その先端部分
    が薄くなるようにテーパを有していることを特徴とする
    請求項1乃至3の何れかに記載の液晶表示装置用の薄膜
    トランジスタ。
  5. 【請求項5】 ゲート電極と、このゲート電極直下のチ
    ャンネル領域を挟むように設けられたソース及びドレイ
    ンと、前記チャンネル領域とソース間及び前記チャンネ
    ル領域とドレイン間に夫々形成されたLDD領域とから
    なる透明基板上に形成された液晶表示装置用の薄膜トラ
    ンジスタの製造方法において、 透明基板上に第1の遮光膜を形成し、この第1の遮光膜
    上に第1の層間膜を形成する第1の工程と、 前記第1の層間膜上に第1のポリシリコン層を形成し、
    所定の形状にパターニングした後、この第1のポリシリ
    コン層上にゲート酸化膜を成膜する第2の工程と、 前記第1のポリシリコン層上のチャンネル領域及びLD
    D領域となる部分を覆い、ソース領域及びドレイン領域
    となる領域にイオン注入する第3の工程と、 前記チャンネル領域のみを覆い、ソース領域、ドレイン
    領域及びLDD領域となる部分に更にイオン注入して、
    前記ソース領域、ドレイン領域及びLDD領域を形成す
    る第4の工程と、 第2のポリシリコン層を成膜し、前記チャンネル領域、
    LDD領域を覆うようにパターニングして、ゲート電極
    を形成し、このゲート電極上にゲート線を形成する第5
    の工程と、 前記ゲート線上に第2の層間膜を形成し、この第2の層
    間膜上にデータ線を形成し、このデータ線上に第3の層
    間膜を介して第2の遮光膜を形成する第6の工程と、 を少なくとも含むことを特徴とする液晶表示装置用の薄
    膜トランジスタの製造方法。
  6. 【請求項6】 ゲート電極と、このゲート電極直下のチ
    ャンネル領域を挟むように設けられたソース及びドレイ
    ンと、前記チャンネル領域とソース間及び前記チャンネ
    ル領域とドレイン間に夫々形成されたLDD領域とから
    なる透明基板上に形成された液晶表示装置用の薄膜トラ
    ンジスタの製造方法において、 透明基板上に第1の遮光膜を形成し、この第1の遮光膜
    上に第1の層間膜を形成する第1の工程と、 前記第1の層間膜上に第1のポリシリコン層を形成し、
    所定の形状にパターニングした後、この第1のポリシリ
    コン層上にゲート酸化膜を成膜する第2の工程と、 前記ゲート酸化膜上に第2のポリシリコン層を堆積さ
    せ、前記チャンネル領域と前記LDD領域を覆うように
    パターニングしてゲート電極を形成する第3の工程と、 前記ゲート電極上に、ゲート線となる金属配線層を形成
    する第4の工程と、 前記ゲート電極と金属配線層とをマスクとしてイオン注
    入を行い、前記ゲート電極で覆われているLDD領域に
    低濃度のイオン注入を行い、前記ゲート電極で覆われて
    いない領域に高濃度のイオン注入を行うことで、前記ソ
    ース領域、ドレイン領域及びLDD領域を同時に形成す
    る第5の工程と、 前記ゲート線上に第2の層間膜を形成し、この第2の層
    間膜上にデータ線を形成し、このデータ線上に第3の層
    間膜を介して第2の遮光膜を形成する第6の工程と、 を少なくとも含むことを特徴とする液晶表示装置用の薄
    膜トランジスタの製造方法。
  7. 【請求項7】 ゲート電極と、このゲート電極直下のチ
    ャンネル領域を挟むように設けられたソース及びドレイ
    ンと、前記チャンネル領域とソース間及び前記チャンネ
    ル領域とドレイン間に夫々形成されたLDD領域とから
    なる透明基板上に形成された液晶表示装置用の薄膜トラ
    ンジスタの製造方法において、 透明基板上に第1の遮光膜を形成し、この第1の遮光膜
    上に第1の層間膜を形成する第1の工程と、 前記第1の層間膜上に第1のポリシリコン層を形成し、
    所定の形状にパターニングした後、この第1のポリシリ
    コン層上にゲート酸化膜を成膜する第2の工程と、 前記ゲート酸化膜上に第2のポリシリコン層を堆積さ
    せ、前記チャンネル領域と前記LDD領域を覆うように
    パターニングしてゲート電極を形成すると共に、前記ゲ
    ート電極の先端部の厚みが薄くなるように、断面形状が
    テーパをもつように加工する第3の工程と、 前記ゲート電極をマスクとしてイオン注入を行い、前記
    ソース領域、ドレイン領域及びLDD領域を同時に形成
    する第4の工程と、 前記ゲート電極上に、ゲート線となる金属配線層を形成
    する第5の工程と、 前記ゲート線上に第2の層間膜を形成し、この第2の層
    間膜上にデータ線を形成し、このデータ線上に第3の層
    間膜を介して第2の遮光膜を形成する第6の工程と、 を少なくとも含むことを特徴とする液晶表示装置用の薄
    膜トランジスタの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502747B1 (ko) * 2001-03-28 2005-07-25 가부시키가이샤 히타치세이사쿠쇼 표시장치
JP2009069570A (ja) * 2007-09-14 2009-04-02 Seiko Epson Corp 電気光学装置及び電子機器
CN101144949B (zh) * 2006-09-12 2010-12-29 精工爱普生株式会社 电光装置及电子设备

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
SG114529A1 (en) * 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP2002299632A (ja) * 2001-03-30 2002-10-11 Sanyo Electric Co Ltd 半導体装置及びアクティブマトリクス型表示装置
TW594336B (en) * 2002-01-30 2004-06-21 Sanyo Electric Co Semiconductor display device, method for making the same, and active matrix type display device
TWI244571B (en) * 2002-01-30 2005-12-01 Sanyo Electric Co Semiconductor display device
US7303945B2 (en) * 2002-06-06 2007-12-04 Nec Corporation Method for forming pattern of stacked film and thin film transistor
KR100675626B1 (ko) * 2002-08-22 2007-02-01 엘지.필립스 엘시디 주식회사 액정표시소자
KR100508001B1 (ko) * 2002-12-30 2005-08-17 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR100487437B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 와이드 모드 액정표시장치에서 노말 모드 구동 방법
JP4376522B2 (ja) * 2003-01-24 2009-12-02 シャープ株式会社 電磁波検出器
TWI222227B (en) * 2003-05-15 2004-10-11 Au Optronics Corp Method for forming LDD of semiconductor devices
US7215306B2 (en) 2003-12-22 2007-05-08 Wintek Corporation Driving apparatus for an active matrix organic light emitting display
JP4884660B2 (ja) * 2004-08-11 2012-02-29 シャープ株式会社 薄膜トランジスタ装置の製造方法
KR100659761B1 (ko) * 2004-10-12 2006-12-19 삼성에스디아이 주식회사 반도체소자 및 그 제조방법
TW200913269A (en) * 2007-09-03 2009-03-16 Chunghwa Picture Tubes Ltd Thin film transistor and manufacturing method thereof
JP5003366B2 (ja) * 2007-09-10 2012-08-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR20120078293A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
TWI578509B (zh) * 2015-07-23 2017-04-11 友達光電股份有限公司 畫素結構
KR102514320B1 (ko) * 2015-12-24 2023-03-27 삼성디스플레이 주식회사 표시 장치
KR102510397B1 (ko) 2017-09-01 2023-03-16 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 디스플레이 장치
CN110993640B (zh) * 2019-10-24 2024-03-05 合肥维信诺科技有限公司 显示面板和显示装置
CN111077712A (zh) * 2020-01-02 2020-04-28 上海中航光电子有限公司 液晶装置及其制作方法、光固化打印设备
JP7028281B2 (ja) * 2020-06-16 2022-03-02 セイコーエプソン株式会社 電気光学装置、及び電子機器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502747B1 (ko) * 2001-03-28 2005-07-25 가부시키가이샤 히타치세이사쿠쇼 표시장치
CN101144949B (zh) * 2006-09-12 2010-12-29 精工爱普生株式会社 电光装置及电子设备
JP2009069570A (ja) * 2007-09-14 2009-04-02 Seiko Epson Corp 電気光学装置及び電子機器

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