JP2002174825A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
- Publication number
- JP2002174825A JP2002174825A JP2000372938A JP2000372938A JP2002174825A JP 2002174825 A JP2002174825 A JP 2002174825A JP 2000372938 A JP2000372938 A JP 2000372938A JP 2000372938 A JP2000372938 A JP 2000372938A JP 2002174825 A JP2002174825 A JP 2002174825A
- Authority
- JP
- Japan
- Prior art keywords
- tft
- film
- semiconductor layer
- mountain
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 ＴＦＴ基板裏面からＴＦＴのチャネルへの光
の入射を確実に防止する構造を提供する。 【解決手段】 画素ＴＦＴが基板に掘り込まれた溝の中
に配置される構造を有するアクティブマトリクス型液晶
表示装置において、ＴＦＴの周囲に溝を掘らずに山状に
残した部分を有し、ＴＦＴの半導体層７の下に配置され
る下部遮光膜４が少なくとも前記山状の部分２ａの上ま
でかかるように形成されており、ＴＦＴの半導体層上に
形成される金属電極層９が該山状部分２ａの頂部にまで
延在しており、前記下部遮光膜４と金属電極層９間の層
間絶縁膜（５，８）の膜厚を、前記山状部分の頂部で他
の部分に比べて薄くする。
の入射を確実に防止する構造を提供する。 【解決手段】 画素ＴＦＴが基板に掘り込まれた溝の中
に配置される構造を有するアクティブマトリクス型液晶
表示装置において、ＴＦＴの周囲に溝を掘らずに山状に
残した部分を有し、ＴＦＴの半導体層７の下に配置され
る下部遮光膜４が少なくとも前記山状の部分２ａの上ま
でかかるように形成されており、ＴＦＴの半導体層上に
形成される金属電極層９が該山状部分２ａの頂部にまで
延在しており、前記下部遮光膜４と金属電極層９間の層
間絶縁膜（５，８）の膜厚を、前記山状部分の頂部で他
の部分に比べて薄くする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶プロジェクタ
ーなどの液晶表示装置の画素構造に関し、詳しくは、薄
膜トランジスタ（ＴＦＴ）により液晶のスイッチングを
行うライトバルブ用アクティブマトリクス型液晶表示装
置の遮光性の改良に関する。また本発明は、該液晶表示
装置の製造方法に関する。
ーなどの液晶表示装置の画素構造に関し、詳しくは、薄
膜トランジスタ（ＴＦＴ）により液晶のスイッチングを
行うライトバルブ用アクティブマトリクス型液晶表示装
置の遮光性の改良に関する。また本発明は、該液晶表示
装置の製造方法に関する。
【０００２】
【従来の技術】近年、壁掛けＴＶや投射型ＴＶ、あるい
は、ＯＡ機器用ディスプレイとして液晶パネルを用いた
各種表示装置の開発が行われている。液晶パネルの中で
もアクティブ素子である薄膜トランジスタを液晶表示装
置に組み込んだアクティブマトリックス液晶ディスプレ
イは、走査線数が増加してもコントラストや応答速度が
低下しない等の利点から、高品位のＯＡ機器用表示装置
やハイビジョン用表示装置を実現する上で有力であり、
液晶プロジェクションなどの投射型液晶ディスプレイに
おいては、大画面表示が容易に得られる。
は、ＯＡ機器用ディスプレイとして液晶パネルを用いた
各種表示装置の開発が行われている。液晶パネルの中で
もアクティブ素子である薄膜トランジスタを液晶表示装
置に組み込んだアクティブマトリックス液晶ディスプレ
イは、走査線数が増加してもコントラストや応答速度が
低下しない等の利点から、高品位のＯＡ機器用表示装置
やハイビジョン用表示装置を実現する上で有力であり、
液晶プロジェクションなどの投射型液晶ディスプレイに
おいては、大画面表示が容易に得られる。
【０００３】通常、液晶プロジェクション用途に使用さ
れるライトバルブ用アクティブマトリクス型液晶表示装
置では、小さな素子に強力な光を入射して、ＴＦＴによ
り液晶をスイッチングすることにより画素毎のＯＮ／Ｏ
ＦＦを行って、透過する光を画像情報に応じて制御し、
透過した光をレンズなどの光学素子を介してスクリーン
上などに拡大投影しているが、その際、ＴＦＴの活性層
をポリシリコン（ｐ−Ｓｉ）により形成すると、入射光
による影響はもちろんのこと、レンズなどの光学系から
の反射光によってもＴＦＴのチャネル部において光励起
によるオフ時のリーク電流が発生し、クロストークなど
表示品位上の問題を引き起こす原因となっている。
れるライトバルブ用アクティブマトリクス型液晶表示装
置では、小さな素子に強力な光を入射して、ＴＦＴによ
り液晶をスイッチングすることにより画素毎のＯＮ／Ｏ
ＦＦを行って、透過する光を画像情報に応じて制御し、
透過した光をレンズなどの光学素子を介してスクリーン
上などに拡大投影しているが、その際、ＴＦＴの活性層
をポリシリコン（ｐ−Ｓｉ）により形成すると、入射光
による影響はもちろんのこと、レンズなどの光学系から
の反射光によってもＴＦＴのチャネル部において光励起
によるオフ時のリーク電流が発生し、クロストークなど
表示品位上の問題を引き起こす原因となっている。
【０００４】本願出願人は、ＴＦＴのチャネル部への光
入射を阻止するために、これまで数々の提案を行ってい
る。例えば、特開平９−８０４７６号公報では、ＴＦＴ
の下部、つまり、光源からの光入射の反対側に遮光膜を
設け、光学系からの反射光の入射を阻止し、該遮光膜が
形成される基板面に粗面を形成しておくことで、遮光膜
の形成されていない部分から入射した反射光を基板内で
乱反射させてＴＦＴへの入射を防止していた。
入射を阻止するために、これまで数々の提案を行ってい
る。例えば、特開平９−８０４７６号公報では、ＴＦＴ
の下部、つまり、光源からの光入射の反対側に遮光膜を
設け、光学系からの反射光の入射を阻止し、該遮光膜が
形成される基板面に粗面を形成しておくことで、遮光膜
の形成されていない部分から入射した反射光を基板内で
乱反射させてＴＦＴへの入射を防止していた。
【０００５】また、特開２０００−１６４８７５号公報
では、基板に凹部を形成し、該凹部内に遮光膜を形成
し、更に該遮光膜で蔽われた凹部内にＴＦＴのチャネル
部を形成して、反射光の入射を阻止する構成を提案して
いる。
では、基板に凹部を形成し、該凹部内に遮光膜を形成
し、更に該遮光膜で蔽われた凹部内にＴＦＴのチャネル
部を形成して、反射光の入射を阻止する構成を提案して
いる。
【０００６】
【発明が解決しようとする課題】図２５は、特開２００
０−１６４８７５号公報に基づく液晶表示装置の製造過
程における部分平面図(図２５（ａ）)と、そのＧ−Ｇ’
線での断面図（図２５（ｂ））である。
０−１６４８７５号公報に基づく液晶表示装置の製造過
程における部分平面図(図２５（ａ）)と、そのＧ−Ｇ’
線での断面図（図２５（ｂ））である。
【０００７】同図において、１はガラス基板などの透明
絶縁性基板であり、該基板上の下地絶縁膜２の凹部
（溝）内壁にはＷＳｉなどにより下部遮光膜４が形成さ
れている。該下部遮光膜４を覆って基板上に第１層間膜
５が形成され、前記下部遮光膜４で囲まれた部分にＴＦ
Ｔのチャネル層となるポリシリコンからなる半導体層
７、該半導体層７上にゲート絶縁膜８を介してゲート線
９が形成されている。該構成によれば、光学系からなど
の反射光の入射がかなり阻止され、表示品位を高めるこ
とが可能である。また、該構成は、積層膜の重なり合い
による凹凸を低減するにも有効である。
絶縁性基板であり、該基板上の下地絶縁膜２の凹部
（溝）内壁にはＷＳｉなどにより下部遮光膜４が形成さ
れている。該下部遮光膜４を覆って基板上に第１層間膜
５が形成され、前記下部遮光膜４で囲まれた部分にＴＦ
Ｔのチャネル層となるポリシリコンからなる半導体層
７、該半導体層７上にゲート絶縁膜８を介してゲート線
９が形成されている。該構成によれば、光学系からなど
の反射光の入射がかなり阻止され、表示品位を高めるこ
とが可能である。また、該構成は、積層膜の重なり合い
による凹凸を低減するにも有効である。
【０００８】しかしながら、下部遮光膜４上に形成され
る第１層間膜５は、ポリシリコンからなる半導体層７へ
の汚染を防止するため、更には下部遮光膜４としてＷＳ
ｉなどの導電性材料を用いた場合に、下部遮光膜がバッ
クゲートとして作用することを防止するために、その膜
厚をかなり大きく取っている。そのため、図示したよう
に下部遮光膜４とゲート線９との隙間からわずかながら
光が入射し、この入射した光は第１層間膜５内を乱反射
しながら半導体層７に到達して、リーク電流を発生さ
せ、画質を低下させる原因となっていた。
る第１層間膜５は、ポリシリコンからなる半導体層７へ
の汚染を防止するため、更には下部遮光膜４としてＷＳ
ｉなどの導電性材料を用いた場合に、下部遮光膜がバッ
クゲートとして作用することを防止するために、その膜
厚をかなり大きく取っている。そのため、図示したよう
に下部遮光膜４とゲート線９との隙間からわずかながら
光が入射し、この入射した光は第１層間膜５内を乱反射
しながら半導体層７に到達して、リーク電流を発生さ
せ、画質を低下させる原因となっていた。
【０００９】従って、本発明の目的は、画素ＴＦＴを基
板に設けた溝内に配置する構造を有するアクティブマト
リクス型液晶表示装置において、下部遮光膜の端部から
入射する光が画素ＴＦＴの半導体層に到達しない構成を
提供することにある。
板に設けた溝内に配置する構造を有するアクティブマト
リクス型液晶表示装置において、下部遮光膜の端部から
入射する光が画素ＴＦＴの半導体層に到達しない構成を
提供することにある。
【００１０】
【発明を解決するための手段】本発明者らは、上記課題
に鑑み鋭意検討した結果、前記基板への溝形成に際して
画素ＴＦＴの周辺部に溝を掘らない部分を山状に残し、
該山の頂部にまで下部遮光膜を延在させると共に、該下
部遮光膜上に形成される層間膜を前記山状の部分につい
ては薄くしておき、後工程で形成されるゲート線などの
金属配線層と下部遮光膜との間隔を狭くすることで、光
の進入をより確実に阻止できることを見出し、本発明に
到達した。
に鑑み鋭意検討した結果、前記基板への溝形成に際して
画素ＴＦＴの周辺部に溝を掘らない部分を山状に残し、
該山の頂部にまで下部遮光膜を延在させると共に、該下
部遮光膜上に形成される層間膜を前記山状の部分につい
ては薄くしておき、後工程で形成されるゲート線などの
金属配線層と下部遮光膜との間隔を狭くすることで、光
の進入をより確実に阻止できることを見出し、本発明に
到達した。
【００１１】すなわち本発明は、 （１）画素ＴＦＴが基板に掘り込まれた溝の中に配置さ
れる構造を有するアクティブマトリクス型液晶表示装置
において、ＴＦＴの周囲に溝を掘らずに山状に残した部
分を有し、ＴＦＴの半導体層の下に配置される下部遮光
膜が少なくとも前記山状の部分の上までかかるように形
成されており、ＴＦＴの半導体層上に形成される金属電
極層が該山状部分の頂部にまで延在しており、前記下部
遮光膜と金属電極層間の層間絶縁膜の膜厚を、前記山状
部分の頂部で他の部分に比べて薄くしたことを特徴とす
る液晶表示装置、
れる構造を有するアクティブマトリクス型液晶表示装置
において、ＴＦＴの周囲に溝を掘らずに山状に残した部
分を有し、ＴＦＴの半導体層の下に配置される下部遮光
膜が少なくとも前記山状の部分の上までかかるように形
成されており、ＴＦＴの半導体層上に形成される金属電
極層が該山状部分の頂部にまで延在しており、前記下部
遮光膜と金属電極層間の層間絶縁膜の膜厚を、前記山状
部分の頂部で他の部分に比べて薄くしたことを特徴とす
る液晶表示装置、
【００１２】（２）前記下部遮光膜と金属電極層間の層
間絶縁膜が、下部遮光膜と半導体層間に形成される第１
層間膜と、半導体層と金属電極層間に形成されるゲート
絶縁膜を含み、前記山状部分の頂部において、前記第１
層間膜の膜厚方向の少なくとも一部がエッチングされて
いることを特徴とする（１）に記載の液晶表示装置、
間絶縁膜が、下部遮光膜と半導体層間に形成される第１
層間膜と、半導体層と金属電極層間に形成されるゲート
絶縁膜を含み、前記山状部分の頂部において、前記第１
層間膜の膜厚方向の少なくとも一部がエッチングされて
いることを特徴とする（１）に記載の液晶表示装置、
【００１３】（３）前記山上の部分において、前記第１
層間膜が除去されて遮光用金属膜を露出させた後、前記
第１層間膜よりも薄い第２層間膜が形成され、その後、
ゲート絶縁膜が形成されていることを特徴とする（２）
に記載の液晶表示装置、
層間膜が除去されて遮光用金属膜を露出させた後、前記
第１層間膜よりも薄い第２層間膜が形成され、その後、
ゲート絶縁膜が形成されていることを特徴とする（２）
に記載の液晶表示装置、
【００１４】（４）前記山状の部分が、ＴＦＴの周りを
囲むように形成されていることを特徴とする（１）乃至
（３）のいずれか１項に記載の液晶表示装置、
囲むように形成されていることを特徴とする（１）乃至
（３）のいずれか１項に記載の液晶表示装置、
【００１５】（５）前記山状の部分が、ゲート線と平行
な方向にＴＦＴの半導体層が形成される領域が溝状にな
るように、該領域の両側に形成されていることを特徴と
する（１）乃至（３）のいずれか１項に記載の液晶表示
装置、
な方向にＴＦＴの半導体層が形成される領域が溝状にな
るように、該領域の両側に形成されていることを特徴と
する（１）乃至（３）のいずれか１項に記載の液晶表示
装置、
【００１６】（６）前記ＴＦＴの半導体層の一部が蓄積
容量部を構成し、該蓄積容量部の半導体層と下部遮光膜
間の層間膜がＴＦＴ部分より薄くされていることを特徴
とする（４）又は（５）に記載の液晶表示装置、に関す
る。
容量部を構成し、該蓄積容量部の半導体層と下部遮光膜
間の層間膜がＴＦＴ部分より薄くされていることを特徴
とする（４）又は（５）に記載の液晶表示装置、に関す
る。
【００１７】また、本発明は、 （７）画素ＴＦＴが基板に掘り込まれた溝の中に配置さ
れる構造を有するアクティブマトリクス型液晶表示装置
の製造方法であって、透明絶縁性基板上に下地絶縁膜を
成膜する工程、該下地絶縁膜をエッチングし画素ＴＦＴ
の配置される溝を形成する工程、該溝内壁に下部遮光膜
を形成する工程、該下部遮光膜を覆って第１層間膜を基
板全面に形成する工程、前記溝内に半導体層を形成する
工程、該半導体層上にゲート絶縁膜を介して金属電極層
を形成する工程を含む製造方法において、前記溝を形成
する際にＴＦＴの周囲に溝を掘らずに山状に残した部分
を形成し、ＴＦＴの半導体層の下に配置される下部遮光
膜が少なくとも前記山状の部分の上までかかるように形
成され、ＴＦＴの半導体層上部に形成される金属電極層
が該山状部分の頂部にまで延在しており、前記下部遮光
膜と金属電極層間の層間絶縁膜の膜厚が、前記山状部分
の頂部で他の部分より薄くなるようにその膜厚方向の少
なくとも一部をエッチング除去する工程を有することを
特徴とする液晶表示装置、
れる構造を有するアクティブマトリクス型液晶表示装置
の製造方法であって、透明絶縁性基板上に下地絶縁膜を
成膜する工程、該下地絶縁膜をエッチングし画素ＴＦＴ
の配置される溝を形成する工程、該溝内壁に下部遮光膜
を形成する工程、該下部遮光膜を覆って第１層間膜を基
板全面に形成する工程、前記溝内に半導体層を形成する
工程、該半導体層上にゲート絶縁膜を介して金属電極層
を形成する工程を含む製造方法において、前記溝を形成
する際にＴＦＴの周囲に溝を掘らずに山状に残した部分
を形成し、ＴＦＴの半導体層の下に配置される下部遮光
膜が少なくとも前記山状の部分の上までかかるように形
成され、ＴＦＴの半導体層上部に形成される金属電極層
が該山状部分の頂部にまで延在しており、前記下部遮光
膜と金属電極層間の層間絶縁膜の膜厚が、前記山状部分
の頂部で他の部分より薄くなるようにその膜厚方向の少
なくとも一部をエッチング除去する工程を有することを
特徴とする液晶表示装置、
【００１８】（８）前記山状部分の頂部の第１層間膜を
下部遮光膜が露出するように除去した後、前記第１層間
膜よりも薄い第２層間膜を全面に形成し、該第２層間膜
上に半導体層を形成することを特徴とする（７）に記載
の製造方法、
下部遮光膜が露出するように除去した後、前記第１層間
膜よりも薄い第２層間膜を全面に形成し、該第２層間膜
上に半導体層を形成することを特徴とする（７）に記載
の製造方法、
【００１９】（９）前記山状の部分を、ＴＦＴの周りを
囲むように形成することを特徴とする（７）又は（８）
に記載の製造方法、
囲むように形成することを特徴とする（７）又は（８）
に記載の製造方法、
【００２０】（１０）前記山状の部分を、ゲート線と平
行な方向にＴＦＴの半導体層が形成される領域が溝状に
なるように、該領域の両側に形成することを特徴とする
（７）又は（８）に記載の製造方法、
行な方向にＴＦＴの半導体層が形成される領域が溝状に
なるように、該領域の両側に形成することを特徴とする
（７）又は（８）に記載の製造方法、
【００２１】（１１）前記ＴＦＴの半導体層の一部が蓄
積容量部を構成し、該蓄積容量部の半導体層と下部遮光
膜間の層間膜のうち、第１層間膜の膜厚方向の少なくと
も一部をＴＦＴ部分より薄くする工程を有することを特
徴とする（９）又は（１０）に記載の製造方法、
積容量部を構成し、該蓄積容量部の半導体層と下部遮光
膜間の層間膜のうち、第１層間膜の膜厚方向の少なくと
も一部をＴＦＴ部分より薄くする工程を有することを特
徴とする（９）又は（１０）に記載の製造方法、
【００２２】（１２）前記蓄積容量部の第１層間膜を薄
くする工程は、前記山状部分の頂部のエッチングと同時
に行われることを特徴とする（１１）に記載の製造方
法、に関する。
くする工程は、前記山状部分の頂部のエッチングと同時
に行われることを特徴とする（１１）に記載の製造方
法、に関する。
【００２３】
【発明の実施の形態】図１は、本発明の第１の実施形態
になる液晶表示装置における画素構造の製造過程の一平
面図を示す。図２、図３は図１のＡ−Ａ’線及びＢ−
Ｂ’線での断面図をそれぞれ示している。ガラスなどの
透明絶縁性基板１上に下地絶縁膜２が形成されており、
ＴＦＴの半導体層部分を取り囲むように山状部分２ａが
残されている。下部遮光膜４は該山状部分２ａを覆って
形成されており、該下部遮光膜４上には厚い第１層間膜
５が形成され、山状部分２ａに囲まれた部分にＴＦＴの
チャネル部が配置されるように第１層間膜５上にポリシ
リコンからなる半導体層７が形成されている。図３に示
すように、半導体層７は、チャネル部７ａ、ＬＤＤ領域
７ｂが山状部分２ａに囲まれるように配置されている。
更にゲート絶縁膜８を介してゲート線９が配置されてい
る。前記山状部分２ａの頂部では第１層間膜５は他の部
分より薄く形成されており、下部遮光膜４とゲート線９
との間隔が狭められている。このため、光学系からなど
の反射光は該山の頂部を通過することができず、効果的
にＴＦＴのチャネル部への進入が阻止され、リーク電流
の発生を防止することができる。なお、１０は蓄積容量
部の上部電極であり、その一部には後工程で画素電極と
のコンタクトが取れるようにコンタクト部１６を開口し
て形成されている。
になる液晶表示装置における画素構造の製造過程の一平
面図を示す。図２、図３は図１のＡ−Ａ’線及びＢ−
Ｂ’線での断面図をそれぞれ示している。ガラスなどの
透明絶縁性基板１上に下地絶縁膜２が形成されており、
ＴＦＴの半導体層部分を取り囲むように山状部分２ａが
残されている。下部遮光膜４は該山状部分２ａを覆って
形成されており、該下部遮光膜４上には厚い第１層間膜
５が形成され、山状部分２ａに囲まれた部分にＴＦＴの
チャネル部が配置されるように第１層間膜５上にポリシ
リコンからなる半導体層７が形成されている。図３に示
すように、半導体層７は、チャネル部７ａ、ＬＤＤ領域
７ｂが山状部分２ａに囲まれるように配置されている。
更にゲート絶縁膜８を介してゲート線９が配置されてい
る。前記山状部分２ａの頂部では第１層間膜５は他の部
分より薄く形成されており、下部遮光膜４とゲート線９
との間隔が狭められている。このため、光学系からなど
の反射光は該山の頂部を通過することができず、効果的
にＴＦＴのチャネル部への進入が阻止され、リーク電流
の発生を防止することができる。なお、１０は蓄積容量
部の上部電極であり、その一部には後工程で画素電極と
のコンタクトが取れるようにコンタクト部１６を開口し
て形成されている。
【００２４】該構成の製造方法について、図４〜図１０
を参照して説明する。まず、ガラスなどの透明絶縁性基
板１上に、下地絶縁膜２を成膜する。下地絶縁膜２はガ
ラスからの不純物を防止する役割も果たしており、後工
程でエッチングにより薄くされる部分が１００ｎｍ以上
残るように形成しておくことが望ましい。材料としては
不純物拡散防止の観点からＳｉＯ2膜を用いることが望
ましい。また、山状部分２ａの高さは、後工程で形成さ
れる半導体層７が下部遮光膜の膜厚を加えた山状部分の
頂部より低くなる高さであればよく、また、後工程での
平坦化を考慮した場合には積層される金属層の数によっ
ても変わるため、一概に限定できないが、ここでは、１
μｍ程度残るように形成する。山状部分２ａを残すに
は、図４に示すように、フォトリソグラフィにより山状
部分の上にレジスト３を配置し、等方性エッチングによ
り山状部分を残して下地絶縁膜２をエッチングする。な
お、画素表示領域についても同時に残しておくことで後
工程での平坦化が容易となる。
を参照して説明する。まず、ガラスなどの透明絶縁性基
板１上に、下地絶縁膜２を成膜する。下地絶縁膜２はガ
ラスからの不純物を防止する役割も果たしており、後工
程でエッチングにより薄くされる部分が１００ｎｍ以上
残るように形成しておくことが望ましい。材料としては
不純物拡散防止の観点からＳｉＯ2膜を用いることが望
ましい。また、山状部分２ａの高さは、後工程で形成さ
れる半導体層７が下部遮光膜の膜厚を加えた山状部分の
頂部より低くなる高さであればよく、また、後工程での
平坦化を考慮した場合には積層される金属層の数によっ
ても変わるため、一概に限定できないが、ここでは、１
μｍ程度残るように形成する。山状部分２ａを残すに
は、図４に示すように、フォトリソグラフィにより山状
部分の上にレジスト３を配置し、等方性エッチングによ
り山状部分を残して下地絶縁膜２をエッチングする。な
お、画素表示領域についても同時に残しておくことで後
工程での平坦化が容易となる。
【００２５】このようにして山状部分２ａを形成した
後、下部遮光膜４を成膜する（図５）。下部遮光膜４
は、基板側からの反射光を遮光できればどのような材料
で形成しても良いが、後工程でポリシリコン形成時に不
純物活性化のためなどにアニールするため、熱に強いＷ
Ｓｉなどで形成する。ＷＳｉで形成する場合、下部遮光
膜４の膜厚としては１００ｎｍ以上であれば遮光効果が
得られるが、好ましくは１６０ｎｍ以上とするのが望ま
しい。膜厚の上限は特に規定されず、適宜設計に応じて
選択すればよいが、通常は、５００ｎｍ程度までとすれ
ばよい。ここでは、１７０ｎｍ程度にスパッタ法でＷＳ
ｉ膜を形成し、フォトリソ工程により山状部分２ａに囲
まれた溝部及び山状部分２ａを覆うようにパターニング
する。
後、下部遮光膜４を成膜する（図５）。下部遮光膜４
は、基板側からの反射光を遮光できればどのような材料
で形成しても良いが、後工程でポリシリコン形成時に不
純物活性化のためなどにアニールするため、熱に強いＷ
Ｓｉなどで形成する。ＷＳｉで形成する場合、下部遮光
膜４の膜厚としては１００ｎｍ以上であれば遮光効果が
得られるが、好ましくは１６０ｎｍ以上とするのが望ま
しい。膜厚の上限は特に規定されず、適宜設計に応じて
選択すればよいが、通常は、５００ｎｍ程度までとすれ
ばよい。ここでは、１７０ｎｍ程度にスパッタ法でＷＳ
ｉ膜を形成し、フォトリソ工程により山状部分２ａに囲
まれた溝部及び山状部分２ａを覆うようにパターニング
する。
【００２６】次に、図６に示すように全面にＳｉＯ2膜
などからなる第１層間膜５を成膜する。ここでは、ＴＥ
ＯＳを原料としてＰＣＶＤ法を用いてＳｉＯ2膜を形成
した。第１層間膜５の膜厚はその上に形成するポリシリ
コンからなる半導体層へ下部遮光膜４からの不純物の移
動を防止するため、また、下部遮光膜４をＷＳｉなどの
導電性材料で形成した場合にはバックゲートとして作用
するのを防止するため、少なくとも５００ｎｍ以上とす
るのが望ましい。ここでは８００ｎｍ程度に形成した。
などからなる第１層間膜５を成膜する。ここでは、ＴＥ
ＯＳを原料としてＰＣＶＤ法を用いてＳｉＯ2膜を形成
した。第１層間膜５の膜厚はその上に形成するポリシリ
コンからなる半導体層へ下部遮光膜４からの不純物の移
動を防止するため、また、下部遮光膜４をＷＳｉなどの
導電性材料で形成した場合にはバックゲートとして作用
するのを防止するため、少なくとも５００ｎｍ以上とす
るのが望ましい。ここでは８００ｎｍ程度に形成した。
【００２７】続いて、図７に示すように、山状部分の頂
部の第１層間膜５が露出するようにレジスト６をパター
ン状に配置し、第１層間膜５の厚さ方向の一部をエッチ
ングする。ここではエッチング時間を調整して、山の頂
部で第１層間膜５が１００ｎｍ程度残るようにエッチン
グした。その後、レジストを除去する（図８）。
部の第１層間膜５が露出するようにレジスト６をパター
ン状に配置し、第１層間膜５の厚さ方向の一部をエッチ
ングする。ここではエッチング時間を調整して、山の頂
部で第１層間膜５が１００ｎｍ程度残るようにエッチン
グした。その後、レジストを除去する（図８）。
【００２８】前記山状部分に囲まれた溝部の中央付近に
ポリシリコンからなる半導体層７を所望形状に形成する
（図９）。この時、前記図１のＢ−Ｂ’線断面では、前
記図３に示したように、山状部分２ａを跨ぐように形成
される。更にゲート絶縁膜８を１００ｎｍ程度の膜厚に
成膜する（図１０）。ここでは、前記第１層間膜と同様
にＴＥＯＳを原料とするＰＣＶＤ法によりＳｉＯ2膜を
形成した。これにより、山状部分の頂部での層間膜の膜
厚は２００ｎｍ程度となり、第１層間膜５とゲート絶縁
膜８の本来の合計膜厚（９００ｎｍ）より薄く形成され
ることになる。
ポリシリコンからなる半導体層７を所望形状に形成する
（図９）。この時、前記図１のＢ−Ｂ’線断面では、前
記図３に示したように、山状部分２ａを跨ぐように形成
される。更にゲート絶縁膜８を１００ｎｍ程度の膜厚に
成膜する（図１０）。ここでは、前記第１層間膜と同様
にＴＥＯＳを原料とするＰＣＶＤ法によりＳｉＯ2膜を
形成した。これにより、山状部分の頂部での層間膜の膜
厚は２００ｎｍ程度となり、第１層間膜５とゲート絶縁
膜８の本来の合計膜厚（９００ｎｍ）より薄く形成され
ることになる。
【００２９】山状部分の頂部での層間膜の膜厚として
は、下部遮光膜とその上に配置される金属電極層とのシ
ョートを避けるために、１００ｎｍ以上あることが望ま
しい。また、上限としては、第１層間膜が通常５００ｎ
ｍ以上に形成されることから、それよりも薄くすること
で効果が得られるが、より高い遮光効果を得るために
は、３００ｎｍ以下になるように形成することが好まし
い。
は、下部遮光膜とその上に配置される金属電極層とのシ
ョートを避けるために、１００ｎｍ以上あることが望ま
しい。また、上限としては、第１層間膜が通常５００ｎ
ｍ以上に形成されることから、それよりも薄くすること
で効果が得られるが、より高い遮光効果を得るために
は、３００ｎｍ以下になるように形成することが好まし
い。
【００３０】また、山の頂部の幅はより広くすることで
遮光効果が高まるが、あまり広く取ると画素開口率に影
響を及ぼすため、通常は、上部に形成されるブラックマ
トリクスの幅内（現在は５μｍ以下）に少なくとも２つ
の山が収まり、また、半導体層のチャネル幅（現在は１
μｍ程度）の側面方向の層間膜についても下部遮光膜と
の距離を前記のように５００ｎｍ以上取っておくことが
好ましいことを勘案すると、山の麓部分の幅の最大値が
１．５μｍとなり、それよりも狭くなる。通常はレジス
トパターンの幅を１μｍ程度とするため、その約半分の
５００ｎｍ程度の幅とすればよい。
遮光効果が高まるが、あまり広く取ると画素開口率に影
響を及ぼすため、通常は、上部に形成されるブラックマ
トリクスの幅内（現在は５μｍ以下）に少なくとも２つ
の山が収まり、また、半導体層のチャネル幅（現在は１
μｍ程度）の側面方向の層間膜についても下部遮光膜と
の距離を前記のように５００ｎｍ以上取っておくことが
好ましいことを勘案すると、山の麓部分の幅の最大値が
１．５μｍとなり、それよりも狭くなる。通常はレジス
トパターンの幅を１μｍ程度とするため、その約半分の
５００ｎｍ程度の幅とすればよい。
【００３１】その後、ｎ−ｃｈＴＦＴ，ｐ−ｃｈＴＦＴ
のソース・ドレイン領域の形成及びｎ−ｃｈＴＦＴのＬ
ＤＤ領域を形成するため不純物注入を行う。まず、ｎ+
不純物の注入を行い、続いて、ｎ-不純物の注入を行
い、図２に示したように、ゲート線９をＷＳｉなどの材
料で形成し、その一部はＴＦＴのゲート電極となるよう
に半導体層７のチャネル部上に引き出して形成し、ｐ+
不純物を注入し、不純物の活性化アニールを行う。更に
蓄積容量部の上部電極１０を所望形状に成膜形成する。
なお、蓄積容量部の上部電極１０は、ゲート線９と同材料
で同時に形成しても良い。また、蓄積容量部の下部電極
として、半導体層７を上部電極１０の下に引き出して形
成しておくことで、下部電極を別途設ける必要がなくな
り、工程数の削減を図ることができる。その場合には、
蓄積容量部の半導体層７にも高濃度の不純物を注入し
て、低抵抗化しておく。
のソース・ドレイン領域の形成及びｎ−ｃｈＴＦＴのＬ
ＤＤ領域を形成するため不純物注入を行う。まず、ｎ+
不純物の注入を行い、続いて、ｎ-不純物の注入を行
い、図２に示したように、ゲート線９をＷＳｉなどの材
料で形成し、その一部はＴＦＴのゲート電極となるよう
に半導体層７のチャネル部上に引き出して形成し、ｐ+
不純物を注入し、不純物の活性化アニールを行う。更に
蓄積容量部の上部電極１０を所望形状に成膜形成する。
なお、蓄積容量部の上部電極１０は、ゲート線９と同材料
で同時に形成しても良い。また、蓄積容量部の下部電極
として、半導体層７を上部電極１０の下に引き出して形
成しておくことで、下部電極を別途設ける必要がなくな
り、工程数の削減を図ることができる。その場合には、
蓄積容量部の半導体層７にも高濃度の不純物を注入し
て、低抵抗化しておく。
【００３２】その後は、常法に従って、データ線、ブラ
ックマトリクス、ＩＴＯ画素電極を、順次層間膜を介し
て形成することでＴＦＴ基板が出来上がる。
ックマトリクス、ＩＴＯ画素電極を、順次層間膜を介し
て形成することでＴＦＴ基板が出来上がる。
【００３３】昨今のポリシリコンを半導体層として用い
たＴＦＴでは、ＬＰＣＶＤ法などの低温法でアモルファ
スシリコンを成膜した後、レーザーアニールによりポリ
シリコン化する低温ポリシリコンが主流となりつつあ
る。上記の例では、ポリシリコン層が図１のＢ−Ｂ’断
面で山状部分を跨ぐように形成されているため、このよ
うな方法でポリシリコンを形成すると、山の斜面の部分
でレーザーアニールが不十分となり、十分な特性のポリ
シリコンが形成できない場合がある。そこで、レーザー
アニールによる低温ポリシリコンの形成を可能ならしめ
る構成について、次に説明する。
たＴＦＴでは、ＬＰＣＶＤ法などの低温法でアモルファ
スシリコンを成膜した後、レーザーアニールによりポリ
シリコン化する低温ポリシリコンが主流となりつつあ
る。上記の例では、ポリシリコン層が図１のＢ−Ｂ’断
面で山状部分を跨ぐように形成されているため、このよ
うな方法でポリシリコンを形成すると、山の斜面の部分
でレーザーアニールが不十分となり、十分な特性のポリ
シリコンが形成できない場合がある。そこで、レーザー
アニールによる低温ポリシリコンの形成を可能ならしめ
る構成について、次に説明する。
【００３４】図１１〜２０は、本発明の第２の実施形態
になる液晶表示装置の画素構造の製造過程を説明する図
である。
になる液晶表示装置の画素構造の製造過程を説明する図
である。
【００３５】まず、上記の例と同様に、ガラスなどの透
明絶縁性基板１上にＳｉＮなどの下地絶縁膜２を成膜
し、ＴＦＴの半導体層が形成される部分を溝状に彫るよ
うにレジストをパターン状に配置する。この時、表示画
素領域とＴＦＴ領域との間に下地遮光膜２が山状に残る
部分２ａを形成するようにレジストを配置する。なお、
図１１(ａ)は平面図であり、図１１(ｂ)は図１１(ａ)の
Ｃ−Ｃ’線での端面図を示している。
明絶縁性基板１上にＳｉＮなどの下地絶縁膜２を成膜
し、ＴＦＴの半導体層が形成される部分を溝状に彫るよ
うにレジストをパターン状に配置する。この時、表示画
素領域とＴＦＴ領域との間に下地遮光膜２が山状に残る
部分２ａを形成するようにレジストを配置する。なお、
図１１(ａ)は平面図であり、図１１(ｂ)は図１１(ａ)の
Ｃ−Ｃ’線での端面図を示している。
【００３６】レジストを除去後、図１２に示すように、
ＷＳｉなどの材料からなる下部遮光膜４を、表示画素領
域を除いて全面に成膜する。
ＷＳｉなどの材料からなる下部遮光膜４を、表示画素領
域を除いて全面に成膜する。
【００３７】続いて、図１３に示すように、第１層間膜
５を所定の厚みに成膜後、山状部分の頂部の第１層間膜
を露出させるようにレジスト６を配し、露出部の第１層
間膜５をエッチング除去する（図１４）。上記の例で
は、第１層間膜５が薄く残るようにエッチング時間を調
整していたが、ここでは、下部遮光膜４が露出するまで
エッチングしている。レジスト６除去後の平面図及びそ
の部分断面図を図１５(ａ)及び（ｂ）にそれぞれ示す。
５を所定の厚みに成膜後、山状部分の頂部の第１層間膜
を露出させるようにレジスト６を配し、露出部の第１層
間膜５をエッチング除去する（図１４）。上記の例で
は、第１層間膜５が薄く残るようにエッチング時間を調
整していたが、ここでは、下部遮光膜４が露出するまで
エッチングしている。レジスト６除去後の平面図及びそ
の部分断面図を図１５(ａ)及び（ｂ）にそれぞれ示す。
【００３８】次に、基板全面に１００ｎｍ程度の第２層
間膜１１を前記第１層間膜と同様にして成膜後、ＴＦＴ
のチャネル部を構成するポリシリコンからなる半導体層
７を形成するため、ＬＰＣＶＤ法によりアモルファスシ
リコン層を成膜した後、更にレーザーアニールを施し
て、ポリシリコン化する。ここでは、シランを原料とし
てアモルファスシリコンを成膜し、エキシマレーザーを
室温で４００ｍＪの強度で照射してポリシリコン化し
た。その後、フォトリソグラフィ法により所望形状にパ
ターニングする。ここでは、半導体層７のソース部側を
延ばして形成し、一部を容量として使用する（図１６
（ａ）、（ｂ））。
間膜１１を前記第１層間膜と同様にして成膜後、ＴＦＴ
のチャネル部を構成するポリシリコンからなる半導体層
７を形成するため、ＬＰＣＶＤ法によりアモルファスシ
リコン層を成膜した後、更にレーザーアニールを施し
て、ポリシリコン化する。ここでは、シランを原料とし
てアモルファスシリコンを成膜し、エキシマレーザーを
室温で４００ｍＪの強度で照射してポリシリコン化し
た。その後、フォトリソグラフィ法により所望形状にパ
ターニングする。ここでは、半導体層７のソース部側を
延ばして形成し、一部を容量として使用する（図１６
（ａ）、（ｂ））。
【００３９】次に半導体層７を覆って基板上にゲート絶
縁膜８を成膜し、ｎ−ｃｈＴＦＴのソース・ドレイン領
域を形成するため、まず、ｎ+不純物の注入を行い、そ
の後、ゲート絶縁膜８上にゲート線９を成膜する。ここ
では、ＷＳｉを用いて成膜した後、フォトリソグラフィ
により所望形状にパターニングした。また、ゲート線の
一部は半導体層７のチャネル領域に掛かるように引き出
して形成し、ゲート電極として作用する。続いて、ｎ-
不純物の注入を行いｎ−ｃｈＴＦＴのＬＤＤ領域を形成
し、更にｐ−ｃｈＴＦＴのソース・ドレイン領域を形成
するため、ｐ+不純物の注入を行った後、不純物の活性
化アニールを行う。更に容量部の上部電極１０を所望形
状に成膜形成する。この結果、図１７(ａ)及び(ｂ)に示
す構造を得る。また、蓄積容量部の半導体層にもｎ+不
純物の注入を行い、低抵抗化しておく。なお、ｎ-不純
物の注入はゲート金属形成前に行っても良い。
縁膜８を成膜し、ｎ−ｃｈＴＦＴのソース・ドレイン領
域を形成するため、まず、ｎ+不純物の注入を行い、そ
の後、ゲート絶縁膜８上にゲート線９を成膜する。ここ
では、ＷＳｉを用いて成膜した後、フォトリソグラフィ
により所望形状にパターニングした。また、ゲート線の
一部は半導体層７のチャネル領域に掛かるように引き出
して形成し、ゲート電極として作用する。続いて、ｎ-
不純物の注入を行いｎ−ｃｈＴＦＴのＬＤＤ領域を形成
し、更にｐ−ｃｈＴＦＴのソース・ドレイン領域を形成
するため、ｐ+不純物の注入を行った後、不純物の活性
化アニールを行う。更に容量部の上部電極１０を所望形
状に成膜形成する。この結果、図１７(ａ)及び(ｂ)に示
す構造を得る。また、蓄積容量部の半導体層にもｎ+不
純物の注入を行い、低抵抗化しておく。なお、ｎ-不純
物の注入はゲート金属形成前に行っても良い。
【００４０】次に図１８（ａ）及び（ｂ）に示すよう
に、例えば、ＳｉＯ2膜からなる第３層間膜１２を前記
同様に成膜後、アルミニウムなどの金属材料からなるデ
ータ線１３を各ＴＦＴのドレイン（又はソース）領域へ
コンタクトをとりながら形成する。
に、例えば、ＳｉＯ2膜からなる第３層間膜１２を前記
同様に成膜後、アルミニウムなどの金属材料からなるデ
ータ線１３を各ＴＦＴのドレイン（又はソース）領域へ
コンタクトをとりながら形成する。
【００４１】次に図１９（ａ）及び（ｂ）に示すよう
に、例えば、ＳｉＮ膜からなる第４層間膜１４をＣＶＤ
法により成膜後、画素開口部及びＴＦＴのソース（又は
ドレイン）領域へのコンタクト部１６を開口したブラッ
クマトリクス１５をアルミニウムなどの金属材料で４０
０ｎｍ程度の厚みに形成する。
に、例えば、ＳｉＮ膜からなる第４層間膜１４をＣＶＤ
法により成膜後、画素開口部及びＴＦＴのソース（又は
ドレイン）領域へのコンタクト部１６を開口したブラッ
クマトリクス１５をアルミニウムなどの金属材料で４０
０ｎｍ程度の厚みに形成する。
【００４２】最後に、図２０（ａ）及び（ｂ）に示すよ
うに、例えばポリイミドなどの樹脂材料を用いて平坦化
膜１７を０．５μｍ程度の膜厚に成膜して、基板表面を
平坦化した後、画素電極となるＩＴＯ膜１８をスパッタ
法などにより成膜し、ＴＦＴ基板が完成する。
うに、例えばポリイミドなどの樹脂材料を用いて平坦化
膜１７を０．５μｍ程度の膜厚に成膜して、基板表面を
平坦化した後、画素電極となるＩＴＯ膜１８をスパッタ
法などにより成膜し、ＴＦＴ基板が完成する。
【００４３】更にＩＴＯ膜１８表面にスパッタＳｉＯ2
膜を５０ｎｍ程度成膜してパッシベーション膜とし、そ
の他、端子エッチング、裏面エッチングなどの処理を施
し、更に公知の方法により対向基板を貼り合わせ、両基
板間に液晶を注入して液晶パネルを形成する。
膜を５０ｎｍ程度成膜してパッシベーション膜とし、そ
の他、端子エッチング、裏面エッチングなどの処理を施
し、更に公知の方法により対向基板を貼り合わせ、両基
板間に液晶を注入して液晶パネルを形成する。
【００４４】該構成によれば、半導体層が段差なく形成
できるため、レーザーアニールによる低温ポリシリコン
を品質良く形成できる。
できるため、レーザーアニールによる低温ポリシリコン
を品質良く形成できる。
【００４５】前記したように、各ＴＦＴには隣接して容
量部が設けられるが、本発明では、更に高容量の電荷蓄
積を可能とする構成を提供することができる。該第３の
実施形態になる構成について、図面を参照して説明す
る。図２１は、該構成を説明するための平面図であり、
半導体層を形成した段階までを示している。
量部が設けられるが、本発明では、更に高容量の電荷蓄
積を可能とする構成を提供することができる。該第３の
実施形態になる構成について、図面を参照して説明す
る。図２１は、該構成を説明するための平面図であり、
半導体層を形成した段階までを示している。
【００４６】前記２つの実施形態において、山状部分の
上に形成される第１層間膜５を厚さ方向に一部エッチン
グして薄くする際に、蓄積容量部も同時にエッチングし
て第１層間膜５を薄くすることで、下部遮光膜と半導体
層との間隙を狭く形成する。この結果、半導体層と容量
部の上部電極とによって構成される蓄積容量に加えて、
下部遮光膜と半導体層によって蓄積容量が形成され、保
持できる電荷容量値が増加する。図２１のハッチングし
た部分が第１層間膜を薄くした部分である。
上に形成される第１層間膜５を厚さ方向に一部エッチン
グして薄くする際に、蓄積容量部も同時にエッチングし
て第１層間膜５を薄くすることで、下部遮光膜と半導体
層との間隙を狭く形成する。この結果、半導体層と容量
部の上部電極とによって構成される蓄積容量に加えて、
下部遮光膜と半導体層によって蓄積容量が形成され、保
持できる電荷容量値が増加する。図２１のハッチングし
た部分が第１層間膜を薄くした部分である。
【００４７】該構成の製造工程について、図２１のＦ−
Ｆ’線での断面に対応する図２２〜図２４を参照して説
明する。ここでは、第２の実施形態に対して蓄積容量部
の改良を加えているが、第１の実施形態に対しても同様
に適用可能である。
Ｆ’線での断面に対応する図２２〜図２４を参照して説
明する。ここでは、第２の実施形態に対して蓄積容量部
の改良を加えているが、第１の実施形態に対しても同様
に適用可能である。
【００４８】前記と同様に、ガラス基板１上に下地絶縁
膜２を成膜後、半導体層の形成される領域を挟むように
両側に山状部分を残して溝を形成した後、同様に下部遮
光膜４及び第１層間膜５を積層する。続いて、山状部分
の第１層間膜５をエッチングする際に、蓄積容量部では
山状部分に挟まれた溝内も同時にエッチングするように
レジスト６を形成せずにエッチングを行い、下部遮光膜
４を露出させる（図２２）。
膜２を成膜後、半導体層の形成される領域を挟むように
両側に山状部分を残して溝を形成した後、同様に下部遮
光膜４及び第１層間膜５を積層する。続いて、山状部分
の第１層間膜５をエッチングする際に、蓄積容量部では
山状部分に挟まれた溝内も同時にエッチングするように
レジスト６を形成せずにエッチングを行い、下部遮光膜
４を露出させる（図２２）。
【００４９】続いて、前記同様に薄い第２層間膜１１を
成膜後、半導体層７を形成し（図２３）、更にゲート絶
縁膜８を成膜後、一方の山状部分の上に掛かるようにゲ
ート線９を他方の山状部分の上に掛かるように上部電極
１０を形成する（図２４）。前記図１７（ｂ）の断面図
と比較して、下部遮光膜４と半導体層７との間の絶縁膜
厚みが薄く形成されることで、該部分で蓄積容量として
機能し、容量の増大を図ることができる。
成膜後、半導体層７を形成し（図２３）、更にゲート絶
縁膜８を成膜後、一方の山状部分の上に掛かるようにゲ
ート線９を他方の山状部分の上に掛かるように上部電極
１０を形成する（図２４）。前記図１７（ｂ）の断面図
と比較して、下部遮光膜４と半導体層７との間の絶縁膜
厚みが薄く形成されることで、該部分で蓄積容量として
機能し、容量の増大を図ることができる。
【００５０】
【発明の効果】本発明によれば、下部遮光膜を、ＴＦＴ
の半導体層が配置される溝を囲むように形成される山状
部分の頂部まで該溝部分から延在させ、該山状部分の頂
部において、下部遮光膜とＴＦＴの半導体層の上部に形
成される金属電極層との間の層間絶縁膜の膜厚を他の部
分、特に下部遮光膜と半導体層との間の層間絶縁膜の膜
厚よりも薄く形成することで、光学系からの反射光など
の基板裏面からの光を十分に遮光することができるた
め、裏面からの入射光がＴＦＴのチャネル層に到達し、
リーク電流を発生させることがなくなり、クロストーク
などの表示品位を低下させることがなくなる。
の半導体層が配置される溝を囲むように形成される山状
部分の頂部まで該溝部分から延在させ、該山状部分の頂
部において、下部遮光膜とＴＦＴの半導体層の上部に形
成される金属電極層との間の層間絶縁膜の膜厚を他の部
分、特に下部遮光膜と半導体層との間の層間絶縁膜の膜
厚よりも薄く形成することで、光学系からの反射光など
の基板裏面からの光を十分に遮光することができるた
め、裏面からの入射光がＴＦＴのチャネル層に到達し、
リーク電流を発生させることがなくなり、クロストーク
などの表示品位を低下させることがなくなる。
【００５１】加えて、蓄積容量部の半導体層と下部遮光
膜間の層間膜を薄くして、該部分を蓄積容量として機能
させることで、容量増大が図れる。
膜間の層間膜を薄くして、該部分を蓄積容量として機能
させることで、容量増大が図れる。
【図１】本発明の第１の実施形態になる画素構造の平面
図である。
図である。
【図２】図１の画素構造のＡ−Ａ’線での断面図であ
る。
る。
【図３】図１の画素構造のＢ−Ｂ’線での断面図であ
る。
る。
【図４】図１の画素構造の製造工程を説明する工程断面
図である。
図である。
【図５】図１の画素構造の製造工程を説明する工程断面
図である。
図である。
【図６】図１の画素構造の製造工程を説明する工程断面
図である。
図である。
【図７】図１の画素構造の製造工程を説明する工程断面
図である。
図である。
【図８】図１の画素構造の製造工程を説明する工程断面
図である。
図である。
【図９】図１の画素構造の製造工程を説明する工程断面
図である。
図である。
【図１０】図１の画素構造の製造工程を説明する工程断
面図である。
面図である。
【図１１】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面
図（ｂ）である。
【図１２】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面
図（ｂ）である。
【図１３】本発明の第２の実施形態になる画素構造の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図１４】本発明の第２の実施形態になる画素構造の製
造工程を説明する断面図である。
造工程を説明する断面図である。
【図１５】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面
図（ｂ）である。
【図１６】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＤ-Ｄ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＤ-Ｄ’線での断面
図（ｂ）である。
【図１７】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＤ-Ｄ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＤ-Ｄ’線での断面
図（ｂ）である。
【図１８】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面
図（ｂ）である。
【図１９】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面
図（ｂ）である。
【図２０】本発明の第２の実施形態になる画素構造の製
造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面
図（ｂ）である。
造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面
図（ｂ）である。
【図２１】本発明の第３の実施形態を説明する平面図
（ａ）及びそのＦ−Ｆ’線での断面図（ｂ）である。
（ａ）及びそのＦ−Ｆ’線での断面図（ｂ）である。
【図２２】第３の実施形態の製造過程を説明する断面図
である。
である。
【図２３】第３の実施形態の製造過程を説明する断面図
である。
である。
【図２４】第３の実施形態の製造過程を説明する断面図
である。
である。
【図２５】従来の画素構造を説明する平面図（ａ）及び
そのＧ−Ｇ’線での断面図（ｂ）である。
そのＧ−Ｇ’線での断面図（ｂ）である。
１ ガラス基板 ２ 下地絶縁膜 ２ａ 山状部分 ３，６ レジスト ４ 下部遮光膜 ５ 第１層間膜 ７ 半導体層（ポリシリコン） ７ａ チャネル部 ７ｂ ＬＤＤ領域 ８ ゲート絶縁膜 ９ ゲート線 １０ 容量上部電極 １１ 第２層間膜 １２ 第３層間膜 １３ データ線 １４ 第４層間膜 １５ ブラックマトリクス １６ コンタクト部 １７ 平坦化膜 １８ 画素電極（ＩＴＯ）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｃ ６１９Ｂ ６２６Ｃ (72)発明者 奥村 藤男 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2H090 HA04 HA05 HB02X HB03X HD01 HD06 LA01 LA05 2H091 FA34Y FD04 FD06 GA07 GA13 LA03 2H092 JA24 JA34 JA38 JB51 JB52 JB56 KB25 MA17 NA01 NA22 PA09 5C094 AA16 BA03 BA43 CA19 DA15 EA04 EA05 EA07 EB02 EB05 ED15 5F110 AA06 BB01 CC02 DD02 DD13 DD14 DD21 FF02 FF30 GG02 GG13 GG29 GG47 HJ23 HL03 HM15 NN03 NN23 NN24 NN27 NN35 NN45 NN54 NN72 NN73 NN77 PP03 QQ19
Claims (12)
- 【請求項１】 画素ＴＦＴが基板に掘り込まれた溝の中
に配置される構造を有するアクティブマトリクス型液晶
表示装置において、ＴＦＴの周囲に溝を掘らずに山状に
残した部分を有し、ＴＦＴの半導体層の下に配置される
下部遮光膜が少なくとも前記山状の部分の上までかかる
ように形成されており、ＴＦＴの半導体層上に形成され
る金属電極層が該山状部分の頂部にまで延在しており、
前記下部遮光膜と金属電極層間の層間絶縁膜の膜厚を、
前記山状部分の頂部で他の部分に比べて薄くしたことを
特徴とする液晶表示装置。 - 【請求項２】 前記下部遮光膜と金属電極層間の層間絶
縁膜が、下部遮光膜と半導体層間に形成される第１層間
膜と、半導体層と金属電極層間に形成されるゲート絶縁
膜を含み、前記山状部分の頂部において、前記第１層間
膜の膜厚方向の少なくとも一部がエッチングされている
ことを特徴とする請求項１に記載の液晶表示装置。 - 【請求項３】 前記山上の部分において、前記第１層間
膜が除去されて遮光用金属膜を露出させた後、前記第１
層間膜よりも薄い第２層間膜が形成され、その後、ゲー
ト絶縁膜が形成されていることを特徴とする請求項２に
記載の液晶表示装置。 - 【請求項４】 前記山状の部分が、ＴＦＴの周りを囲む
ように形成されていることを特徴とする請求項１乃至３
のいずれか１項に記載の液晶表示装置。 - 【請求項５】 前記山状の部分が、ゲート線と平行な方
向にＴＦＴの半導体層が形成される領域が溝状になるよ
うに、該領域の両側に形成されていることを特徴とする
請求項１乃至３のいずれか１項に記載の液晶表示装置。 - 【請求項６】 前記ＴＦＴの半導体層の一部が蓄積容量
部を構成し、該蓄積容量部の半導体層と下部遮光膜間の
層間膜がＴＦＴ部分より薄くされていることを特徴とす
る請求項４又は５に記載の液晶表示装置。 - 【請求項７】 画素ＴＦＴが基板に掘り込まれた溝の中
に配置される構造を有するアクティブマトリクス型液晶
表示装置の製造方法であって、透明絶縁性基板上に下地
絶縁膜を成膜する工程、該下地絶縁膜をエッチングし画
素ＴＦＴの配置される溝を形成する工程、該溝内壁に下
部遮光膜を形成する工程、該下部遮光膜を覆って第１層
間膜を基板全面に形成する工程、前記溝内に半導体層を
形成する工程、該半導体層上にゲート絶縁膜を介して金
属電極層を形成する工程を含む製造方法において、前記
溝を形成する際にＴＦＴの周囲に溝を掘らずに山状に残
した部分を形成し、ＴＦＴの半導体層の下に配置される
下部遮光膜が少なくとも前記山状の部分の上までかかる
ように形成され、ＴＦＴの半導体層上部に形成される金
属電極層が該山状部分の頂部にまで延在しており、前記
下部遮光膜と金属電極層間の層間絶縁膜の膜厚が、前記
山状部分の頂部で他の部分より薄くなるようにその膜厚
方向の少なくとも一部をエッチング除去する工程を有す
ることを特徴とする液晶表示装置。 - 【請求項８】 前記山状部分の頂部の第１層間膜を下部
遮光膜が露出するように除去した後、前記第１層間膜よ
りも薄い第２層間膜を全面に形成し、該第２層間膜上に
半導体層を形成することを特徴とする請求項７に記載の
製造方法。 - 【請求項９】 前記山状の部分を、ＴＦＴの周りを囲む
ように形成することを特徴とする請求項７又は８に記載
の製造方法。 - 【請求項１０】 前記山状の部分を、ゲート線と平行な
方向にＴＦＴの半導体層が形成される領域が溝状になる
ように、該領域の両側に形成することを特徴とする請求
項７又は８に記載の製造方法。 - 【請求項１１】 前記ＴＦＴの半導体層の一部が蓄積容
量部を構成し、該蓄積容量部の半導体層と下部遮光膜間
の層間膜のうち、第１層間膜の膜厚方向の少なくとも一
部をＴＦＴ部分より薄くする工程を有することを特徴と
する請求項９又は１０に記載の製造方法。 - 【請求項１２】 前記蓄積容量部の第１層間膜を薄くす
る工程は、前記山状部分の頂部のエッチングと同時に行
われることを特徴とする請求項１１に記載の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372938A JP4692699B2 (ja) | 2000-12-07 | 2000-12-07 | アクティブマトリクス型液晶表示装置 |
| US10/003,306 US6806917B2 (en) | 2000-12-07 | 2001-12-06 | Active matrix type liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372938A JP4692699B2 (ja) | 2000-12-07 | 2000-12-07 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002174825A true JP2002174825A (ja) | 2002-06-21 |
| JP4692699B2 JP4692699B2 (ja) | 2011-06-01 |
Family
ID=18842404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000372938A Expired - Lifetime JP4692699B2 (ja) | 2000-12-07 | 2000-12-07 | アクティブマトリクス型液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6806917B2 (ja) |
| JP (1) | JP4692699B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159115A (ja) * | 2003-11-27 | 2005-06-16 | Nec Corp | 薄膜トランジスタアレイ基板及びアクティブマトリクス型液晶表示装置 |
| JP2006011100A (ja) * | 2004-06-28 | 2006-01-12 | Rohm Co Ltd | 液晶表示装置およびその製造方法 |
| JP2014207401A (ja) * | 2013-04-16 | 2014-10-30 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884668B2 (en) * | 2002-02-22 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| JP2007249175A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Epson Corp | 電気光学装置の製造方法 |
| JP4349406B2 (ja) * | 2006-08-24 | 2009-10-21 | セイコーエプソン株式会社 | 電気光学装置用基板及び電気光学装置、並びに電子機器 |
| KR20090080790A (ko) * | 2008-01-22 | 2009-07-27 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 제조하는 방법 |
| TWI493724B (zh) * | 2012-03-01 | 2015-07-21 | E Ink Holdings Inc | 半導體元件 |
| KR102132882B1 (ko) * | 2012-12-20 | 2020-07-13 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이를 구비하는 유기 발광 장치, 박막트랜지스터 기판 제조방법 및 유기 발광 장치 제조방법 |
| CN108807549B (zh) * | 2018-06-01 | 2021-03-23 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板及其制造方法 |
| TWI695528B (zh) * | 2019-05-24 | 2020-06-01 | 友達光電股份有限公司 | 半導體裝置 |
| CN113540131B (zh) * | 2021-09-15 | 2022-01-18 | 惠科股份有限公司 | 阵列基板、显示面板以及阵列基板的制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377031A (en) * | 1990-12-31 | 1994-12-27 | Kopin Corporation | Single crystal silicon tiles for liquid crystal display panels including light shielding layers |
| JP2000164882A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | 薄膜集積素子 |
| JP2000164875A (ja) * | 1998-11-26 | 2000-06-16 | Nec Corp | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 |
| WO2001081994A1 (fr) * | 2000-04-21 | 2001-11-01 | Seiko Epson Corporation | Dispositif electro-optique, affichage par projection et procede de fabrication dudit dispositif electro-optique |
| JP2002158360A (ja) * | 2000-11-21 | 2002-05-31 | Seiko Epson Corp | 電気光学装置及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317432A (en) * | 1991-09-04 | 1994-05-31 | Sony Corporation | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
| EP0642050B1 (en) * | 1993-09-02 | 2002-01-30 | Matsushita Electric Industrial Co., Ltd. | Spatial light modulator, method of production thereof and projection type display |
| JPH0980476A (ja) | 1995-09-12 | 1997-03-28 | Nec Corp | アクティブマトリックス基板とその製造方法 |
| JPH10153798A (ja) * | 1996-04-30 | 1998-06-09 | Matsushita Electric Ind Co Ltd | アクティブマトリックス液晶パネル及びそれを用いるプロジェクションシステム |
| TW374860B (en) * | 1996-04-30 | 1999-11-21 | Matsushita Electric Ind Co Ltd | Active matrix liquid crystal display for projection |
| US6052165A (en) * | 1997-12-22 | 2000-04-18 | Philips Electronics North America Corporation | Reflective liquid crystal display (LCD) device having an internal reflection reducer |
| KR100482464B1 (ko) * | 1999-09-09 | 2005-04-14 | 비오이 하이디스 테크놀로지 주식회사 | 경량을 갖는 반사판 및 이를 이용한 반사형 액정 표시 장치 |
| JP3596471B2 (ja) * | 2000-03-27 | 2004-12-02 | セイコーエプソン株式会社 | 電気光学装置、その製造方法および電子機器 |
| JP2002110998A (ja) * | 2000-09-29 | 2002-04-12 | Seiko Epson Corp | 電気光学基板およびその製造方法、電気光学装置及び電子機器 |
-
2000
- 2000-12-07 JP JP2000372938A patent/JP4692699B2/ja not_active Expired - Lifetime
-
2001
- 2001-12-06 US US10/003,306 patent/US6806917B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377031A (en) * | 1990-12-31 | 1994-12-27 | Kopin Corporation | Single crystal silicon tiles for liquid crystal display panels including light shielding layers |
| JP2000164875A (ja) * | 1998-11-26 | 2000-06-16 | Nec Corp | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 |
| JP2000164882A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | 薄膜集積素子 |
| WO2001081994A1 (fr) * | 2000-04-21 | 2001-11-01 | Seiko Epson Corporation | Dispositif electro-optique, affichage par projection et procede de fabrication dudit dispositif electro-optique |
| JP2002158360A (ja) * | 2000-11-21 | 2002-05-31 | Seiko Epson Corp | 電気光学装置及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159115A (ja) * | 2003-11-27 | 2005-06-16 | Nec Corp | 薄膜トランジスタアレイ基板及びアクティブマトリクス型液晶表示装置 |
| JP4645022B2 (ja) * | 2003-11-27 | 2011-03-09 | 日本電気株式会社 | 薄膜トランジスタアレイ基板及びアクティブマトリクス型液晶表示装置 |
| JP2006011100A (ja) * | 2004-06-28 | 2006-01-12 | Rohm Co Ltd | 液晶表示装置およびその製造方法 |
| JP4567385B2 (ja) * | 2004-06-28 | 2010-10-20 | ローム株式会社 | 液晶表示装置の製造方法 |
| JP2014207401A (ja) * | 2013-04-16 | 2014-10-30 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6806917B2 (en) | 2004-10-19 |
| US20020071073A1 (en) | 2002-06-13 |
| JP4692699B2 (ja) | 2011-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927809B2 (en) | Active matrix substrate and display device | |
| JP3240858B2 (ja) | カラー表示装置 | |
| US5747830A (en) | Semiconductor display device with a hydrogen supply and hydrogen diffusion barrier layers | |
| JP3399432B2 (ja) | 電気光学装置の製造方法及び電気光学装置 | |
| JP3386017B2 (ja) | 液晶表示装置用の薄膜トランジスタの製造方法 | |
| JP3503685B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP2002182243A (ja) | 液晶表示装置用トランジスタ基板及びその製造方法 | |
| JP2001013518A (ja) | 液晶表示装置およびその製造方法 | |
| US6518081B2 (en) | Method of making TFT-based pixel structure | |
| JP2000164875A (ja) | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 | |
| JP4692699B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2000267131A (ja) | 電気光学装置及びその製造方法 | |
| JP2001281684A (ja) | 液晶表示装置及び液晶プロジェクタ装置 | |
| US6894754B2 (en) | Substrate with a flattening film, display substrate, and method of manufacturing the substrates | |
| JPH10508387A (ja) | 反射形ディスプレイの製造方法 | |
| JP2002158360A (ja) | 電気光学装置及びその製造方法 | |
| JP5243310B2 (ja) | 液晶表示パネル及びその製造方法 | |
| JP2002108244A (ja) | 電気光学装置の製造方法 | |
| JP4132937B2 (ja) | 液晶表示装置およびその製造方法 | |
| JP3358613B2 (ja) | 液晶ライトバルブ | |
| JP2005331675A (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| JP2002023148A (ja) | 電気光学装置 | |
| JP4202091B2 (ja) | アクティブマトリクス型液晶表示装置の作製方法 | |
| JP2004335848A (ja) | 半導体装置及びその製造方法、電気光学装置及びその製造方法並びに電子機器 | |
| JP2003140127A (ja) | 電気光学装置及びその製造方法並びに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041119 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041119 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100804 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110126 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110208 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4692699 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |