JP2001281684A - 液晶表示装置及び液晶プロジェクタ装置 - Google Patents
液晶表示装置及び液晶プロジェクタ装置Info
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- JP2001281684A JP2001281684A JP2001010372A JP2001010372A JP2001281684A JP 2001281684 A JP2001281684 A JP 2001281684A JP 2001010372 A JP2001010372 A JP 2001010372A JP 2001010372 A JP2001010372 A JP 2001010372A JP 2001281684 A JP2001281684 A JP 2001281684A
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Abstract
(57)【要約】
【課題】 表示装置の開口率と蓄積容量の両立を図る。
【解決手段】 基板１０１上に、スイッチ素子を構成す
る複数の層１０４，１０３，１０６，１０８，１０９
と、該スイッチ素子に接続される画素電極層１１５と、
画素電極層及び複数の層とは異なる層からなる、容量の
一方の電極となる容量電極層１１１と、を有する。
る複数の層１０４，１０３，１０６，１０８，１０９
と、該スイッチ素子に接続される画素電極層１１５と、
画素電極層及び複数の層とは異なる層からなる、容量の
一方の電極となる容量電極層１１１と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置及び液
晶プロジェクタ装置に係わり、特に基板上に、スイッチ
素子を構成する複数の層と、該スイッチ素子に接続され
る画素電極層と、容量の一方の電極となる容量電極層と
を有する液晶表示装置及び液晶プロジェクタ装置に関す
る。
晶プロジェクタ装置に係わり、特に基板上に、スイッチ
素子を構成する複数の層と、該スイッチ素子に接続され
る画素電極層と、容量の一方の電極となる容量電極層と
を有する液晶表示装置及び液晶プロジェクタ装置に関す
る。
【０００２】
【従来の技術】近年、ポリシリコン薄膜トランジスタ(p
oly-Si TFT)により、安価なガラス基板上に駆動回路を
備えた液晶表示装置を形成することが可能となってい
る。poly-SiTFTはアモルファスシリコン薄膜トランジス
タ（a-SiTFT）と比べて高移動度であるために画素薄膜
トランジスタ（TFT）の小型化が可能となり、特に小型
高精細化が要求されるデータプロジェクタ用液晶ライト
バルブに適している。
oly-Si TFT)により、安価なガラス基板上に駆動回路を
備えた液晶表示装置を形成することが可能となってい
る。poly-SiTFTはアモルファスシリコン薄膜トランジス
タ（a-SiTFT）と比べて高移動度であるために画素薄膜
トランジスタ（TFT）の小型化が可能となり、特に小型
高精細化が要求されるデータプロジェクタ用液晶ライト
バルブに適している。
【０００３】一般にpoly-SiTFT液晶ライトバルブは、活
性層、ゲート絶縁膜、ゲート線、データ線および画素電
極等の一般的な直視型液晶パネルと同様な薄膜構成に加
えて、投射光の基板裏面からの反射光からTFTを保護す
るための下部遮光層（下地遮光層）を形成する。また、
上部遮光層となる画素分割のブラックマトリクス(BM)は
TFT基板、あるいは対向基板のどちらに作成しても良い
が、対向基板側に作成した際はTFT基板との目合わせ精
度に問題があるため、高精細の点ではTFT基板側に作成
した方が有利である。
性層、ゲート絶縁膜、ゲート線、データ線および画素電
極等の一般的な直視型液晶パネルと同様な薄膜構成に加
えて、投射光の基板裏面からの反射光からTFTを保護す
るための下部遮光層（下地遮光層）を形成する。また、
上部遮光層となる画素分割のブラックマトリクス(BM)は
TFT基板、あるいは対向基板のどちらに作成しても良い
が、対向基板側に作成した際はTFT基板との目合わせ精
度に問題があるため、高精細の点ではTFT基板側に作成
した方が有利である。
【０００４】図１０に従来のブラックマトリクス一体型
TFT基板の模式的な構造断面図を示す。図１１にデータ
線及びゲート線で区切られた画素領域の平面模式図を示
す。
TFT基板の模式的な構造断面図を示す。図１１にデータ
線及びゲート線で区切られた画素領域の平面模式図を示
す。
【０００５】ここで画素の蓄積容量は主として、活性層
104と、ゲート線106と同層となる（すなわち同時に成膜
及び島状化される）容量電極層111との間で形成され
る。容量電極層111は、データ線108と同層のパッド部11
6を介してブラックマトリクス113と接続されており、画
素アレイの外部でブラックマトリクスに電位が印加され
る。画素電極層115は、データ線108と同層のパッド部10
9を介して活性層104と接続される。
104と、ゲート線106と同層となる（すなわち同時に成膜
及び島状化される）容量電極層111との間で形成され
る。容量電極層111は、データ線108と同層のパッド部11
6を介してブラックマトリクス113と接続されており、画
素アレイの外部でブラックマトリクスに電位が印加され
る。画素電極層115は、データ線108と同層のパッド部10
9を介して活性層104と接続される。
【０００６】なお、この種の液晶表示装置としては、特
開平５−２８９１０８号公報、特開平９−２６６０３号
公報、特開平９−１９７４３９号公報、特開平１０−２
０６８９３号公報、特許第２９５００６１号に開示があ
る。
開平５−２８９１０８号公報、特開平９−２６６０３号
公報、特開平９−１９７４３９号公報、特開平１０−２
０６８９３号公報、特許第２９５００６１号に開示があ
る。
【０００７】
【発明が解決しようとする課題】図１１に示すように、
画素領域内には、蓄積容量部、パッド部およびコンタク
トホール等が形成されており、これらは開口率を低減す
る要因となる。即ち、画素開口率と、蓄積容量を規定す
る蓄積容量部の大きさとはトレードオフの関係にある。
画素領域内には、蓄積容量部、パッド部およびコンタク
トホール等が形成されており、これらは開口率を低減す
る要因となる。即ち、画素開口率と、蓄積容量を規定す
る蓄積容量部の大きさとはトレードオフの関係にある。
【０００８】以上述べたように、液晶ライトバルブには
開口率と蓄積容量の両立という問題がある。
開口率と蓄積容量の両立という問題がある。
【０００９】
【課題を解決するための手段】本発明の液晶表示装置
は、基板上に、スイッチ素子を構成する複数の層と、該
スイッチ素子に接続される画素電極層と、該画素電極層
及び該複数の層とは異なる層からなる、容量の一方の電
極となる容量電極層と、を有するものである。
は、基板上に、スイッチ素子を構成する複数の層と、該
スイッチ素子に接続される画素電極層と、該画素電極層
及び該複数の層とは異なる層からなる、容量の一方の電
極となる容量電極層と、を有するものである。
【００１０】本発明の液晶プロジェクタ装置は、上記本
発明の液晶表示装置と、該液晶表示装置に光を照射する
光源と、該光源からの光を該液晶表示装置に導く光学系
と、該液晶表示装置からの情報光を投射するための光学
系と、を備えたものである。
発明の液晶表示装置と、該液晶表示装置に光を照射する
光源と、該光源からの光を該液晶表示装置に導く光学系
と、該液晶表示装置からの情報光を投射するための光学
系と、を備えたものである。
【００１１】本発明は、液晶表示装置、特に液晶プロジ
ェクタ装置のアクティブマトリクス型液晶ライトバルブ
において、独立した層としての容量電極層を有すること
により、画素開口率と蓄積容量の両立を図るものであ
る。
ェクタ装置のアクティブマトリクス型液晶ライトバルブ
において、独立した層としての容量電極層を有すること
により、画素開口率と蓄積容量の両立を図るものであ
る。
【００１２】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１３】（第１実施例）本発明の第１の実施例につ
いて、図１の構造断面図および図２の平面図を用いて説
明する。なお、図１は模式的に本発明による液晶表示装
置の全薄膜層を表した図であり、図２の平面図における
ある特定の断面を示す図ではない。
いて、図１の構造断面図および図２の平面図を用いて説
明する。なお、図１は模式的に本発明による液晶表示装
置の全薄膜層を表した図であり、図２の平面図における
ある特定の断面を示す図ではない。
【００１４】まず、ガラス基板101上に下部遮光層（下
地遮光層）102として、WSi2を膜厚180nmとなるように、
スパッタ法を用いて成膜し、通常のPR法（フォトレジス
トプロセス）により島状化した。次に下地絶縁膜103と
して、SiO2を膜厚500nmとなるようにPECVD法（プラズマ
CVD法）を用いて成膜した。
地遮光層）102として、WSi2を膜厚180nmとなるように、
スパッタ法を用いて成膜し、通常のPR法（フォトレジス
トプロセス）により島状化した。次に下地絶縁膜103と
して、SiO2を膜厚500nmとなるようにPECVD法（プラズマ
CVD法）を用いて成膜した。
【００１５】次に活性層104となるpoly-Si膜を形成し、
PR法で島状化した。ここでpoly-Si膜の形成法としては
レーザアニール法を用いることにした。まず、PECVD法
を用いてa-Si膜を、膜厚60nmとなるように成膜した後、
400度による30分間の脱水素アニールを行い、エキシマ
レーザ光を照射した。照射条件としては、ビーム径200
×0.4mm2、エネルギー密度450mJ/cm2で、重ね率95%のス
キャン照射とした。
PR法で島状化した。ここでpoly-Si膜の形成法としては
レーザアニール法を用いることにした。まず、PECVD法
を用いてa-Si膜を、膜厚60nmとなるように成膜した後、
400度による30分間の脱水素アニールを行い、エキシマ
レーザ光を照射した。照射条件としては、ビーム径200
×0.4mm2、エネルギー密度450mJ/cm2で、重ね率95%のス
キャン照射とした。
【００１６】次にゲート絶縁膜105として、SiO2を膜厚1
00nmとなるようにPECVD法を用いて成膜した。次にゲー
ト線106として、WSi2を膜厚150nmとなるようにスパッタ
法を用いて成膜し、PR法で島状化した。
00nmとなるようにPECVD法を用いて成膜した。次にゲー
ト線106として、WSi2を膜厚150nmとなるようにスパッタ
法を用いて成膜し、PR法で島状化した。
【００１７】ゲート線106を形成後、イオンドーピング
法により、活性層104のソース、ドレインおよびLDD領域
となる場所に、PおよびBの不純物をドーピングし、500
度による4時間の活性化熱処理を行った。次に第1層間絶
縁膜107としてSiNを300nmとなるようにPECVD法を用いて
成膜した。次に所望の位置にコンタクトホールをドライ
エッチング法を用いて形成後、データ線108としてAlを
膜厚400nmとなるようにスパッタ法を用いて成膜し、PR
法により島状化した。ここで、同時にパッド部109も形
成した。
法により、活性層104のソース、ドレインおよびLDD領域
となる場所に、PおよびBの不純物をドーピングし、500
度による4時間の活性化熱処理を行った。次に第1層間絶
縁膜107としてSiNを300nmとなるようにPECVD法を用いて
成膜した。次に所望の位置にコンタクトホールをドライ
エッチング法を用いて形成後、データ線108としてAlを
膜厚400nmとなるようにスパッタ法を用いて成膜し、PR
法により島状化した。ここで、同時にパッド部109も形
成した。
【００１８】次に第2層間絶縁膜110としてSiNを400nmと
なるようにPECVD法を用いて成膜した。次にコンタクト
ホールをドライエッチング法を用いて形成後、容量電極
層111としてTiを膜厚80nmとなるようにスパッタ法を用
いて成膜し、PR法で島状化した。次に容量絶縁膜112と
してSiNを200nmとなるようにPECVD法を用いて成膜し
た。次に上部遮光層となるブラックマトリクス113とし
てAlを膜厚500nmとなるようにスパッタ法を用いて成膜
し、PR法により島状化した。本実施例では、主たる蓄積
容量は容量電極層111とブラックマトリクス113との間に
形成される。画素アレイの外部においてブラックマトリ
クス113には電位が印加される。
なるようにPECVD法を用いて成膜した。次にコンタクト
ホールをドライエッチング法を用いて形成後、容量電極
層111としてTiを膜厚80nmとなるようにスパッタ法を用
いて成膜し、PR法で島状化した。次に容量絶縁膜112と
してSiNを200nmとなるようにPECVD法を用いて成膜し
た。次に上部遮光層となるブラックマトリクス113とし
てAlを膜厚500nmとなるようにスパッタ法を用いて成膜
し、PR法により島状化した。本実施例では、主たる蓄積
容量は容量電極層111とブラックマトリクス113との間に
形成される。画素アレイの外部においてブラックマトリ
クス113には電位が印加される。
【００１９】次に第3層間絶縁膜114として、SiNを200nm
となるようにPECVD法を用いて成膜した後に有機平坦化
膜を膜厚800nmとなるように塗布し、焼成した。次にコ
ンタクトホールをドライエッチング法を用いて形成後、
画素電極層115として、ITOを膜厚100nmとなるようにス
パッタ法を用いて成膜し、PR法で島状化した。以上の工
程により、TFT基板が完成した。
となるようにPECVD法を用いて成膜した後に有機平坦化
膜を膜厚800nmとなるように塗布し、焼成した。次にコ
ンタクトホールをドライエッチング法を用いて形成後、
画素電極層115として、ITOを膜厚100nmとなるようにス
パッタ法を用いて成膜し、PR法で島状化した。以上の工
程により、TFT基板が完成した。
【００２０】本実施例では、蓄積容量は僅かなコンタク
ト部を除き、ブラックマトリクス下部に形成される。ま
た、コンタクトホールは3個であり、従来例の4個より減
少している。従って、開口率と蓄積容量の両立を果たす
ことが可能となった。
ト部を除き、ブラックマトリクス下部に形成される。ま
た、コンタクトホールは3個であり、従来例の4個より減
少している。従って、開口率と蓄積容量の両立を果たす
ことが可能となった。
【００２１】（第２実施例）本発明の第２の実施例につ
いて、図３の構造断面図および図４の平面図を用いて説
明する。第１の実施例と同様に、ガラス基板101上に下
部遮光層102から容量電極層111までを形成する。次に容
量絶縁膜112としてSiNを80nmとなるようにPECVD法を用
いて成膜した。次にバリア層117として、不純物としてP
を導入したマイクロクリスタル（微結晶）シリコン薄膜
を膜厚100nmとなるようにPECVD法を用いて成膜し、次に
ブラックマトリクス113としてAlを膜厚400nmとなるよう
にスパッタ法を用いて成膜した。次にブラックマトリク
ス113とバリア層117の2層薄膜をまとめてPR法により島
状化した。本実施例では、主たる蓄積容量は容量電極層
111と、バリア層117を有するブラックマトリクス113と
の間に形成される。
いて、図３の構造断面図および図４の平面図を用いて説
明する。第１の実施例と同様に、ガラス基板101上に下
部遮光層102から容量電極層111までを形成する。次に容
量絶縁膜112としてSiNを80nmとなるようにPECVD法を用
いて成膜した。次にバリア層117として、不純物としてP
を導入したマイクロクリスタル（微結晶）シリコン薄膜
を膜厚100nmとなるようにPECVD法を用いて成膜し、次に
ブラックマトリクス113としてAlを膜厚400nmとなるよう
にスパッタ法を用いて成膜した。次にブラックマトリク
ス113とバリア層117の2層薄膜をまとめてPR法により島
状化した。本実施例では、主たる蓄積容量は容量電極層
111と、バリア層117を有するブラックマトリクス113と
の間に形成される。
【００２２】ここで、ブラックマトリクス113がバリア
層117を有することにより、容量電極間のリーク電流が
低下する効果が現れる。例えば本実施例における容量間
リーク電流は、第1の実施例における容量間リーク電流
の1/100となる。これはブラックマトリクス113に用いら
れる金属 (Al)の容量絶縁膜112中への拡散がバリア層11
7により抑制されるためである。そのため、本実施例で
は容量絶縁膜112の膜厚を薄膜化することが可能とな
り、容量電極の単位面積あたりの容量値が増大する結
果、容量電極の面積を減ずることが可能となる。容量電
極の面積が減少することにより、更なる開口率の向上、
あるいは各導電層間の間隔を広げることが出来るため、
歩留まり及び信頼性が向上する。
層117を有することにより、容量電極間のリーク電流が
低下する効果が現れる。例えば本実施例における容量間
リーク電流は、第1の実施例における容量間リーク電流
の1/100となる。これはブラックマトリクス113に用いら
れる金属 (Al)の容量絶縁膜112中への拡散がバリア層11
7により抑制されるためである。そのため、本実施例で
は容量絶縁膜112の膜厚を薄膜化することが可能とな
り、容量電極の単位面積あたりの容量値が増大する結
果、容量電極の面積を減ずることが可能となる。容量電
極の面積が減少することにより、更なる開口率の向上、
あるいは各導電層間の間隔を広げることが出来るため、
歩留まり及び信頼性が向上する。
【００２３】バリア層としては、マイクロクリスタルシ
リコン以外にも、多結晶シリコン、TiN、TiSi2などが用
いられる。但し、データ線108にAlを用いているため、
バリア層117の成膜温度は350度以下とする。従って、バ
リア層117の成膜法としてはスパッタ法あるいはPECVD法
等が用いられる。また多結晶シリコンの場合は、レーザ
アニール法もしくはRTA法(ラピッド・サーマル・アニー
ル法)等の、比較的下地層に温度上昇をもたらすことの
ない結晶化法により、非晶質シリコンを結晶化して形成
することが可能である。
リコン以外にも、多結晶シリコン、TiN、TiSi2などが用
いられる。但し、データ線108にAlを用いているため、
バリア層117の成膜温度は350度以下とする。従って、バ
リア層117の成膜法としてはスパッタ法あるいはPECVD法
等が用いられる。また多結晶シリコンの場合は、レーザ
アニール法もしくはRTA法(ラピッド・サーマル・アニー
ル法)等の、比較的下地層に温度上昇をもたらすことの
ない結晶化法により、非晶質シリコンを結晶化して形成
することが可能である。
【００２４】その後、第１の実施例と同様に画素電極11
5までを形成し、TFT基板が完成した。本実施例では、蓄
積容量は僅かなコンタクト部を除き、ブラックマトリク
ス下部に形成される。また、コンタクトホールは3個で
あり、従来例の4個より減少している。また、ブラック
マトリクスの下部層にバリア層117を有している。従っ
て、歩留まり及び信頼性が高く、かつ開口率と蓄積容量
の両立を果たすことが可能となった。
5までを形成し、TFT基板が完成した。本実施例では、蓄
積容量は僅かなコンタクト部を除き、ブラックマトリク
ス下部に形成される。また、コンタクトホールは3個で
あり、従来例の4個より減少している。また、ブラック
マトリクスの下部層にバリア層117を有している。従っ
て、歩留まり及び信頼性が高く、かつ開口率と蓄積容量
の両立を果たすことが可能となった。
【００２５】（第３実施例）本発明の第３の実施例につ
いて、図５の構造断面図および図６の平面図を用いて説
明する。第１の実施例と同様に、ガラス基板101上に下
部遮光層102からデータ線108およびパッド部109までを
形成する。次にブラックマトリクス113としてCrを150nm
となるように、スパッタ法を用いて成膜し、通常のPR法
により島状化した。次に容量絶縁膜112としてSiNを80nm
となるようにPECVD法を用いて成膜した。次にバリア層1
17としてTiNを膜厚50nmとなるようにスパッタ法を用い
て形成した。次に通常のPR法及びドライエッチング法に
よりパッド部109までのコンタクトホールを形成した。
次に容量電極111としてAlを膜厚400nmとなるようにスパ
ッタ法を用いて成膜した。次に容量電極111とバリア層1
17の2層薄膜をまとめてPR法により島状化した。本実施
例では、主たる蓄積容量はバリア層117を有する容量電
極層111と、ブラックマトリクス113との間に形成され
る。
いて、図５の構造断面図および図６の平面図を用いて説
明する。第１の実施例と同様に、ガラス基板101上に下
部遮光層102からデータ線108およびパッド部109までを
形成する。次にブラックマトリクス113としてCrを150nm
となるように、スパッタ法を用いて成膜し、通常のPR法
により島状化した。次に容量絶縁膜112としてSiNを80nm
となるようにPECVD法を用いて成膜した。次にバリア層1
17としてTiNを膜厚50nmとなるようにスパッタ法を用い
て形成した。次に通常のPR法及びドライエッチング法に
よりパッド部109までのコンタクトホールを形成した。
次に容量電極111としてAlを膜厚400nmとなるようにスパ
ッタ法を用いて成膜した。次に容量電極111とバリア層1
17の2層薄膜をまとめてPR法により島状化した。本実施
例では、主たる蓄積容量はバリア層117を有する容量電
極層111と、ブラックマトリクス113との間に形成され
る。
【００２６】その後、第１の実施例と同様に画素電極11
5までを形成し、TFT基板が完成した。本実施例では、蓄
積容量は僅かなコンタクト部を除き、ブラックマトリク
ス下部に形成される。また、コンタクトホールは3個で
あり、従来例の4個より減少している。また、容量電極
の下部層にバリア層117を有している。従って、歩留ま
り及び信頼性が高く、かつ開口率と蓄積容量の両立を果
たすことが可能となった。
5までを形成し、TFT基板が完成した。本実施例では、蓄
積容量は僅かなコンタクト部を除き、ブラックマトリク
ス下部に形成される。また、コンタクトホールは3個で
あり、従来例の4個より減少している。また、容量電極
の下部層にバリア層117を有している。従って、歩留ま
り及び信頼性が高く、かつ開口率と蓄積容量の両立を果
たすことが可能となった。
【００２７】（第４実施例）本発明の第４の実施例につ
いて、図７の構造断面図および図８の平面図を用いて説
明する。ガラス基板101上に下部遮光層（下地遮光層）1
02として、Crを膜厚200nmとなるように、スパッタ法を
用いて成膜し、通常のPR法により島状化した。次に下地
絶縁膜103として、SiO2を膜厚500nmとなるようにPECVD
法を用いて成膜した。次に活性層104となるpoly-Si膜を
形成し、PR法で島状化した。ここでpoly-Si膜の形成法
としてはレーザアニール法を用いることにした。まず、
LPCVD法（低圧ＣＶＤ法）を用いてa-Si膜を、膜厚50nm
となるように成膜した後、エキシマレーザ光を照射し
た。照射条件としては、ビーム径200×0.4mm2、エネル
ギー密度450mJ/cm2で、重ね率95%のスキャン照射とし
た。次にゲート絶縁膜105として、SiO2を膜厚100nmとな
るようにPECVD法を用いて成膜した。次にゲート線106と
して、WSi2を膜厚150nmとなるようにスパッタ法を用い
て成膜し、PR法で島状化した。
いて、図７の構造断面図および図８の平面図を用いて説
明する。ガラス基板101上に下部遮光層（下地遮光層）1
02として、Crを膜厚200nmとなるように、スパッタ法を
用いて成膜し、通常のPR法により島状化した。次に下地
絶縁膜103として、SiO2を膜厚500nmとなるようにPECVD
法を用いて成膜した。次に活性層104となるpoly-Si膜を
形成し、PR法で島状化した。ここでpoly-Si膜の形成法
としてはレーザアニール法を用いることにした。まず、
LPCVD法（低圧ＣＶＤ法）を用いてa-Si膜を、膜厚50nm
となるように成膜した後、エキシマレーザ光を照射し
た。照射条件としては、ビーム径200×0.4mm2、エネル
ギー密度450mJ/cm2で、重ね率95%のスキャン照射とし
た。次にゲート絶縁膜105として、SiO2を膜厚100nmとな
るようにPECVD法を用いて成膜した。次にゲート線106と
して、WSi2を膜厚150nmとなるようにスパッタ法を用い
て成膜し、PR法で島状化した。
【００２８】ゲート線形成後、イオンドーピング法によ
り、活性層のソース、ドレインおよびLDD領域となる場
所に、PおよびBの不純物をドーピングし、RTA法による
活性化熱処理を行った。次に第1層間絶縁膜107としてSi
Nを300nmとなるようにPECVD法を用いて成膜した。次に
所望の位置にコンタクトホールをドライエッチング法を
用いて形成後、データ線108としてTi/Al複層膜を膜厚50
および400nmとなるようにスパッタ法を用いて成膜し、P
R法により島状化した。ここで、同時にパッド部109も形
成した。次に第2層間絶縁膜110としてSiNを400nmとなる
ようにPECVD法を用いて成膜した。次にブラックマトリ
クス113としてAlを膜厚500nmとなるようにスパッタ法を
用いて成膜し、PR法により島状化した。次に第3層間絶
縁膜114として、SiNを200nmとなるようにPECVD法を用い
て成膜した後に有機平坦化膜を膜厚800nmとなるように
塗布し、焼成した。
り、活性層のソース、ドレインおよびLDD領域となる場
所に、PおよびBの不純物をドーピングし、RTA法による
活性化熱処理を行った。次に第1層間絶縁膜107としてSi
Nを300nmとなるようにPECVD法を用いて成膜した。次に
所望の位置にコンタクトホールをドライエッチング法を
用いて形成後、データ線108としてTi/Al複層膜を膜厚50
および400nmとなるようにスパッタ法を用いて成膜し、P
R法により島状化した。ここで、同時にパッド部109も形
成した。次に第2層間絶縁膜110としてSiNを400nmとなる
ようにPECVD法を用いて成膜した。次にブラックマトリ
クス113としてAlを膜厚500nmとなるようにスパッタ法を
用いて成膜し、PR法により島状化した。次に第3層間絶
縁膜114として、SiNを200nmとなるようにPECVD法を用い
て成膜した後に有機平坦化膜を膜厚800nmとなるように
塗布し、焼成した。
【００２９】次にコンタクトホールをドライエッチング
法を用いて形成後、容量電極層111としてITOを膜厚50nm
となるようにスパッタ法を用いて成膜し、PR法で島状化
した。次に容量絶縁膜112としてSiO2を100nmとなるよう
にスパッタ法を用いて成膜した。次にコンタクトホール
をドライエッチング法を用いて形成後、画素電極層115
として、ITOを膜厚100nmとなるようにスパッタ法を用い
て成膜し、PR法で島状化した。本実施例では、主たる蓄
積容量は容量電極層111と画素電極層115との間に形成さ
れる。画素アレイの外部においてブラックマトリクス11
3には電位が印加される。以上の工程により、TFT基板が
完成した。
法を用いて形成後、容量電極層111としてITOを膜厚50nm
となるようにスパッタ法を用いて成膜し、PR法で島状化
した。次に容量絶縁膜112としてSiO2を100nmとなるよう
にスパッタ法を用いて成膜した。次にコンタクトホール
をドライエッチング法を用いて形成後、画素電極層115
として、ITOを膜厚100nmとなるようにスパッタ法を用い
て成膜し、PR法で島状化した。本実施例では、主たる蓄
積容量は容量電極層111と画素電極層115との間に形成さ
れる。画素アレイの外部においてブラックマトリクス11
3には電位が印加される。以上の工程により、TFT基板が
完成した。
【００３０】本実施例では、蓄積容量は透光性を有する
ITO膜により画素領域全般にわたり形成されている。ま
た、コンタクトホールは3個であり、従来例の4個より減
少している。従って、開口率と蓄積容量の両立を果たす
ことが可能となった。
ITO膜により画素領域全般にわたり形成されている。ま
た、コンタクトホールは3個であり、従来例の4個より減
少している。従って、開口率と蓄積容量の両立を果たす
ことが可能となった。
【００３１】以下、本発明の液晶表示装置を用いた液晶
プロジェクタ装置の一構成例について説明する。この液
晶プロジェクタ装置は特開平１１−３３７９００号公報
に開示されたものである。
プロジェクタ装置の一構成例について説明する。この液
晶プロジェクタ装置は特開平１１−３３７９００号公報
に開示されたものである。
【００３２】図９は本発明の液晶プロジェクタ装置の一
構成例を示す図である。図９において、ランプ201から
照射された光は、ＵＶ−ＩＲカットフィルタ202、マル
チアレイレンズ203，204、平凸レンズ205を介してダイ
クロイックミラー206に入射し、赤色光Ｒ及び緑色光Ｇ
と、青色光Ｂとに分離される。さらに赤色光Ｒ及び緑色
光Ｇはダイクロイックミラー207によって赤色光Ｒと緑
色光Ｇとに分離される。
構成例を示す図である。図９において、ランプ201から
照射された光は、ＵＶ−ＩＲカットフィルタ202、マル
チアレイレンズ203，204、平凸レンズ205を介してダイ
クロイックミラー206に入射し、赤色光Ｒ及び緑色光Ｇ
と、青色光Ｂとに分離される。さらに赤色光Ｒ及び緑色
光Ｇはダイクロイックミラー207によって赤色光Ｒと緑
色光Ｇとに分離される。
【００３３】分離された青色光Ｂは、ミラー220、コン
デンサレンズ221を介して青色用液晶パネル208に導かれ
る。また分離された赤色光Ｒはコンデンサレンズ209を
介して赤色用液晶パネル210に導かれる。また分離され
た緑色光Ｇはリレーレンズ211、ミラー212、リレーレン
ズ213、ミラー214、コンデンサレンズ215を介して緑色
用液晶パネル216に導かれる。液晶パネル208、210、216
は本発明による液晶表示装置が用いられる。すなわち、
第１実施例及び第２実施例で形成したＴＦＴ基板と対向
基板との間に液晶を封入して液晶パネルとする。
デンサレンズ221を介して青色用液晶パネル208に導かれ
る。また分離された赤色光Ｒはコンデンサレンズ209を
介して赤色用液晶パネル210に導かれる。また分離され
た緑色光Ｇはリレーレンズ211、ミラー212、リレーレン
ズ213、ミラー214、コンデンサレンズ215を介して緑色
用液晶パネル216に導かれる。液晶パネル208、210、216
は本発明による液晶表示装置が用いられる。すなわち、
第１実施例及び第２実施例で形成したＴＦＴ基板と対向
基板との間に液晶を封入して液晶パネルとする。
【００３４】液晶パネル208、210、216で光変調された
３色の光はプリズム部材217a、217b、217cからなる略Ｌ
字型のプリズム素子によって合成され投射レンズ218に
よってスクリーン219に投射される。
３色の光はプリズム部材217a、217b、217cからなる略Ｌ
字型のプリズム素子によって合成され投射レンズ218に
よってスクリーン219に投射される。
【００３５】なお、以上説明した液晶プロジェクタ装置
は三板方式であるが、単板方式においても本発明を用い
ることができる。
は三板方式であるが、単板方式においても本発明を用い
ることができる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
液晶表示装置の開口率と蓄積容量の両立を図ることがで
きる。
液晶表示装置の開口率と蓄積容量の両立を図ることがで
きる。
【図１】本発明の液晶表示装置の第１の実施例を示す構
造断面図である。
造断面図である。
【図２】本発明の液晶表示装置の第１の実施例を示す平
面図である。
面図である。
【図３】本発明の液晶表示装置の第２の実施例を示す構
造断面図である。
造断面図である。
【図４】本発明の液晶表示装置の第２の実施例を示す平
面図である。
面図である。
【図５】本発明の液晶表示装置の第３の実施例を示す構
造断面図である。
造断面図である。
【図６】本発明の液晶表示装置の第３の実施例を示す平
面図である。
面図である。
【図７】本発明の液晶表示装置の第４の実施例を示す構
造断面図である。
造断面図である。
【図８】本発明の液晶表示装置の第４の実施例を示す平
面図である。
面図である。
【図９】本発明の液晶プロジェクタ装置の一構成例を示
す図である。
す図である。
【図１０】従来のブラックマトリクス一体型TFT基板の
模式的な構造断面図である。
模式的な構造断面図である。
【図１１】データ線及びゲート線で区切られた画素領域
の平面模式図を示す図である。
の平面模式図を示す図である。
１０１ ガラス基板 １０２ 遮光層 １０３ 下地絶縁膜 １０４ 活性層 １０５ ゲート絶縁膜 １０６ ゲート線 １０７ 第１層間絶縁膜 １０８ データ線 １０９ パッド部 １１０ 第2層間絶縁膜 １１１ 容量電極層 １１２ 容量絶縁膜 １１３ ブラックマトリクス １１４ 第3層間絶縁膜 １１５ 画素電極層 １１６ パッド部 １１７ バリア層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｚ ６１９Ｂ
Claims (12)
- 【請求項１】 基板上に、スイッチ素子を構成する複数
の層と、該スイッチ素子に接続される画素電極層と、該
画素電極層及び該複数の層とは異なる層からなる、容量
の一方の電極となる容量電極層と、を有する液晶表示装
置。 - 【請求項２】 前記容量電極層は前記複数の層と前記画
素電極層との間に設けられている請求項１に記載の液晶
表示装置。 - 【請求項３】 前記容量電極層が前記画素電極層と接続
されている請求項１又は請求項２に記載の液晶表示装
置。 - 【請求項４】 前記容量電極層上に絶縁膜を介して導電
性の遮光層を設けることで、前記容量を構成してなる請
求項３に記載の液晶表示装置。 - 【請求項５】 導電性の遮光層上に絶縁膜を介して前記
容量電極層を設けることで、前記容量を構成してなる請
求項３に記載の液晶表示装置。 - 【請求項６】 前記容量を構成する上下２層の導電性薄
膜層のうち、より上部に位置する導電性薄膜層が、バリ
ア層と金属層の２層構造となることを特徴とする請求項
１から請求項５のいずれかの請求項に記載の液晶表示装
置。 - 【請求項７】 前記バリア層が非単結晶半導体薄膜であ
ることを特徴とする請求項６記載の液晶表示装置。 - 【請求項８】 前記非単結晶半導体薄膜が、プラズマＣ
ＶＤ法によって成膜されたマイクロクリスタルシリコン
であることを特徴とする請求項７記載の液晶表示装置。 - 【請求項９】 遮光層が前記複数の層と前記画素電極層
との間に設けられ、該遮光層と前記容量電極層とが接続
されている請求項１又は請求項２に記載の液晶表示装
置。 - 【請求項１０】 前記容量電極層上に絶縁膜を介して前
記画素電極層を設けることで、前記容量を構成してなる
請求項９に記載の液晶表示装置。 - 【請求項１１】 前記スイッチ素子は活性層、ゲート絶
縁膜、ゲート線層、データ線層を有する絶縁ゲート型電
界効果トランジスタであり、該活性層下に下地遮光層を
有する請求項１から請求項１０のいずれかの請求項に記
載の液晶表示装置。 - 【請求項１２】 請求項１から請求項１１のいずれかの
請求項に記載の液晶表示装置と、該液晶表示装置に光を
照射する光源と、該光源からの光を該液晶表示装置に導
く光学系と、該液晶表示装置からの情報光を投射するた
めの光学系と、を備えた液晶プロジェクタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001010372A JP3838332B2 (ja) | 2000-01-24 | 2001-01-18 | 透過型液晶表示装置及び液晶プロジェクタ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014996 | 2000-01-24 | ||
| JP2000-14996 | 2000-01-24 | ||
| JP2001010372A JP3838332B2 (ja) | 2000-01-24 | 2001-01-18 | 透過型液晶表示装置及び液晶プロジェクタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001281684A true JP2001281684A (ja) | 2001-10-10 |
| JP3838332B2 JP3838332B2 (ja) | 2006-10-25 |
Family
ID=26584053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001010372A Expired - Lifetime JP3838332B2 (ja) | 2000-01-24 | 2001-01-18 | 透過型液晶表示装置及び液晶プロジェクタ装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3838332B2 (ja) |
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-
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- 2001-01-18 JP JP2001010372A patent/JP3838332B2/ja not_active Expired - Lifetime
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| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060110 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060417 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060712 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060725 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3838332 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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