JP2003142664A - 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 - Google Patents
半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 322
- 239000004065 semiconductor Substances 0.000 title claims abstract description 227
- 238000000034 method Methods 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 94
- 239000013078 crystal Substances 0.000 claims description 66
- 239000011159 matrix material Substances 0.000 claims description 47
- 238000010438 heat treatment Methods 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 230000002093 peripheral effect Effects 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 15
- 239000012212 insulator Substances 0.000 claims description 14
- 239000010453 quartz Substances 0.000 claims description 12
- 239000011521 glass Substances 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 239000012530 fluid Substances 0.000 claims description 4
- 230000008569 process Effects 0.000 abstract description 26
- 238000007254 oxidation reaction Methods 0.000 abstract description 18
- 230000008646 thermal stress Effects 0.000 abstract description 18
- 230000003647 oxidation Effects 0.000 abstract description 17
- 238000007669 thermal treatment Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 186
- 239000010408 film Substances 0.000 description 134
- 239000004973 liquid crystal related substance Substances 0.000 description 63
- 239000011229 interlayer Substances 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000000137 annealing Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 239000005368 silicate glass Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- -1 hydrogen ions Chemical class 0.000 description 6
- 239000003566 sealing material Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003086 colorant Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910002808 Si–O–Si Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 101000592773 Halobacterium salinarum (strain ATCC 700922 / JCM 11081 / NRC-1) 50S ribosomal protein L22 Proteins 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】ＳＯＩ構造を有し、かつ、支持基板とＳＯＩ層
の熱膨張係数の異なる半導体基板を形成可能な半導体基
板の製造方法、半導体基板、電気光学装置並びに電子機
器を提供すること。 【解決手段】 ＳＯＩ構造の基板６００を製造するにあ
たって、単結晶シリコン層に溝２６０を形成して、島状
の単結晶シリコン層２３０を形成する。その後に、熱処
理を行う。その結果、支持基板５００と単結晶シリコン
層２３０の熱膨張係数の差に由来する熱応力が溝２６０
で緩和されるため、貼り合わせ強度向上させるための熱
処理や酸化工程などを行っても、転位やクラックのない
高品位な単結晶シリコン層を得られる。
の熱膨張係数の異なる半導体基板を形成可能な半導体基
板の製造方法、半導体基板、電気光学装置並びに電子機
器を提供すること。 【解決手段】 ＳＯＩ構造の基板６００を製造するにあ
たって、単結晶シリコン層に溝２６０を形成して、島状
の単結晶シリコン層２３０を形成する。その後に、熱処
理を行う。その結果、支持基板５００と単結晶シリコン
層２３０の熱膨張係数の差に由来する熱応力が溝２６０
で緩和されるため、貼り合わせ強度向上させるための熱
処理や酸化工程などを行っても、転位やクラックのない
高品位な単結晶シリコン層を得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造を備え
た半導体基板の製造方法、この方法で製造した半導体基
板、この半導体基板を用いた電気光学装置並びに電子機
器に関するものである、さらに詳しくは、半導体基板へ
のＳＯＩ構造の形成技術に関するものである。
た半導体基板の製造方法、この方法で製造した半導体基
板、この半導体基板を用いた電気光学装置並びに電子機
器に関するものである、さらに詳しくは、半導体基板へ
のＳＯＩ構造の形成技術に関するものである。
【０００２】
【従来の技術】絶縁体層上に設けられたシリコン層を半
導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチア
ップ特性、あるいはショートチャネルの抑制効果など、
通常の単結晶シリコン基板では達成し得ない優れた特性
を示すため、半導体装置の高集積化を目的として開発が
進められている。
導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチア
ップ特性、あるいはショートチャネルの抑制効果など、
通常の単結晶シリコン基板では達成し得ない優れた特性
を示すため、半導体装置の高集積化を目的として開発が
進められている。
【０００３】最近では、１００ｎｍ以下の厚さにまで薄
膜化されたＳＯＩ層にデバイスを形成したものによっ
て、優れたショートチャネル抑制効果が見いだされてい
る。また、このようにして形成されたＳＯＩデバイス
は、放射線耐性に優れていることによる高信頼性を備え
るとともに、寄生容量の低減による素子の高速化や低消
費電力化を図れること、あるいは完全空乏型電界効果ト
ランジスタを作製できることによるプロセスルールの微
細化を図れることなどの優れた点を備えている。
膜化されたＳＯＩ層にデバイスを形成したものによっ
て、優れたショートチャネル抑制効果が見いだされてい
る。また、このようにして形成されたＳＯＩデバイス
は、放射線耐性に優れていることによる高信頼性を備え
るとともに、寄生容量の低減による素子の高速化や低消
費電力化を図れること、あるいは完全空乏型電界効果ト
ランジスタを作製できることによるプロセスルールの微
細化を図れることなどの優れた点を備えている。
【０００４】このようなＳＯＩ構造を形成する方法とし
ては、単結晶シリコン基板の貼り合わせによるＳＯＩ基
板の製造方法がある。一般に貼り合わせ法と呼ばれるこ
の方法は、単結晶シリコン基板と支持基板とを酸化膜を
介して重ね合わせ、基板表面のＯＨ基を利用して室温程
度で貼り合わせた後、単結晶シリコン基板を研削や研
磨、またはエッチングによって薄膜化し、続いて７００
℃〜１２００℃程度の熱処理によってシロキサン結合
（Ｓｉ−Ｏ−Ｓｉ）して、貼り合わせ強度を上げて、単
結晶シリコン層を支持基板上に形成するものである。こ
の手法では、単結晶シリコン基板を直接、薄膜化するの
で、シリコン薄膜の結晶性に優れ、高性能のデバイスを
作成できる。（阿部孝夫 著「シリコン」培風館 p.33
0）また、この貼り合わせ法を応用したものとして、単
結晶シリコン基板に水素イオンを注入し、これを支持基
板と貼り合わせた後、４００〜６００℃程度の熱処理に
よって薄膜シリコン層を単結晶シリコン基板の水素注入
領域から分離し、次に１１００℃程度までの熱処理で貼
り合わせ強度を上げる手法（M. Bruel et al., Electro
chem. Soc. Proc. Vol.97-27, p.3）や、表面を多孔質
化したシリコン基板上に単結晶シリコン層をエピタキシ
ャル成長させ、これを支持基板と貼り合わせた後にシリ
コン基板を除去し、多孔質シリコン層をエッチングする
ことにより支持基板上にエピタキシャル単結晶シリコン
薄膜を形成する手法（特開平４−３４６４１８号公報）
などが知られている。
ては、単結晶シリコン基板の貼り合わせによるＳＯＩ基
板の製造方法がある。一般に貼り合わせ法と呼ばれるこ
の方法は、単結晶シリコン基板と支持基板とを酸化膜を
介して重ね合わせ、基板表面のＯＨ基を利用して室温程
度で貼り合わせた後、単結晶シリコン基板を研削や研
磨、またはエッチングによって薄膜化し、続いて７００
℃〜１２００℃程度の熱処理によってシロキサン結合
（Ｓｉ−Ｏ−Ｓｉ）して、貼り合わせ強度を上げて、単
結晶シリコン層を支持基板上に形成するものである。こ
の手法では、単結晶シリコン基板を直接、薄膜化するの
で、シリコン薄膜の結晶性に優れ、高性能のデバイスを
作成できる。（阿部孝夫 著「シリコン」培風館 p.33
0）また、この貼り合わせ法を応用したものとして、単
結晶シリコン基板に水素イオンを注入し、これを支持基
板と貼り合わせた後、４００〜６００℃程度の熱処理に
よって薄膜シリコン層を単結晶シリコン基板の水素注入
領域から分離し、次に１１００℃程度までの熱処理で貼
り合わせ強度を上げる手法（M. Bruel et al., Electro
chem. Soc. Proc. Vol.97-27, p.3）や、表面を多孔質
化したシリコン基板上に単結晶シリコン層をエピタキシ
ャル成長させ、これを支持基板と貼り合わせた後にシリ
コン基板を除去し、多孔質シリコン層をエッチングする
ことにより支持基板上にエピタキシャル単結晶シリコン
薄膜を形成する手法（特開平４−３４６４１８号公報）
などが知られている。
【０００５】貼り合わせ法によるＳＯＩ基板は通常のバ
ルク半導体基板（半導体集積回路）と同様に、様々なデ
バイスの作製に用いることができるが、従来のバルク基
板と異なる点として、支持基板に様々な材料を使用する
ことが可能である点を挙げることができる。すなわち、
支持基板としては、通常のシリコン基板はもちろんのこ
と、透光性を備えた石英基板、あるいはガラス基板など
を用いることができる。従って、透光性基板上に単結晶
シリコン薄膜を形成することによって、光透過性を必要
とするデバイス、例えば、透過型の液晶装置などの電気
光学装置においても、アクティブマトリクス基板上に、
結晶性に優れた単結晶シリコン層を用いて高性能なトラ
ンジスタ素子を形成することができる。すなわち、画素
電極を駆動する画素スイッチング用ＭＩＳ形トランジス
タや、画像表示領域の周辺領域で駆動回路を構成する駆
動回路用ＭＩＳ形トランジスタを単結晶シリコン層であ
るＳＯＩ層に形成することにより表示の微細化、高速化
を図ることができる。
ルク半導体基板（半導体集積回路）と同様に、様々なデ
バイスの作製に用いることができるが、従来のバルク基
板と異なる点として、支持基板に様々な材料を使用する
ことが可能である点を挙げることができる。すなわち、
支持基板としては、通常のシリコン基板はもちろんのこ
と、透光性を備えた石英基板、あるいはガラス基板など
を用いることができる。従って、透光性基板上に単結晶
シリコン薄膜を形成することによって、光透過性を必要
とするデバイス、例えば、透過型の液晶装置などの電気
光学装置においても、アクティブマトリクス基板上に、
結晶性に優れた単結晶シリコン層を用いて高性能なトラ
ンジスタ素子を形成することができる。すなわち、画素
電極を駆動する画素スイッチング用ＭＩＳ形トランジス
タや、画像表示領域の周辺領域で駆動回路を構成する駆
動回路用ＭＩＳ形トランジスタを単結晶シリコン層であ
るＳＯＩ層に形成することにより表示の微細化、高速化
を図ることができる。
【０００６】
【発明が解決しようとする課題】ここで、透過型の液晶
装置などの電気光学装置にＳＯＩ基板を用いた場合、支
持基板である石英基板などの透光性基板とＳＯＩ層の熱
膨張係数が異なるため、前述の貼り合わせ強度を上げる
ための熱処理や、９００℃〜１１００℃程度で行われる
酸化工程などの半導体プロセスにおいて、熱膨張係数の
違いによる熱応力が発生し、その結果ＳＯＩ層にミスフ
ィット転位やクラックが導入され、デバイス特性に支障
をきたす恐れがある。これは特にＳＯＩ層の膜厚が厚い
場合（例えば、支持基板が５２５μｍの石英基板の場
合、ＳＯＩ層０．５μｍ以上）に問題となる。（T.Abe
et al., Jpn. J. Appl. Phys. 32 (1993) p.334）とこ
ろで、液晶装置において使用されるＳＯＩ基板において
は、画像表示領域で画素スイッチング用ＭＩＳ形トラン
ジスタを構成する単結晶シリコン層は、光リーク電流を
抑制するために極めて薄くすることが望ましく、具体的
には１００ｎｍ以下が好ましい。これに対して、駆動回
路用ＭＩＳ形トランジスタには高速動作が求められるこ
とから、駆動回路用ＭＩＳ形トランジスタを構成する単
結晶シリコン層についてはシート抵抗を小さくしておく
ことが好ましい。従って、画像表示領域周辺の単結晶シ
リコン層は厚く形成しておくことが望ましく、２００〜
４００ｎｍ程度が好ましい。
装置などの電気光学装置にＳＯＩ基板を用いた場合、支
持基板である石英基板などの透光性基板とＳＯＩ層の熱
膨張係数が異なるため、前述の貼り合わせ強度を上げる
ための熱処理や、９００℃〜１１００℃程度で行われる
酸化工程などの半導体プロセスにおいて、熱膨張係数の
違いによる熱応力が発生し、その結果ＳＯＩ層にミスフ
ィット転位やクラックが導入され、デバイス特性に支障
をきたす恐れがある。これは特にＳＯＩ層の膜厚が厚い
場合（例えば、支持基板が５２５μｍの石英基板の場
合、ＳＯＩ層０．５μｍ以上）に問題となる。（T.Abe
et al., Jpn. J. Appl. Phys. 32 (1993) p.334）とこ
ろで、液晶装置において使用されるＳＯＩ基板において
は、画像表示領域で画素スイッチング用ＭＩＳ形トラン
ジスタを構成する単結晶シリコン層は、光リーク電流を
抑制するために極めて薄くすることが望ましく、具体的
には１００ｎｍ以下が好ましい。これに対して、駆動回
路用ＭＩＳ形トランジスタには高速動作が求められるこ
とから、駆動回路用ＭＩＳ形トランジスタを構成する単
結晶シリコン層についてはシート抵抗を小さくしておく
ことが好ましい。従って、画像表示領域周辺の単結晶シ
リコン層は厚く形成しておくことが望ましく、２００〜
４００ｎｍ程度が好ましい。
【０００７】このように単結晶シリコン層の厚さを部分
的に異ならすには、単結晶シリコン基板の表面を選択に
酸化した後、この表面酸化によって形成された犠牲酸化
膜をウエットエッチングにより除去する方法が考えられ
る。この方法によれば、犠牲酸化膜を除去した後の状態
において、犠牲酸化膜が形成されていた領域では、単結
晶シリコン層が薄く残るのに対して、犠牲酸化膜が形成
されていなかった領域には、単結晶シリコン層が厚く残
ることになる。
的に異ならすには、単結晶シリコン基板の表面を選択に
酸化した後、この表面酸化によって形成された犠牲酸化
膜をウエットエッチングにより除去する方法が考えられ
る。この方法によれば、犠牲酸化膜を除去した後の状態
において、犠牲酸化膜が形成されていた領域では、単結
晶シリコン層が薄く残るのに対して、犠牲酸化膜が形成
されていなかった領域には、単結晶シリコン層が厚く残
ることになる。
【０００８】しかしながら、液晶装置などに好適なＳＯ
Ｉ基板では、支持基板とＳＯＩ層の熱膨張係数が異なる
ため、犠牲酸化により部分的に単結晶シリコン層の厚さ
を異ならす方法は、前述の理由により難しい。
Ｉ基板では、支持基板とＳＯＩ層の熱膨張係数が異なる
ため、犠牲酸化により部分的に単結晶シリコン層の厚さ
を異ならす方法は、前述の理由により難しい。
【０００９】また、貼り合わせＳＯＩ基板においては貼
り合わせ強度を上げるためには高温アニールが有効であ
るが、これも前述の理由により、充分に貼り合わせ強度
を上げるのに必要な７００〜１２００℃程度の熱処理が
できない。
り合わせ強度を上げるためには高温アニールが有効であ
るが、これも前述の理由により、充分に貼り合わせ強度
を上げるのに必要な７００〜１２００℃程度の熱処理が
できない。
【００１０】かかる問題点に鑑みて、本発明の課題は、
支持基板とＳＯＩ層の熱膨張係数の異なるＳＯＩ基板に
おいて、高温プロセスを行っても欠陥のないＳＯＩ層を
備える半導体基板を形成可能な半導体基板の製造方法、
この方法で製造した半導体基板、この半導体基板を用い
た電気光学装置並びに電子機器を提供することにある。
支持基板とＳＯＩ層の熱膨張係数の異なるＳＯＩ基板に
おいて、高温プロセスを行っても欠陥のないＳＯＩ層を
備える半導体基板を形成可能な半導体基板の製造方法、
この方法で製造した半導体基板、この半導体基板を用い
た電気光学装置並びに電子機器を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体基板の製造方法では、第１の熱
膨張係数をもつ支持基板と、前記支持基板上に形成され
た絶縁体層と、該絶縁体層上に形成された第２の熱膨張
係数をもつ単結晶半導体層とを有する半導体基板の製造
方法において、前記単結晶半導体層の形成し、前記単結
晶半導体層の所定の領域の周辺に溝を形成し、しかる後
に熱処理をすることを特徴とする。
め、本発明に係る半導体基板の製造方法では、第１の熱
膨張係数をもつ支持基板と、前記支持基板上に形成され
た絶縁体層と、該絶縁体層上に形成された第２の熱膨張
係数をもつ単結晶半導体層とを有する半導体基板の製造
方法において、前記単結晶半導体層の形成し、前記単結
晶半導体層の所定の領域の周辺に溝を形成し、しかる後
に熱処理をすることを特徴とする。
【００１２】本発明の係る構成によれば、前記単結晶半
導体層の所定の領域の周辺に溝が形成されているため、
熱処理時に熱膨張係数が異なることに起因する熱応力が
発生しても溝領域で緩和される。
導体層の所定の領域の周辺に溝が形成されているため、
熱処理時に熱膨張係数が異なることに起因する熱応力が
発生しても溝領域で緩和される。
【００１３】従って、支持基板と半導体層の熱膨張係数
の異なるＳＯＩ基板において、酸化工程などの熱処理を
行っても欠陥のない単結晶半導体層を備える半導体基板
を製造することができる。
の異なるＳＯＩ基板において、酸化工程などの熱処理を
行っても欠陥のない単結晶半導体層を備える半導体基板
を製造することができる。
【００１４】その結果、半導体基板に形成される個々の
半導体デバイスに対して最適な厚さの単結晶半導体層を
提供できるので、半導体基板に形成される半導体デバイ
スのうち、大電流、高周波で駆動される半導体デバイス
は、厚い第２の単結晶半導体層に形成し、低電圧で駆動
される半導体デバイスは、薄い第1の単結晶半導体層に
形成するなどといった設計を行うことができ、単結晶半
導体層に形成される半導体デバイスの特性を最大限に利
用することができる。
半導体デバイスに対して最適な厚さの単結晶半導体層を
提供できるので、半導体基板に形成される半導体デバイ
スのうち、大電流、高周波で駆動される半導体デバイス
は、厚い第２の単結晶半導体層に形成し、低電圧で駆動
される半導体デバイスは、薄い第1の単結晶半導体層に
形成するなどといった設計を行うことができ、単結晶半
導体層に形成される半導体デバイスの特性を最大限に利
用することができる。
【００１５】また、貼り合わせＳＯＩ基板においては貼
り合わせ強度を上げるために必要な高温アニールができ
る。
り合わせ強度を上げるために必要な高温アニールができ
る。
【００１６】上記の半導体基板の製造方法において、前
記熱処理は、７００℃〜１２００℃の範囲で行うことを
特徴とする。
記熱処理は、７００℃〜１２００℃の範囲で行うことを
特徴とする。
【００１７】本発明の係る構成によれば、熱処理で貼り
合わせＳＯＩ基板において十分に貼り合わせ強度が上が
る。また、溝が形成されているため熱応力が緩和され、
欠陥が導入されない。
合わせＳＯＩ基板において十分に貼り合わせ強度が上が
る。また、溝が形成されているため熱応力が緩和され、
欠陥が導入されない。
【００１８】上記の半導体基板の製造方法において、前
記所定の領域の周辺は、前記半導体基板の外周であるこ
とが望ましい。ここで半導体基板とは半導体基板母材か
ら切り出される個々のICチップを指す。
記所定の領域の周辺は、前記半導体基板の外周であるこ
とが望ましい。ここで半導体基板とは半導体基板母材か
ら切り出される個々のICチップを指す。
【００１９】本発明の係る構成によれば、前記単結晶半
導体層に溝が形成される領域は半導体基板をダイシング
する領域であるので、半導体基板のレイアウトに影響し
なく、任意の回路設計をすることができる。
導体層に溝が形成される領域は半導体基板をダイシング
する領域であるので、半導体基板のレイアウトに影響し
なく、任意の回路設計をすることができる。
【００２０】上記の半導体基板の製造方法において、前
記所定の領域の周辺は、素子分離領域であることが望ま
しい。
記所定の領域の周辺は、素子分離領域であることが望ま
しい。
【００２１】本発明の係る構成によれば、前記単結晶半
導体層に多数溝ができるのでより確実に熱応力を緩和で
きる。また、素子分離の工程と兼ねることが出来るので
工程数を増やさないメリットがある。
導体層に多数溝ができるのでより確実に熱応力を緩和で
きる。また、素子分離の工程と兼ねることが出来るので
工程数を増やさないメリットがある。
【００２２】上記の半導体基板の製造方法において、前
記溝の幅は、前記半導体基板の第１の熱処理時に前記所
定の領域内で発生する、前記第１の熱膨張係数をもつ支
持基板と前記第２の熱膨張係数をもつ単結晶半導体層と
の熱膨張差よりも大きいことが望ましい。
記溝の幅は、前記半導体基板の第１の熱処理時に前記所
定の領域内で発生する、前記第１の熱膨張係数をもつ支
持基板と前記第２の熱膨張係数をもつ単結晶半導体層と
の熱膨張差よりも大きいことが望ましい。
【００２３】本発明の係る構成によれば、前記第１の熱
処理時に発生する熱膨張差よりも前記溝の幅が大きいた
め、前記溝内で熱膨張差は吸収され、熱膨張係数が異な
ることに起因する熱応力が緩和される。
処理時に発生する熱膨張差よりも前記溝の幅が大きいた
め、前記溝内で熱膨張差は吸収され、熱膨張係数が異な
ることに起因する熱応力が緩和される。
【００２４】上記の半導体基板の製造方法において、前
記熱処理は酸化雰囲気で行うことが望ましい。
記熱処理は酸化雰囲気で行うことが望ましい。
【００２５】本発明の係る構成によれば、熱処理で貼り
合わせＳＯＩ基板において貼り合わせ強度を上げる工程
と種々の目的の酸化工程と兼ねることが出来る。
合わせＳＯＩ基板において貼り合わせ強度を上げる工程
と種々の目的の酸化工程と兼ねることが出来る。
【００２６】上記の半導体基板の製造方法において、前
記酸化雰囲気中の高温アニールの工程で前記単結晶半導
体層の膜厚調整を行うことが望ましい。
記酸化雰囲気中の高温アニールの工程で前記単結晶半導
体層の膜厚調整を行うことが望ましい。
【００２７】本発明の係る構成によれば、前記単結晶半
導体層の膜厚調整のための酸化工程と、貼り合わせ強度
を上げるアニール工程を兼ねることが出来るので工程数
を増やさないメリットがある。
導体層の膜厚調整のための酸化工程と、貼り合わせ強度
を上げるアニール工程を兼ねることが出来るので工程数
を増やさないメリットがある。
【００２８】本発明に係る半導体基板の製造方法では、
第１の熱膨張係数をもつ支持基板と、前記支持基板上に
形成された絶縁体層と、該絶縁体層上に形成された第２
の熱膨張係数をもつ単結晶半導体層とを有する半導体基
板において、上記の半導体基板の製造方法において、前
記半導体基板中の温度が、前記第１の熱膨張係数をもつ
支持基板と前記第２の熱膨張係数をもつ単結晶半導体層
のうち、熱膨張係数の小さい方に向かって大きくなる状
態で熱処理することを特徴とする。
第１の熱膨張係数をもつ支持基板と、前記支持基板上に
形成された絶縁体層と、該絶縁体層上に形成された第２
の熱膨張係数をもつ単結晶半導体層とを有する半導体基
板において、上記の半導体基板の製造方法において、前
記半導体基板中の温度が、前記第１の熱膨張係数をもつ
支持基板と前記第２の熱膨張係数をもつ単結晶半導体層
のうち、熱膨張係数の小さい方に向かって大きくなる状
態で熱処理することを特徴とする。
【００２９】本発明の係る構成によれば、前記支持基板
と前記半導体層の熱膨張が同程度となるため、高温時の
熱応力が小さくなる。さらには、前記単結晶半導体層の
所定の領域の周辺に溝を形成しておけば、より熱応力が
緩和されるのは言うまでもない。
と前記半導体層の熱膨張が同程度となるため、高温時の
熱応力が小さくなる。さらには、前記単結晶半導体層の
所定の領域の周辺に溝を形成しておけば、より熱応力が
緩和されるのは言うまでもない。
【００３０】本発明に係る半導体基板は、第１の熱膨張
係数をもつ支持基板と、前記支持基板上に形成された絶
縁体層と、該絶縁体層上に形成された第２の熱膨張係数
をもつ単結晶半導体層とを有する半導体基板であって、
前記絶縁体層の少なくとも一部が、少なくとも１２００
℃以下の熱処理時に流動性があるもしくは弾性である物
質で構成されることを特徴とする。
係数をもつ支持基板と、前記支持基板上に形成された絶
縁体層と、該絶縁体層上に形成された第２の熱膨張係数
をもつ単結晶半導体層とを有する半導体基板であって、
前記絶縁体層の少なくとも一部が、少なくとも１２００
℃以下の熱処理時に流動性があるもしくは弾性である物
質で構成されることを特徴とする。
【００３１】本発明の係る構成によれば、熱処理時に熱
膨張差が生じても、前記絶縁体層の少なくとも一部は、
流動性があるもしくは弾性であるため、熱応力を緩和す
ることができる。また、本発明の別の構成による溝を形
成しなくても熱応力を緩和できる。なお、必要に応じて
前記溝を形成しておいても構わない。
膨張差が生じても、前記絶縁体層の少なくとも一部は、
流動性があるもしくは弾性であるため、熱応力を緩和す
ることができる。また、本発明の別の構成による溝を形
成しなくても熱応力を緩和できる。なお、必要に応じて
前記溝を形成しておいても構わない。
【００３２】上記の半導体基板で製造される半導体基
板、または上記半導体基板において、前記単結晶半導体
層は、単結晶シリコンであることが望ましい。また、単
結晶半導体層は単結晶シリコン以外にも、単結晶ゲルマ
ニウムなどを用いてもよい。
板、または上記半導体基板において、前記単結晶半導体
層は、単結晶シリコンであることが望ましい。また、単
結晶半導体層は単結晶シリコン以外にも、単結晶ゲルマ
ニウムなどを用いてもよい。
【００３３】上記の半導体基板で製造される半導体基
板、または上記半導体基板において、前記支持基板に様
々な材料を使用することが可能である。すなわち、支持
基板としては、透光性を備えた石英基板、あるいはガラ
ス基板などの透光性基板を用いることができる。従っ
て、透光性基板上に単結晶半導体層を形成することによ
って、光透過性を必要とするデバイス、例えば、透過型
の液晶装置などの電気光学装置においても、アクティブ
マトリクス基板上に、結晶性に優れた単結晶半導体層を
用いて高性能なトランジスタ素子を形成することができ
る。すなわち、画素電極を駆動する画素スイッチング用
ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆
動回路を構成する駆動回路用ＭＩＳ形トランジスタを単
結晶シリコン層であるＳＯＩ層に形成することにより表
示の微細化、高速化を図ることができる。
板、または上記半導体基板において、前記支持基板に様
々な材料を使用することが可能である。すなわち、支持
基板としては、透光性を備えた石英基板、あるいはガラ
ス基板などの透光性基板を用いることができる。従っ
て、透光性基板上に単結晶半導体層を形成することによ
って、光透過性を必要とするデバイス、例えば、透過型
の液晶装置などの電気光学装置においても、アクティブ
マトリクス基板上に、結晶性に優れた単結晶半導体層を
用いて高性能なトランジスタ素子を形成することができ
る。すなわち、画素電極を駆動する画素スイッチング用
ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆
動回路を構成する駆動回路用ＭＩＳ形トランジスタを単
結晶シリコン層であるＳＯＩ層に形成することにより表
示の微細化、高速化を図ることができる。
【００３４】ここで、支持基板としてガラス基板を用い
れば、例えば、液晶装置のように比較的安価で汎用的な
デバイスにも本発明を適用することが可能となる。
れば、例えば、液晶装置のように比較的安価で汎用的な
デバイスにも本発明を適用することが可能となる。
【００３５】また、支持基板として石英基板を用いた場
合には、支持基板の耐熱性が高いので、単結晶半導体層
へのデバイスプロセスにおいて、高温での熱処理などが
可能になる。例えば、ＭＩＳ形トランジスタなどの半導
体デバイスの特性を向上させるための熱処理や、熱酸化
膜の形成、高温アニール等のプロセスを適用することに
より、高性能の半導体デバイスを半導体基板上に形成す
ることができる。
合には、支持基板の耐熱性が高いので、単結晶半導体層
へのデバイスプロセスにおいて、高温での熱処理などが
可能になる。例えば、ＭＩＳ形トランジスタなどの半導
体デバイスの特性を向上させるための熱処理や、熱酸化
膜の形成、高温アニール等のプロセスを適用することに
より、高性能の半導体デバイスを半導体基板上に形成す
ることができる。
【００３６】上記の半導体基板において、前記半導体基
板の外周に形成される溝の幅は１２０μｍ以上であるこ
とが望ましい。
板の外周に形成される溝の幅は１２０μｍ以上であるこ
とが望ましい。
【００３７】本発明の係る構成によれば、前記支持基板
が石英であって、前記単結晶半導体層がシリコンである
とき、１辺が４０ｍｍの半導体基板を作る場合において
も、１２００℃の熱処理で生じる熱膨張差を前記溝で緩
和できる。
が石英であって、前記単結晶半導体層がシリコンである
とき、１辺が４０ｍｍの半導体基板を作る場合において
も、１２００℃の熱処理で生じる熱膨張差を前記溝で緩
和できる。
【００３８】上記の半導体基板おいて、前記素子分離領
域に形成される溝の幅は０．１μｍ以上であることが望
ましい。
域に形成される溝の幅は０．１μｍ以上であることが望
ましい。
【００３９】本発明の係る構成によれば、前記支持基板
が石英であって、前記単結晶半導体層がシリコンである
とき、１辺が２５μｍの半導体素子を作る場合において
も、１２００℃の熱処理で生じる熱膨張差を前記溝で緩
和できる。
が石英であって、前記単結晶半導体層がシリコンである
とき、１辺が２５μｍの半導体素子を作る場合において
も、１２００℃の熱処理で生じる熱膨張差を前記溝で緩
和できる。
【００４０】本発明に係る半導体基板については各種半
導体装置の製造に用いることができ、例えば、液晶装置
などといった電気光学装置を製造することができる。
導体装置の製造に用いることができ、例えば、液晶装置
などといった電気光学装置を製造することができる。
【００４１】この場合、半導体基板と、対向基板との間
に電気光学物質を挟持してなり、前記支持基板の単結晶
半導体層の画像表示領域に画素配列に対応してマトリク
ス状に配置された複数の第１スイッチング素子と、前記
画像表示領域の周辺に位置する周辺領域に配置されてお
り、周辺回路を少なくとも部分的に構成する複数の第２
スイッチング素子とを備え、前記第１スイッチング素子
を構成する画像表示領域の単結晶半導体層の厚さが、前
記第２スイッチング素子を構成する周辺領域の単結晶半
導体層よりも薄くすることが望ましい。このように構成
すると、画素スイッチング用ＭＩＳ形トランジスタにつ
いては、それが形成される単結晶半導体層が薄いので、
光の入射による光電効果で発生するリーク電流を抑制す
ることができる、また、駆動回路では単結晶半導体層の
シート抵抗を低く抑えることができるので、大電流駆動
や高周波駆動させる状況下においても特性が劣化し難
い。それ故、駆動回路用ＭＩＳ形トランジスタについて
は信頼性を高めることができる。
に電気光学物質を挟持してなり、前記支持基板の単結晶
半導体層の画像表示領域に画素配列に対応してマトリク
ス状に配置された複数の第１スイッチング素子と、前記
画像表示領域の周辺に位置する周辺領域に配置されてお
り、周辺回路を少なくとも部分的に構成する複数の第２
スイッチング素子とを備え、前記第１スイッチング素子
を構成する画像表示領域の単結晶半導体層の厚さが、前
記第２スイッチング素子を構成する周辺領域の単結晶半
導体層よりも薄くすることが望ましい。このように構成
すると、画素スイッチング用ＭＩＳ形トランジスタにつ
いては、それが形成される単結晶半導体層が薄いので、
光の入射による光電効果で発生するリーク電流を抑制す
ることができる、また、駆動回路では単結晶半導体層の
シート抵抗を低く抑えることができるので、大電流駆動
や高周波駆動させる状況下においても特性が劣化し難
い。それ故、駆動回路用ＭＩＳ形トランジスタについて
は信頼性を高めることができる。
【００４２】本発明の電子機器は、光源と、前記光源か
ら出射される光が入射されて画像情報に対応した変調を
施す、上記の電気光学装置と、前記電気光学装置により
変調された光を投射する投射手段とを具備することを特
徴とする。
ら出射される光が入射されて画像情報に対応した変調を
施す、上記の電気光学装置と、前記電気光学装置により
変調された光を投射する投射手段とを具備することを特
徴とする。
【００４３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００４４】［実施の形態１］図１（Ａ）〜（Ｅ）、お
よび図２（Ａ）〜（Ｂ）はそれぞれ、本発明の実施の形
態１に係るＳＯＩ構造の半導体基板（貼り合せ基板）の
製造方法を示す工程断面図である。
よび図２（Ａ）〜（Ｂ）はそれぞれ、本発明の実施の形
態１に係るＳＯＩ構造の半導体基板（貼り合せ基板）の
製造方法を示す工程断面図である。
【００４５】本形態では、まず、図１（Ａ）に示すよう
に、厚さが例えば、７５０μｍの単結晶シリコン基板２
００（単結晶半導体基板）を準備した後、その第1の面
２０１および第２の面２０２のうち、少なくとも第1の
面２０１の全面にシリコン酸化膜２１０を形成する。こ
のシリコン酸化膜２１０は貼り合わせ工程において、第
1の面２０１が親水性となる厚さ以上あればよいが、例
えばデバイス特性に合わせて２００ｎｍ〜４００ｎｍ程
度形成する。
に、厚さが例えば、７５０μｍの単結晶シリコン基板２
００（単結晶半導体基板）を準備した後、その第1の面
２０１および第２の面２０２のうち、少なくとも第1の
面２０１の全面にシリコン酸化膜２１０を形成する。こ
のシリコン酸化膜２１０は貼り合わせ工程において、第
1の面２０１が親水性となる厚さ以上あればよいが、例
えばデバイス特性に合わせて２００ｎｍ〜４００ｎｍ程
度形成する。
【００４６】次に、図１（ｂ）に示すように第１の面２
０１側から水素イオン４をシリコン酸化膜２１０が形成
された単結晶シリコン基板２００に注入する。この結
果、図１（ｂ）の点線で示すような進入深さ分布を備え
るイオン注入層が単結晶シリコン基板２００の内部に形
成される。この時のイオン注入条件は例えば、加速エネ
ルギー６０〜１５０ｋｅＶ、ドーズ量５×１０１６ｃｍ
−２〜１０×１０１６ｃｍ−２である。
０１側から水素イオン４をシリコン酸化膜２１０が形成
された単結晶シリコン基板２００に注入する。この結
果、図１（ｂ）の点線で示すような進入深さ分布を備え
るイオン注入層が単結晶シリコン基板２００の内部に形
成される。この時のイオン注入条件は例えば、加速エネ
ルギー６０〜１５０ｋｅＶ、ドーズ量５×１０１６ｃｍ
−２〜１０×１０１６ｃｍ−２である。
【００４７】次に、図１（Ｃ）に示すように、支持基板
５００を準備した後、支持基板５００の表面全体に、ス
パッタリング法、ＣＶＤ法などにより、シリコン酸化
膜、ＮＳＧ（ノンドープトシリケートガラス）などの酸
化膜５１０を形成した後、この酸化膜５１０の表面をＣ
ＭＰ法などの方法を用いて研磨して、表面を平坦化する
ことが好ましい。ここで、酸化膜５１０の膜厚は、例え
ば、約４００〜１０００ｎｍ、より好ましくは８００ｎ
ｍ程度とする。なお、支持基板が石英などのＳｉＯ２を
主成分とする基板の場合には酸化膜形成の工程を省くこ
とができる。
５００を準備した後、支持基板５００の表面全体に、ス
パッタリング法、ＣＶＤ法などにより、シリコン酸化
膜、ＮＳＧ（ノンドープトシリケートガラス）などの酸
化膜５１０を形成した後、この酸化膜５１０の表面をＣ
ＭＰ法などの方法を用いて研磨して、表面を平坦化する
ことが好ましい。ここで、酸化膜５１０の膜厚は、例え
ば、約４００〜１０００ｎｍ、より好ましくは８００ｎ
ｍ程度とする。なお、支持基板が石英などのＳｉＯ２を
主成分とする基板の場合には酸化膜形成の工程を省くこ
とができる。
【００４８】このような酸化膜２１０、５１０は、単結
晶シリコン基板２００と支持基板５００の密着性を確保
するために設けられるものである。支持基板５００に
は、ガラス、石英ガラスなどの透光性を有する基板であ
っても構わない。支持基板５００として、ガラスや石英
ガラスなどの透光性材料からなる基板を用いるならば、
本発明を透過型の電気光学装置などへの応用することが
可能になる。
晶シリコン基板２００と支持基板５００の密着性を確保
するために設けられるものである。支持基板５００に
は、ガラス、石英ガラスなどの透光性を有する基板であ
っても構わない。支持基板５００として、ガラスや石英
ガラスなどの透光性材料からなる基板を用いるならば、
本発明を透過型の電気光学装置などへの応用することが
可能になる。
【００４９】次に、図１（Ｄ）に示すように、単結晶シ
リコン基板２００の第1の面５０１と、支持基板５００
の表面とを絶縁膜２１０、５１０が接合面となるように
重ねて室温〜２００℃程度で貼り合わせる。この結果、
基板表面のＯＨ基を利用して、図１（Ｅ）に示すよう
に、単結晶シリコン層２２０と支持基板５００とが絶縁
膜５５０（酸化膜２１０、５１０）を介して貼り合わさ
れた貼り合わせ基板６００（半導体基板）が形成され
る。ここで単結晶シリコン層２２０は、例えば、４００
℃〜６００℃の低温で熱処理することにより、前記イオ
ン注入層の位置で単結晶シリコン基板２００が分離切断
されたものである。この現象は単結晶シリコン基板２０
０内に導入されたイオンにより半導体結晶の結合が分断
されるために生じるものであり、イオン注入層における
イオン濃度のピーク位置でより顕著なものとなる、従っ
て熱処理により分離切断される位置は、前記イオン濃度
のピーク位置と同一となる。尚、上記の分離切断により
露出した単結晶シリコン層２２０の表面は数ｎｍ程度の
凹凸を有するため、ＣＭＰ法により平滑化を行うか、も
しくは水素雰囲気中で熱処理を行う水素アニール法によ
って表面を平滑化しておくことが好ましい。
リコン基板２００の第1の面５０１と、支持基板５００
の表面とを絶縁膜２１０、５１０が接合面となるように
重ねて室温〜２００℃程度で貼り合わせる。この結果、
基板表面のＯＨ基を利用して、図１（Ｅ）に示すよう
に、単結晶シリコン層２２０と支持基板５００とが絶縁
膜５５０（酸化膜２１０、５１０）を介して貼り合わさ
れた貼り合わせ基板６００（半導体基板）が形成され
る。ここで単結晶シリコン層２２０は、例えば、４００
℃〜６００℃の低温で熱処理することにより、前記イオ
ン注入層の位置で単結晶シリコン基板２００が分離切断
されたものである。この現象は単結晶シリコン基板２０
０内に導入されたイオンにより半導体結晶の結合が分断
されるために生じるものであり、イオン注入層における
イオン濃度のピーク位置でより顕著なものとなる、従っ
て熱処理により分離切断される位置は、前記イオン濃度
のピーク位置と同一となる。尚、上記の分離切断により
露出した単結晶シリコン層２２０の表面は数ｎｍ程度の
凹凸を有するため、ＣＭＰ法により平滑化を行うか、も
しくは水素雰囲気中で熱処理を行う水素アニール法によ
って表面を平滑化しておくことが好ましい。
【００５０】なお、支持基板５００の表面において、酸
化膜５１０の下層側に、モリブデン、タングステンなど
の膜を形成しておいてもよい。このような膜は、例え
ば、熱伝導性膜として機能するので、支持基板５００の
温度分布を改善することができる。従って、例えば、支
持基板５００と単結晶シリコン基板２００とを貼り合わ
せる工程においては、この熱伝導性膜によって貼り合わ
せ界面の温度分布が均一化するので、この界面での貼り
合わせが均一になり、貼り合わせ強度を向上させること
ができる。さらに、透過型の液晶装置などに用いる場合
には、モリブデン、タングステンなどの膜は、遮光層と
して機能する。なお、このような膜に用いることができ
る材料は上記に挙げたもの以外にも、タンタル、コバル
ト、チタン等の高融点金属またはそれらを含む合金、も
しくは多結晶シリコン、タングステンシリサイド、モリ
ブデンシリサイド等に代表されるシリサイド膜などを用
いてもよい。
化膜５１０の下層側に、モリブデン、タングステンなど
の膜を形成しておいてもよい。このような膜は、例え
ば、熱伝導性膜として機能するので、支持基板５００の
温度分布を改善することができる。従って、例えば、支
持基板５００と単結晶シリコン基板２００とを貼り合わ
せる工程においては、この熱伝導性膜によって貼り合わ
せ界面の温度分布が均一化するので、この界面での貼り
合わせが均一になり、貼り合わせ強度を向上させること
ができる。さらに、透過型の液晶装置などに用いる場合
には、モリブデン、タングステンなどの膜は、遮光層と
して機能する。なお、このような膜に用いることができ
る材料は上記に挙げたもの以外にも、タンタル、コバル
ト、チタン等の高融点金属またはそれらを含む合金、も
しくは多結晶シリコン、タングステンシリサイド、モリ
ブデンシリサイド等に代表されるシリサイド膜などを用
いてもよい。
【００５１】続いて、図２（Ａ）に示すように、単結晶
シリコン層２２０をフォトリソグラフィ技術を用いてパ
ターニングして、単結晶シリコン層に溝を形成し、島状
の単結晶シリコン層２３０を形成する。ここで、単結晶
シリコン層２３０の溝２６０は、半導体基板が複数形成
されてなる半導体基板母材において個々の半導体基板の
周辺領域（ダイシング領域）もしくは、単結晶シリコン
層２３０に形成される半導体素子の素子分離領域に形成
することが好ましい。また、溝の幅は、半導体基板６０
０をアニールしたときの単結晶シリコン層２３０と支持
基板５００の熱膨張差よりも大きいことが望ましい。こ
こで、熱膨張差とは、支持基板の熱膨張係数と単結晶シ
リコン層の熱膨張係数の差の絶対値に、単結晶シリコン
層の大きさと温度変化量をそれぞれ乗じた値であり、
シリコン層２２０をフォトリソグラフィ技術を用いてパ
ターニングして、単結晶シリコン層に溝を形成し、島状
の単結晶シリコン層２３０を形成する。ここで、単結晶
シリコン層２３０の溝２６０は、半導体基板が複数形成
されてなる半導体基板母材において個々の半導体基板の
周辺領域（ダイシング領域）もしくは、単結晶シリコン
層２３０に形成される半導体素子の素子分離領域に形成
することが好ましい。また、溝の幅は、半導体基板６０
０をアニールしたときの単結晶シリコン層２３０と支持
基板５００の熱膨張差よりも大きいことが望ましい。こ
こで、熱膨張差とは、支持基板の熱膨張係数と単結晶シ
リコン層の熱膨張係数の差の絶対値に、単結晶シリコン
層の大きさと温度変化量をそれぞれ乗じた値であり、
【数１】｜支持基板の熱膨張係数−単結晶シリコン層の
熱膨張係数｜×単結晶シリコン層の大きさ×温度変化量 によって算出される。ここで、単結晶シリコン層の大き
さとは、単結晶シリコン層の、溝の幅方向における長さ
のことである。なお、一般的には熱膨張差は単結晶シリ
コン層の厚さにも依存するが、通常、支持基板の厚さに
対し、単結晶シリコン層の厚さはその１０００分の１程
度と非常に薄いため、その寄与は非常に小さくなる。従
って、熱膨張差の算出において、単結晶シリコン層の厚
さは無視しても構わない。また、このようにして算出さ
れた熱膨張差に対し、ある程度の余裕を持たせるために
少し大きくした値を、実際の溝の幅とすることが望まし
い。さらには、例えば隣接する単結晶シリコン層の大き
さが異なるなどの場合、隣接する単結晶シリコン層同士
の熱膨張差も考慮して実際の溝の幅を決定する必要があ
る。このような場合、一方の単結晶シリコン層に着目し
て支持基板との熱膨張差を算出する（この値を熱膨張差
１とする）。次いで他方の単結晶シリコン層に着目して
支持基板との熱膨張差を算出する（この値を熱膨張差２
とする）。そして、
熱膨張係数｜×単結晶シリコン層の大きさ×温度変化量 によって算出される。ここで、単結晶シリコン層の大き
さとは、単結晶シリコン層の、溝の幅方向における長さ
のことである。なお、一般的には熱膨張差は単結晶シリ
コン層の厚さにも依存するが、通常、支持基板の厚さに
対し、単結晶シリコン層の厚さはその１０００分の１程
度と非常に薄いため、その寄与は非常に小さくなる。従
って、熱膨張差の算出において、単結晶シリコン層の厚
さは無視しても構わない。また、このようにして算出さ
れた熱膨張差に対し、ある程度の余裕を持たせるために
少し大きくした値を、実際の溝の幅とすることが望まし
い。さらには、例えば隣接する単結晶シリコン層の大き
さが異なるなどの場合、隣接する単結晶シリコン層同士
の熱膨張差も考慮して実際の溝の幅を決定する必要があ
る。このような場合、一方の単結晶シリコン層に着目し
て支持基板との熱膨張差を算出する（この値を熱膨張差
１とする）。次いで他方の単結晶シリコン層に着目して
支持基板との熱膨張差を算出する（この値を熱膨張差２
とする）。そして、
【数２】（熱膨張差１＋熱膨張差２）／２
によって算出される値によって溝の幅を決定すれば良
い。具体的には半導体基板母材を構成する支持基板５０
０が石英であり、１辺４０ｍｍの半導体基板を複数個作
るとした場合、半導体基板の周辺に幅１２０μｍの溝を
形成すれば１２００℃までの熱処理が行える。また、１
０００℃までの熱処理を行う場合であれば、半導体基板
の周辺に幅１００μｍの溝を形成すれば良い。また、半
導体素子の周辺に溝を形成する場合は、１２００℃の熱
処理を行うには１辺２５μｍの半導体素子であれば周辺
に０．１μｍの幅を持つ溝を形成すればいい。もちろ
ん、余裕を持たせて１μｍ〜数μｍ程度の幅を持つ溝を
形成しても構わない。ここで、溝の深さは絶縁層膜５５
０に届く深さにしておけば確実に熱処理を行っても単結
晶シリコン層２３０には欠陥は導入されない。なお、少
なくとも最高熱処理温度での熱応力でもミスフィット転
位が導入されない程度に深くしておけばよく、これは熱
膨張係数差、および単結晶シリコン層２３０の厚さ、面
積などにより決まる。
い。具体的には半導体基板母材を構成する支持基板５０
０が石英であり、１辺４０ｍｍの半導体基板を複数個作
るとした場合、半導体基板の周辺に幅１２０μｍの溝を
形成すれば１２００℃までの熱処理が行える。また、１
０００℃までの熱処理を行う場合であれば、半導体基板
の周辺に幅１００μｍの溝を形成すれば良い。また、半
導体素子の周辺に溝を形成する場合は、１２００℃の熱
処理を行うには１辺２５μｍの半導体素子であれば周辺
に０．１μｍの幅を持つ溝を形成すればいい。もちろ
ん、余裕を持たせて１μｍ〜数μｍ程度の幅を持つ溝を
形成しても構わない。ここで、溝の深さは絶縁層膜５５
０に届く深さにしておけば確実に熱処理を行っても単結
晶シリコン層２３０には欠陥は導入されない。なお、少
なくとも最高熱処理温度での熱応力でもミスフィット転
位が導入されない程度に深くしておけばよく、これは熱
膨張係数差、および単結晶シリコン層２３０の厚さ、面
積などにより決まる。
【００５２】次に、図２（Ｂ）に示すように、７００〜
１２００℃程度の熱処理を行う。これは貼り合わせ強度
を上げるために行う工程である。これは半導体基板６０
０の酸化膜２１０、５１０の貼り合わせ界面の密着性を
上げるために、貼り合わせ界面に存在するＨを熱処理で
飛ばし、Ｓｉ−Ｏ−Ｓｉ結合をさせる。
１２００℃程度の熱処理を行う。これは貼り合わせ強度
を上げるために行う工程である。これは半導体基板６０
０の酸化膜２１０、５１０の貼り合わせ界面の密着性を
上げるために、貼り合わせ界面に存在するＨを熱処理で
飛ばし、Ｓｉ−Ｏ−Ｓｉ結合をさせる。
【００５３】なお、より好ましくは半導体基板６００中
の温度が熱膨張係数の小さい方に向かって大きくなる状
態で熱処理を行うとよい。この結果、それぞれの熱膨張
が同程度となり熱応力が小さくなる。例えば、ランプア
ニールや、レーザーアニール、マイクロウェーブによる
アニールなどで部分的に熱処理を行えばよい。
の温度が熱膨張係数の小さい方に向かって大きくなる状
態で熱処理を行うとよい。この結果、それぞれの熱膨張
が同程度となり熱応力が小さくなる。例えば、ランプア
ニールや、レーザーアニール、マイクロウェーブによる
アニールなどで部分的に熱処理を行えばよい。
【００５４】また、単結晶シリコン層２３０は溝２６０
により分断されているため、高温アニールを行っても、
支持基板５００と単結晶シリコン層２３０の熱膨張係数
の差により生じる熱応力を緩和することができる。これ
により、単結晶シリコン層２３０には熱応力によって、
転位やクラックなどの欠陥が導入されない高品位な結晶
性を保つ。また、貼り合わせ強度を上げるための十分な
アニールが行える。
により分断されているため、高温アニールを行っても、
支持基板５００と単結晶シリコン層２３０の熱膨張係数
の差により生じる熱応力を緩和することができる。これ
により、単結晶シリコン層２３０には熱応力によって、
転位やクラックなどの欠陥が導入されない高品位な結晶
性を保つ。また、貼り合わせ強度を上げるための十分な
アニールが行える。
【００５５】このようにして形成した貼り合わせ基板６
００において、目的に応じて単結晶シリコン層の厚さを
部分的に異ならすことができる。例えば、単結晶シリコ
ン基板の表面を選択に酸化した後、この表面酸化によっ
て形成された犠牲酸化膜をウエットエッチングにより除
去する方法が考えられる。この方法によれば、犠牲酸化
膜を除去した後の状態において、犠牲酸化膜が形成され
ていた領域では、単結晶シリコン層が薄く残るのに対し
て、犠牲酸化膜が形成されていなかった領域には、単結
晶シリコン層が厚く残ることになる。このような構成の
半導体基板は特に電気光学装置に適した基板である。こ
こで貼り合わせ基板６００には熱応力を緩和する溝２６
０が形成されているため、上記犠牲酸化工程が行える。
なお、前述の貼り合わせ強度を上げる熱処理は犠牲酸化
工程と兼ねることができる。
００において、目的に応じて単結晶シリコン層の厚さを
部分的に異ならすことができる。例えば、単結晶シリコ
ン基板の表面を選択に酸化した後、この表面酸化によっ
て形成された犠牲酸化膜をウエットエッチングにより除
去する方法が考えられる。この方法によれば、犠牲酸化
膜を除去した後の状態において、犠牲酸化膜が形成され
ていた領域では、単結晶シリコン層が薄く残るのに対し
て、犠牲酸化膜が形成されていなかった領域には、単結
晶シリコン層が厚く残ることになる。このような構成の
半導体基板は特に電気光学装置に適した基板である。こ
こで貼り合わせ基板６００には熱応力を緩和する溝２６
０が形成されているため、上記犠牲酸化工程が行える。
なお、前述の貼り合わせ強度を上げる熱処理は犠牲酸化
工程と兼ねることができる。
【００５６】このように本形態では、ＳＯＩ構造の貼り
合せ基板６００（半導体基板）を製造するにあたって、
単結晶シリコン層２２０の所定領域の周辺に溝２６０を
形成して単結晶シリコン層２３０を形成した後（溝形成
工程）、半導体基板６００を高温アニールして貼り合わ
せ強度を高める（貼り合わせ強度向上工程）。その結
果、熱膨張係数の違いに由来する高温アニール時の熱応
力は、溝２６０で緩和され、単結晶シリコン層２３０に
欠陥が導入されることなく、貼り合わせ強度が高く、か
つ、結晶性に優れた単結晶シリコン層２３０を有する半
導体基板６００を製造することができる。
合せ基板６００（半導体基板）を製造するにあたって、
単結晶シリコン層２２０の所定領域の周辺に溝２６０を
形成して単結晶シリコン層２３０を形成した後（溝形成
工程）、半導体基板６００を高温アニールして貼り合わ
せ強度を高める（貼り合わせ強度向上工程）。その結
果、熱膨張係数の違いに由来する高温アニール時の熱応
力は、溝２６０で緩和され、単結晶シリコン層２３０に
欠陥が導入されることなく、貼り合わせ強度が高く、か
つ、結晶性に優れた単結晶シリコン層２３０を有する半
導体基板６００を製造することができる。
【００５７】従って、単結晶シリコン層２２０に対して
犠牲酸化工程を行うことができ、それ故、部分的に異な
る厚さの単結晶半導体層２２０、２３０を備える貼り合
わせ基板６００を製造することができ、貼り合わせ基板
６００に形成される半導体デバイスのうち、大電流、高
周波で駆動される半導体デバイスは、厚い第２の単結晶
半導体層２３０に形成し、低電圧で駆動される半導体デ
バイスは、薄い第1の単結晶半導体層２２０に形成する
などといった設計を行うことができる。よって、貼り合
わせ基板６００のに形成される個々の半導体デバイスに
対して最適な厚さの単結晶半導体層を提供できるので、
半導体デバイスの特性を最大限に利用することができ
る。
犠牲酸化工程を行うことができ、それ故、部分的に異な
る厚さの単結晶半導体層２２０、２３０を備える貼り合
わせ基板６００を製造することができ、貼り合わせ基板
６００に形成される半導体デバイスのうち、大電流、高
周波で駆動される半導体デバイスは、厚い第２の単結晶
半導体層２３０に形成し、低電圧で駆動される半導体デ
バイスは、薄い第1の単結晶半導体層２２０に形成する
などといった設計を行うことができる。よって、貼り合
わせ基板６００のに形成される個々の半導体デバイスに
対して最適な厚さの単結晶半導体層を提供できるので、
半導体デバイスの特性を最大限に利用することができ
る。
【００５８】［実施の形態１の変形］上記の実施の形態
１において、図２（Ｃ）に示すように、絶縁膜５５０の
少なくとも一部に、ＰＳＧ（リンシリケートガラス）、
ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロン
リンシリケートガラス）などの少なくとも１２００℃以
下の熱処理時に流動性もしくは弾性をもつ層５２０を形
成しておくとよい。半導体プロセスで一般的に使われる
ＢＰＳＧであれば８５０℃以上で流動性を持つ。Ｂ、Ｐ
の濃度によっては７００℃から流動性を持たせることが
出来る。この流動性の層５２０により熱応力がより緩和
されるため、熱膨張係数の異なるＳＯＩ基板に好適であ
る。また、この場合は溝を形成しなくても十分熱応力が
緩和されるため、溝を形成しなくても構わない。なお、
ＰＳＧ、ＢＳＧ、ＢＰＳＧを流動性の層５２０に適用す
る場合には、単結晶シリコン層２３０に形成される半導
体素子に悪影響を及ぼさないように、窒化シリコン膜な
どの保護層５３０を上部に設けるとよい。
１において、図２（Ｃ）に示すように、絶縁膜５５０の
少なくとも一部に、ＰＳＧ（リンシリケートガラス）、
ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロン
リンシリケートガラス）などの少なくとも１２００℃以
下の熱処理時に流動性もしくは弾性をもつ層５２０を形
成しておくとよい。半導体プロセスで一般的に使われる
ＢＰＳＧであれば８５０℃以上で流動性を持つ。Ｂ、Ｐ
の濃度によっては７００℃から流動性を持たせることが
出来る。この流動性の層５２０により熱応力がより緩和
されるため、熱膨張係数の異なるＳＯＩ基板に好適であ
る。また、この場合は溝を形成しなくても十分熱応力が
緩和されるため、溝を形成しなくても構わない。なお、
ＰＳＧ、ＢＳＧ、ＢＰＳＧを流動性の層５２０に適用す
る場合には、単結晶シリコン層２３０に形成される半導
体素子に悪影響を及ぼさないように、窒化シリコン膜な
どの保護層５３０を上部に設けるとよい。
【００５９】［実施の形態２］上記の実施の形態１で説
明した方法を各種半導体装置の製造に適用できる。そこ
で、本形態では、実施の形態１で説明した貼り合せ基板
６００を用いて、液晶装置のアクティブマトリクス基板
（半導体装置）を構成した例を説明する。
明した方法を各種半導体装置の製造に適用できる。そこ
で、本形態では、実施の形態１で説明した貼り合せ基板
６００を用いて、液晶装置のアクティブマトリクス基板
（半導体装置）を構成した例を説明する。
【００６０】（液晶装置の全体構成）図３は、液晶装置
をその上に形成された各構成要素と共に対向基板の側か
ら見た平面図であり、図４は、対向基板を含めて示す図
５のＨ−Ｈ′断面図である。
をその上に形成された各構成要素と共に対向基板の側か
ら見た平面図であり、図４は、対向基板を含めて示す図
５のＨ−Ｈ′断面図である。
【００６１】図３において、液晶装置１００のアクティ
ブマトリクス基板１０の上には、シール材５２がその縁
に沿って設けられており、その内側領域には、遮光性材
料からなる額縁５３が形成されている。シール材５２の
外側の領域には、データ線駆動回路１０１および外部入
力端子１０２がアクティブマトリクス基板１０の一辺に
沿って設けられており、走査線駆動回路１０４が、この
一辺に隣接する２辺に沿って形成されている。
ブマトリクス基板１０の上には、シール材５２がその縁
に沿って設けられており、その内側領域には、遮光性材
料からなる額縁５３が形成されている。シール材５２の
外側の領域には、データ線駆動回路１０１および外部入
力端子１０２がアクティブマトリクス基板１０の一辺に
沿って設けられており、走査線駆動回路１０４が、この
一辺に隣接する２辺に沿って形成されている。
【００６２】走査線に供給される走査信号の遅延が問題
にならないのならば、走査線駆動回路１０４は片側だけ
でも良いことは言うまでもない。また、データ線駆動回
路１０１を画像表示領域１０ａの辺に沿って両側に配列
しても良い。例えば、奇数列のデータ線は画像表示領域
１０ａの一方の辺に沿って配設されたデータ線駆動回路
から画像信号を供給し、偶数列のデータ線は画像表示領
域１０ａの反対側の辺に沿って配設されたデータ線駆動
回路から画像信号を供給するようにしても良い。この様
にデータ線を櫛歯状に駆動するようにすれば、データ線
駆動回路１０１の形成面積を拡張することが出来るた
め、複雑な回路を構成することが可能となる。更にアク
ティブマトリクス基板１０の残る一辺には、画像表示領
域１０ａの両側に設けられた走査線駆動回路１０４間を
つなぐための複数の配線１０５が設けられており、更
に、額縁５３の下などを利用して、プリチャージ回路や
検査回路が設けられることもある。また、対向基板２０
のコーナー部の少なくとも１箇所においては、アクティ
ブマトリクス基板１０と対向基板２０との間で電気的導
通をとるための上下導通材１０６が形成されている。
にならないのならば、走査線駆動回路１０４は片側だけ
でも良いことは言うまでもない。また、データ線駆動回
路１０１を画像表示領域１０ａの辺に沿って両側に配列
しても良い。例えば、奇数列のデータ線は画像表示領域
１０ａの一方の辺に沿って配設されたデータ線駆動回路
から画像信号を供給し、偶数列のデータ線は画像表示領
域１０ａの反対側の辺に沿って配設されたデータ線駆動
回路から画像信号を供給するようにしても良い。この様
にデータ線を櫛歯状に駆動するようにすれば、データ線
駆動回路１０１の形成面積を拡張することが出来るた
め、複雑な回路を構成することが可能となる。更にアク
ティブマトリクス基板１０の残る一辺には、画像表示領
域１０ａの両側に設けられた走査線駆動回路１０４間を
つなぐための複数の配線１０５が設けられており、更
に、額縁５３の下などを利用して、プリチャージ回路や
検査回路が設けられることもある。また、対向基板２０
のコーナー部の少なくとも１箇所においては、アクティ
ブマトリクス基板１０と対向基板２０との間で電気的導
通をとるための上下導通材１０６が形成されている。
【００６３】そして、図４に示すように、図３に示した
シール材５２とほぼ同じ輪郭をもつ対向基板２０がこの
シール材５２によりアクティブマトリクス基板１０に固
着されている。なお、シール材５２は、アクティブマト
リクス基板１０と対向基板２０とをそれらの周辺で貼り
合わせるための光硬化樹脂や熱硬化性樹脂などからなる
接着剤であり、両基板間の距離を所定値とするためのグ
ラスファイバー、あるいはガラスビーズ等のギャップ材
が配合されている。
シール材５２とほぼ同じ輪郭をもつ対向基板２０がこの
シール材５２によりアクティブマトリクス基板１０に固
着されている。なお、シール材５２は、アクティブマト
リクス基板１０と対向基板２０とをそれらの周辺で貼り
合わせるための光硬化樹脂や熱硬化性樹脂などからなる
接着剤であり、両基板間の距離を所定値とするためのグ
ラスファイバー、あるいはガラスビーズ等のギャップ材
が配合されている。
【００６４】詳しくは後述するが、アクティブマトリク
ス基板１０には、画素電極９aがマトリクス状に形成さ
れている。これに対して、対向基板２０には、アクティ
ブマトリクス基板１０に形成されている画素電極（後述
する）の縦横の境界領域と対向する領域にブラックマト
リクス、あるいはブラックストライプなどと称せられる
遮光膜２３が形成され、その上層側には、ＩＴＯ膜から
なる対向電極２１が形成されている。
ス基板１０には、画素電極９aがマトリクス状に形成さ
れている。これに対して、対向基板２０には、アクティ
ブマトリクス基板１０に形成されている画素電極（後述
する）の縦横の境界領域と対向する領域にブラックマト
リクス、あるいはブラックストライプなどと称せられる
遮光膜２３が形成され、その上層側には、ＩＴＯ膜から
なる対向電極２１が形成されている。
【００６５】このように形成した液晶装置は、たとえ
ば、後述する投射型液晶表示装置（液晶プロジェクタ）
において使用される。この場合、３枚の液晶装置１００
がＲＧＢ用のライトバルブとして各々使用され、各液晶
装置１００の各々には、ＲＧＢ色分解用のダイクロイッ
クミラーを介して分解された各色の光が投射光として各
々入射されることになる。従って、前記した各形態の液
晶装置１００にはカラーフィルタが形成されていない。
ば、後述する投射型液晶表示装置（液晶プロジェクタ）
において使用される。この場合、３枚の液晶装置１００
がＲＧＢ用のライトバルブとして各々使用され、各液晶
装置１００の各々には、ＲＧＢ色分解用のダイクロイッ
クミラーを介して分解された各色の光が投射光として各
々入射されることになる。従って、前記した各形態の液
晶装置１００にはカラーフィルタが形成されていない。
【００６６】但し、対向基板２０において各画素電極９
ａに対向する領域にＲＧＢのカラーフィルタをその保護
膜とともに形成することにより、投射型液晶表示装置以
外にも、後述するモバイルコンピュータ、携帯電話機、
液晶テレビなどといった電子機器のカラー液晶表示装置
として用いることができる。
ａに対向する領域にＲＧＢのカラーフィルタをその保護
膜とともに形成することにより、投射型液晶表示装置以
外にも、後述するモバイルコンピュータ、携帯電話機、
液晶テレビなどといった電子機器のカラー液晶表示装置
として用いることができる。
【００６７】さらに、対向基板２０に対して、各画素に
対応するようにマイクロレンズを形成することにより、
入射光の画素電極９ａに対する集光効率を高めることが
できるので、明るい表示を行うことができる。さらにま
た、対向基板２０に何層もの屈折率の異なる干渉層を積
層することにより、光の干渉作用を利用して、ＲＧＢ色
をつくり出すダイクロイックフィルタを形成してもよ
い。このダイクロイックフィルタ付きの対向基板によれ
ば、より明るいカラー表示を行うことができる。
対応するようにマイクロレンズを形成することにより、
入射光の画素電極９ａに対する集光効率を高めることが
できるので、明るい表示を行うことができる。さらにま
た、対向基板２０に何層もの屈折率の異なる干渉層を積
層することにより、光の干渉作用を利用して、ＲＧＢ色
をつくり出すダイクロイックフィルタを形成してもよ
い。このダイクロイックフィルタ付きの対向基板によれ
ば、より明るいカラー表示を行うことができる。
【００６８】（液晶装置１００の構成および動作）次
に、アクティブマトリクス型の液晶装置（電気光学装
置）の電気的構成および動作について、図５ないし図７
を参照して説明する。
に、アクティブマトリクス型の液晶装置（電気光学装
置）の電気的構成および動作について、図５ないし図７
を参照して説明する。
【００６９】図５は、液晶装置１００の画像表示領域１
０aを構成するためにマトリクス状に形成された複数の
画素における各種素子、および配線などの等価回路図で
ある。図６は、データ線、走査線、画素電極などが形成
されたアクティブマトリクス基板において相隣接する画
素の平面図である。図７は、図６のＡ−Ａ′線に相当す
る位置での断面、およびアクティブマトリクス基板と対
向基板との間に電気光学物質としての液晶を封入した状
態の断面を示す説明図である。なお、これらの図におい
ては、各層や各部材を図面上で認識可能な程度の大きさ
とするため、各層や各部材毎に縮尺を異ならしめてあ
る。
０aを構成するためにマトリクス状に形成された複数の
画素における各種素子、および配線などの等価回路図で
ある。図６は、データ線、走査線、画素電極などが形成
されたアクティブマトリクス基板において相隣接する画
素の平面図である。図７は、図６のＡ−Ａ′線に相当す
る位置での断面、およびアクティブマトリクス基板と対
向基板との間に電気光学物質としての液晶を封入した状
態の断面を示す説明図である。なお、これらの図におい
ては、各層や各部材を図面上で認識可能な程度の大きさ
とするため、各層や各部材毎に縮尺を異ならしめてあ
る。
【００７０】図５において、液晶装置１００の画像表示
領域１０aにおいて、マトリクス状に形成された複数の
画素の各々には、画素電極９ａ、および画素電極９ａを
制御するための画素スイッチング用のＭＩＳ形トランジ
スタ３０が形成されており、画素信号を供給するデータ
線６ａが当該ＭＩＳ形トランジスタ３０のソースに電気
的に接続されている。データ線６ａに書き込む画素信号
Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。
また、ＭＩＳ形トランジスタ３０のゲートには走査線３
ａが電気的に接続されており、所定のタイミングで、走
査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍ
を、この順に線順次で印加するように構成されている。
画素電極９ａは、ＭＩＳ形トランジスタ３０のドレイン
に電気的に接続されており、スイッチング素子であるＭ
ＩＳ形トランジスタ３０を一定期間だけそのオン状態と
することにより、データ線６ａから供給される画素信号
Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書
き込む。このようにして画素電極９ａを介して液晶に書
き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓ
ｎは、後述する対向基板に形成された対向電極との間で
一定期間保持される。
領域１０aにおいて、マトリクス状に形成された複数の
画素の各々には、画素電極９ａ、および画素電極９ａを
制御するための画素スイッチング用のＭＩＳ形トランジ
スタ３０が形成されており、画素信号を供給するデータ
線６ａが当該ＭＩＳ形トランジスタ３０のソースに電気
的に接続されている。データ線６ａに書き込む画素信号
Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。
また、ＭＩＳ形トランジスタ３０のゲートには走査線３
ａが電気的に接続されており、所定のタイミングで、走
査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍ
を、この順に線順次で印加するように構成されている。
画素電極９ａは、ＭＩＳ形トランジスタ３０のドレイン
に電気的に接続されており、スイッチング素子であるＭ
ＩＳ形トランジスタ３０を一定期間だけそのオン状態と
することにより、データ線６ａから供給される画素信号
Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書
き込む。このようにして画素電極９ａを介して液晶に書
き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓ
ｎは、後述する対向基板に形成された対向電極との間で
一定期間保持される。
【００７１】ここで、保持された画素信号がリークする
のを防ぐことを目的に、画素電極９ａと対向電極との間
に形成される液晶容量と並列に蓄積容量７０（キャパシ
タ）を付加することがある。この蓄積容量７０によっ
て、画素電極９ａの電圧は、例えば、ソース電圧が印加
された時間よりも３桁も長い時間だけ保持される。これ
により、電荷の保持特性は改善され、コントラスト比の
高い表示を行うことのできる液晶装置が実現できる。な
お、蓄積容量７０を形成する方法としては、容量を形成
するための配線である容量線３ｂとの間に形成する場
合、あるいは前段の走査線３ａとの間に形成する場合も
いずれであってもよい。
のを防ぐことを目的に、画素電極９ａと対向電極との間
に形成される液晶容量と並列に蓄積容量７０（キャパシ
タ）を付加することがある。この蓄積容量７０によっ
て、画素電極９ａの電圧は、例えば、ソース電圧が印加
された時間よりも３桁も長い時間だけ保持される。これ
により、電荷の保持特性は改善され、コントラスト比の
高い表示を行うことのできる液晶装置が実現できる。な
お、蓄積容量７０を形成する方法としては、容量を形成
するための配線である容量線３ｂとの間に形成する場
合、あるいは前段の走査線３ａとの間に形成する場合も
いずれであってもよい。
【００７２】図６において、液晶装置１００のアクティ
ブマトリクス基板１０上には、マトリクス状に複数の透
明な画素電極９ａ（点線で囲まれた領域）が各画素毎に
形成され、画素電極９ａの縦横の境界領域に沿ってデー
タ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示
す）、および容量線３ｂ（実線で示す）が形成されてい
る。
ブマトリクス基板１０上には、マトリクス状に複数の透
明な画素電極９ａ（点線で囲まれた領域）が各画素毎に
形成され、画素電極９ａの縦横の境界領域に沿ってデー
タ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示
す）、および容量線３ｂ（実線で示す）が形成されてい
る。
【００７３】図７に示すように、液晶装置１００は、ア
クティブマトリクス基板１０と、これに対向配置される
対向基板２０とを備えている。
クティブマトリクス基板１０と、これに対向配置される
対向基板２０とを備えている。
【００７４】本形態において、アクティブマトリクス基
板１０の基体は、後述する貼り合せ基板６００からな
り、対向基板２０の基体は、石英基板や耐熱性ガラス板
などの透明基板２０ｂからなる。アクティブマトリクス
基板１０には画素電極９ａが形成されており、その上側
には、ラビング処理等の所定の配向処理が施された配向
膜１６が形成されている。画素電極９ａは、たとえばＩ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜等の透明
な導電性薄膜からなる。また、配向膜１６は、たとえば
ポリイミド薄膜などの有機薄膜に対してラビング処理を
行うことにより形成される。なお、対向基板２０におい
て、対向電極２１の上層側にも、ポリイミド膜からなる
配向膜２２が形成され、この配向膜２２も、ポリイミド
膜に対してラビング処理が施された膜である。
板１０の基体は、後述する貼り合せ基板６００からな
り、対向基板２０の基体は、石英基板や耐熱性ガラス板
などの透明基板２０ｂからなる。アクティブマトリクス
基板１０には画素電極９ａが形成されており、その上側
には、ラビング処理等の所定の配向処理が施された配向
膜１６が形成されている。画素電極９ａは、たとえばＩ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜等の透明
な導電性薄膜からなる。また、配向膜１６は、たとえば
ポリイミド薄膜などの有機薄膜に対してラビング処理を
行うことにより形成される。なお、対向基板２０におい
て、対向電極２１の上層側にも、ポリイミド膜からなる
配向膜２２が形成され、この配向膜２２も、ポリイミド
膜に対してラビング処理が施された膜である。
【００７５】アクティブマトリクス基板１０の画像表示
領域１０ａにおいて、各画素電極９ａに隣接する位置に
は、各画素電極９ａをスイッチング制御する画素スイッ
チング用のＭＩＳ形トランジスタ３０が形成されてい
る。また、貼り合せ基板６００の内部には、ＭＩＳ形ト
ランジスタ３０と平面的に重なる領域に、クロム膜など
からなる遮光膜１１ａが形成されている。この遮光膜１
１ａの表面側には層間絶縁膜１２が形成され、この層間
絶縁膜１２の表面側にＭＩＳ形トランジスタ３０が形成
されている。すなわち、層間絶縁膜１２は、ＭＩＳ形ト
ランジスタ３０を構成する半導体層１ａを遮光膜１１ａ
から電気的に絶縁するために設けられるものである。
領域１０ａにおいて、各画素電極９ａに隣接する位置に
は、各画素電極９ａをスイッチング制御する画素スイッ
チング用のＭＩＳ形トランジスタ３０が形成されてい
る。また、貼り合せ基板６００の内部には、ＭＩＳ形ト
ランジスタ３０と平面的に重なる領域に、クロム膜など
からなる遮光膜１１ａが形成されている。この遮光膜１
１ａの表面側には層間絶縁膜１２が形成され、この層間
絶縁膜１２の表面側にＭＩＳ形トランジスタ３０が形成
されている。すなわち、層間絶縁膜１２は、ＭＩＳ形ト
ランジスタ３０を構成する半導体層１ａを遮光膜１１ａ
から電気的に絶縁するために設けられるものである。
【００７６】図６および図７に示すように、画素スイッ
チング用のＭＩＳ形トランジスタ３０は、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有してお
り、半導体層１ａには、走査線３ａからの電界によりチ
ャネルが形成されるチャネル領域１ａ′、低濃度ソース
領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域
１ｄ、並びに高濃度ドレイン領域１ｅが形成されてい
る。また、半導体層１ａの上層側には、この半導体層１
ａと走査線３ａとを絶縁するゲート絶縁膜２が形成され
ている。
チング用のＭＩＳ形トランジスタ３０は、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有してお
り、半導体層１ａには、走査線３ａからの電界によりチ
ャネルが形成されるチャネル領域１ａ′、低濃度ソース
領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域
１ｄ、並びに高濃度ドレイン領域１ｅが形成されてい
る。また、半導体層１ａの上層側には、この半導体層１
ａと走査線３ａとを絶縁するゲート絶縁膜２が形成され
ている。
【００７７】ここで、半導体層１ａは、後述する方法で
形成された単結晶シリコン層である。
形成された単結晶シリコン層である。
【００７８】このように構成したＭＩＳ形トランジスタ
３０の表面側には、シリコン酸化膜からなる層間絶縁膜
４、７が形成されている。層間絶縁膜４の表面には、デ
ータ線６ａが形成され、このデータ線６ａは、層間絶縁
膜４に形成されたコンタクトホールを介して高濃度ソー
ス領域１ｄに電気的に接続している。層間絶縁膜７の表
面にはＩＴＯ膜からなる画素電極９ａが形成されてい
る。画素電極９ａは、層間絶縁膜４、７およびゲート絶
縁膜２に形成されたコンタクトホールを介して高濃度ド
レイン領域１eに電気的に接続している。この画素電極
９ａの表面側にはポリイミド膜からなる配向膜１６が形
成されている。この配向膜１６は、ポリイミド膜に対し
てラビング処理が施された膜である。
３０の表面側には、シリコン酸化膜からなる層間絶縁膜
４、７が形成されている。層間絶縁膜４の表面には、デ
ータ線６ａが形成され、このデータ線６ａは、層間絶縁
膜４に形成されたコンタクトホールを介して高濃度ソー
ス領域１ｄに電気的に接続している。層間絶縁膜７の表
面にはＩＴＯ膜からなる画素電極９ａが形成されてい
る。画素電極９ａは、層間絶縁膜４、７およびゲート絶
縁膜２に形成されたコンタクトホールを介して高濃度ド
レイン領域１eに電気的に接続している。この画素電極
９ａの表面側にはポリイミド膜からなる配向膜１６が形
成されている。この配向膜１６は、ポリイミド膜に対し
てラビング処理が施された膜である。
【００７９】また、高濃度ドレイン領域１ｅからの延設
部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同
時形成された絶縁膜（誘電体膜）を介して、走査線３ａ
と同層の容量線３ｂが上電極として対向することによ
り、蓄積容量７０が構成されている。
部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同
時形成された絶縁膜（誘電体膜）を介して、走査線３ａ
と同層の容量線３ｂが上電極として対向することによ
り、蓄積容量７０が構成されている。
【００８０】なお、ＭＩＳ形トランジスタ３０は、好ま
しくは上述のようにＬＤＤ構造をもつが、低濃度ソース
領域１ｂ、および低濃度ドレイン領域１ｃに相当する領
域に不純物イオンの打ち込みを行わないオフセット構造
を有していてもよい。また、ＭＩＳ形トランジスタ３０
は、ゲート電極（走査線３ａの一部）をマスクとして高
濃度で不純物イオンを打ち込み、自己整合的に高濃度の
ソースおよびドレイン領域を形成したセルフアライン型
のＴＦＴであってもよい。また、本形態では、ＭＩＳ形
トランジスタ３０のゲート電極（走査線３ａ）をソース
−ドレイン領域の間に１個のみ配置したシングルゲート
構造としたが、これらの間に２個以上のゲート電極を配
置してもよい。この際、各々のゲート電極には同一の信
号が印加されるようにする。このようにデュアルゲート
（ダブルゲート）、あるいはトリプルゲート以上でＭＩ
Ｓ形トランジスタ３０を構成すれば、チャネルとソース
−ドレイン領域の接合部でのリーク電流を防止でき、オ
フ時の電流を低減することが出来る。これらのゲート電
極の少なくとも１個をＬＤＤ構造或いはオフセット構造
にすれば、さらにオフ電流を低減でき、安定したスイッ
チング素子を得ることができる。
しくは上述のようにＬＤＤ構造をもつが、低濃度ソース
領域１ｂ、および低濃度ドレイン領域１ｃに相当する領
域に不純物イオンの打ち込みを行わないオフセット構造
を有していてもよい。また、ＭＩＳ形トランジスタ３０
は、ゲート電極（走査線３ａの一部）をマスクとして高
濃度で不純物イオンを打ち込み、自己整合的に高濃度の
ソースおよびドレイン領域を形成したセルフアライン型
のＴＦＴであってもよい。また、本形態では、ＭＩＳ形
トランジスタ３０のゲート電極（走査線３ａ）をソース
−ドレイン領域の間に１個のみ配置したシングルゲート
構造としたが、これらの間に２個以上のゲート電極を配
置してもよい。この際、各々のゲート電極には同一の信
号が印加されるようにする。このようにデュアルゲート
（ダブルゲート）、あるいはトリプルゲート以上でＭＩ
Ｓ形トランジスタ３０を構成すれば、チャネルとソース
−ドレイン領域の接合部でのリーク電流を防止でき、オ
フ時の電流を低減することが出来る。これらのゲート電
極の少なくとも１個をＬＤＤ構造或いはオフセット構造
にすれば、さらにオフ電流を低減でき、安定したスイッ
チング素子を得ることができる。
【００８１】このように構成したアクティブマトリクス
基板１０と対向基板２０とは、画素電極９ａと対向電極
２１とが対面するように配置され、かつ、これらの基板
間には、前記のシール材５３（図５および図６を参照）
により囲まれた空間内に電気光学物質としての液晶５０
が封入され、挟持される。液晶５０は、画素電極９ａか
らの電界が印加されていない状態で配向膜により所定の
配向状態をとる。液晶５０は、例えば一種または数種の
ネマティック液晶を混合したものなどからなる。
基板１０と対向基板２０とは、画素電極９ａと対向電極
２１とが対面するように配置され、かつ、これらの基板
間には、前記のシール材５３（図５および図６を参照）
により囲まれた空間内に電気光学物質としての液晶５０
が封入され、挟持される。液晶５０は、画素電極９ａか
らの電界が印加されていない状態で配向膜により所定の
配向状態をとる。液晶５０は、例えば一種または数種の
ネマティック液晶を混合したものなどからなる。
【００８２】なお、対向基板２０およびアクティブマト
リクス基板１０の光入射側の面あるいは光出射側には、
使用する液晶５０の種類、すなわち、ＴＮ（ツイステッ
ドネマティック）モード、ＳＴＮ（スーパーＴＮ）モー
ド等々の動作モードや、ノーマリホワイトモード／ノー
マリブラックモードの別に応じて、偏光フィルム、位相
差フィルム、偏光板などが所定の向きに配置される。
リクス基板１０の光入射側の面あるいは光出射側には、
使用する液晶５０の種類、すなわち、ＴＮ（ツイステッ
ドネマティック）モード、ＳＴＮ（スーパーＴＮ）モー
ド等々の動作モードや、ノーマリホワイトモード／ノー
マリブラックモードの別に応じて、偏光フィルム、位相
差フィルム、偏光板などが所定の向きに配置される。
【００８３】（駆動回路の構成）再び図３において、本
形態の液晶装置１００では、アクティブマトリクス基板
１０の表面側のうち、画像表示領域１０ａの周辺領域を
利用してデータ線駆動回路１０１および走査線駆動回路
１０４（周辺回路）が形成されている。このようなデー
タ線駆動回路１０１および走査線駆動回路１０４は、基
本的には、図８および図９に示すＮチャネル型のＭＩＳ
形トランジスタとＰチャネル型のＭＩＳ形トランジスタ
とによって構成されている。
形態の液晶装置１００では、アクティブマトリクス基板
１０の表面側のうち、画像表示領域１０ａの周辺領域を
利用してデータ線駆動回路１０１および走査線駆動回路
１０４（周辺回路）が形成されている。このようなデー
タ線駆動回路１０１および走査線駆動回路１０４は、基
本的には、図８および図９に示すＮチャネル型のＭＩＳ
形トランジスタとＰチャネル型のＭＩＳ形トランジスタ
とによって構成されている。
【００８４】図８は、走査線駆動回路１０４およびデー
タ線駆動回路１０１等の周辺回路を構成するＭＩＳ形ト
ランジスタの構成を示す平面図である。図９は、この周
辺回路を構成するＭＩＳ形トランジスタを図８のＢ−
Ｂ′線で切断したときの断面図である。なお、図９には
アクティブマトリクス基板１０の画像表示領域１０ａに
形成した画素スイッチング用ＭＩＳ形トランジスタ３０
も示してある。
タ線駆動回路１０１等の周辺回路を構成するＭＩＳ形ト
ランジスタの構成を示す平面図である。図９は、この周
辺回路を構成するＭＩＳ形トランジスタを図８のＢ−
Ｂ′線で切断したときの断面図である。なお、図９には
アクティブマトリクス基板１０の画像表示領域１０ａに
形成した画素スイッチング用ＭＩＳ形トランジスタ３０
も示してある。
【００８５】図８および図９において、周辺回路を構成
するＭＩＳ形トランジスタは、Ｐチャネル型のＭＩＳ形
トランジスタ８０とＮチャネル型のＭＩＳ形トランジス
タ９０とからなる相補型ＭＩＳ形トランジスタとして構
成されている。これらの駆動回路用のＭＩＳ形トランジ
スタ８０、９０を構成する半導体層６０（輪郭を点線で
示す）は、貼り合せ基板６００上に形成された層間絶縁
膜１２を介して島状に形成されている。
するＭＩＳ形トランジスタは、Ｐチャネル型のＭＩＳ形
トランジスタ８０とＮチャネル型のＭＩＳ形トランジス
タ９０とからなる相補型ＭＩＳ形トランジスタとして構
成されている。これらの駆動回路用のＭＩＳ形トランジ
スタ８０、９０を構成する半導体層６０（輪郭を点線で
示す）は、貼り合せ基板６００上に形成された層間絶縁
膜１２を介して島状に形成されている。
【００８６】ＭＩＳ形トランジスタ８０、９０には、高
電位線７１と低電位線７２がコンタクトホール６３、６
４を介して、半導体層６０のソース領域に電気的にそれ
ぞれ接続されている。また、入力配線６６は、共通のゲ
ート電極６５にそれぞれ接続されており、出力配線６７
は、コンタクトホール６８、６９を介して、半導体層６
０のドレイン領域に電気的にそれぞれ接続されている。
電位線７１と低電位線７２がコンタクトホール６３、６
４を介して、半導体層６０のソース領域に電気的にそれ
ぞれ接続されている。また、入力配線６６は、共通のゲ
ート電極６５にそれぞれ接続されており、出力配線６７
は、コンタクトホール６８、６９を介して、半導体層６
０のドレイン領域に電気的にそれぞれ接続されている。
【００８７】このような周辺回路領域も、画像表示領域
１０ａと同様なプロセスを経て形成されるため、周辺回
路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が
形成されている。また、駆動回路用のＭＩＳ形トランジ
スタ８０、９０も、画素スイッチング用のＭＩＳ形トラ
ンジスタ３０と同様、ＬＤＤ構造を有しており、チャネ
ル形成領域８１、９１の両側には、高濃度ソース領域８
２、９２および低濃度ソース領域８３、９３からなるソ
ース領域と、高濃度ドレイン領域８４、９４および低濃
度ドレイン領域８５、９５からなるドレイン領域とを備
えている。
１０ａと同様なプロセスを経て形成されるため、周辺回
路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が
形成されている。また、駆動回路用のＭＩＳ形トランジ
スタ８０、９０も、画素スイッチング用のＭＩＳ形トラ
ンジスタ３０と同様、ＬＤＤ構造を有しており、チャネ
ル形成領域８１、９１の両側には、高濃度ソース領域８
２、９２および低濃度ソース領域８３、９３からなるソ
ース領域と、高濃度ドレイン領域８４、９４および低濃
度ドレイン領域８５、９５からなるドレイン領域とを備
えている。
【００８８】また、半導体層６０は、半導体層１ａと同
様、後述する方法で形成された単結晶シリコン層であ
る。
様、後述する方法で形成された単結晶シリコン層であ
る。
【００８９】（画像表示領域と周辺回路領域との相違）
このように構成した画像表示領域１０ａおよび周辺回路
領域においては、図９からわかるように、画素スイッチ
ング用のＭＩＳ形トランジスタ３０を構成する半導体層
１ａは、駆動回路用のＭＩＳ形トランジスタ８０、９０
を構成する半導体層６０と比較して薄く形成されてい
る。例えば、画素スイッチング用のＭＩＳ形トランジス
タ３０を構成する半導体層１ａは、厚さが１００ｎｍ以
下の単結晶シリコン層であり、駆動回路用のＭＩＳ形ト
ランジスタ８０、９０を構成する半導体層６０は、厚さ
が２００〜５００ｎｍ程度の単結晶シリコン層である。
このように構成した画像表示領域１０ａおよび周辺回路
領域においては、図９からわかるように、画素スイッチ
ング用のＭＩＳ形トランジスタ３０を構成する半導体層
１ａは、駆動回路用のＭＩＳ形トランジスタ８０、９０
を構成する半導体層６０と比較して薄く形成されてい
る。例えば、画素スイッチング用のＭＩＳ形トランジス
タ３０を構成する半導体層１ａは、厚さが１００ｎｍ以
下の単結晶シリコン層であり、駆動回路用のＭＩＳ形ト
ランジスタ８０、９０を構成する半導体層６０は、厚さ
が２００〜５００ｎｍ程度の単結晶シリコン層である。
【００９０】このため、画素スイッチング用のＭＩＳ形
トランジスタ３０では、それを構成する半導体層１ａが
薄いので、光リーク電流を抑制することができる。これ
に対して、駆動回路用のＭＩＳ形トランジスタ８０、９
０では、それを構成する半導体層６０が厚いため、シー
ト抵抗が低い分、大電流を流せるなど、高速動作が可能
である。
トランジスタ３０では、それを構成する半導体層１ａが
薄いので、光リーク電流を抑制することができる。これ
に対して、駆動回路用のＭＩＳ形トランジスタ８０、９
０では、それを構成する半導体層６０が厚いため、シー
ト抵抗が低い分、大電流を流せるなど、高速動作が可能
である。
【００９１】（アクティブマトリクス基板の製造方法）
このような構成のアクティブマトリクス基板１０を製造
するには、実施の形態１で説明した方法を用いて貼り合
せ基板６００を製造する。但し、本形態では、以下に説
明するように、貼り合せ基板６００の内部に遮光膜１１
ａ（図７を参照）を形成しておく。
このような構成のアクティブマトリクス基板１０を製造
するには、実施の形態１で説明した方法を用いて貼り合
せ基板６００を製造する。但し、本形態では、以下に説
明するように、貼り合せ基板６００の内部に遮光膜１１
ａ（図７を参照）を形成しておく。
【００９２】図１０〜図１４はいずれも、本形態のアク
ティブマトリクス基板１０の製造方法を示す工程断面図
である。
ティブマトリクス基板１０の製造方法を示す工程断面図
である。
【００９３】本形態では、まず、図１０（Ａ）に示すよ
うに、単結晶シリコン基板２００（単結晶半導体基板）
の第1の面２０１および第２の面２０２のうち、少なく
とも第1の面２０１の全面にシリコン酸化膜２１０を形
成する。
うに、単結晶シリコン基板２００（単結晶半導体基板）
の第1の面２０１および第２の面２０２のうち、少なく
とも第1の面２０１の全面にシリコン酸化膜２１０を形
成する。
【００９４】次に、図１０（Ｂ）に示すように、石英基
板あるいは耐熱性ガラス基板などといった透光性を備え
た支持基板５００の表面全体に、タングステンシリサイ
ド膜などといった遮光膜を形成した後、この遮光膜をフ
ォトリソグラフィ技術を用いてパターニングし、遮光膜
１１ａを形成する。次に、支持基板５００の表面全体
に、スパッタリング法、ＣＶＤ法などにより、シリコン
酸化膜、ＮＳＧ（ノンドープトシリケートガラス）、Ｐ
ＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケ
ートガラス）、ＢＰＳＧ（ボロンリンシリケートガラ
ス）などの酸化膜５１０を形成した後、この酸化膜５１
０の表面をＣＭＰ法などの方法を用いて研磨して、表面
を平坦化しておく。ここで、酸化膜５１０の膜厚は、例
えば、約４００〜１０００ｎｍ、より好ましくは８００
ｎｍ程度とする。なお、酸化膜５１０を形成する前に、
遮光膜１１ａに対して窒化膜などの保護層を形成し、遮
光膜の酸化などの化学変化を抑制する構造としてもよ
い。
板あるいは耐熱性ガラス基板などといった透光性を備え
た支持基板５００の表面全体に、タングステンシリサイ
ド膜などといった遮光膜を形成した後、この遮光膜をフ
ォトリソグラフィ技術を用いてパターニングし、遮光膜
１１ａを形成する。次に、支持基板５００の表面全体
に、スパッタリング法、ＣＶＤ法などにより、シリコン
酸化膜、ＮＳＧ（ノンドープトシリケートガラス）、Ｐ
ＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケ
ートガラス）、ＢＰＳＧ（ボロンリンシリケートガラ
ス）などの酸化膜５１０を形成した後、この酸化膜５１
０の表面をＣＭＰ法などの方法を用いて研磨して、表面
を平坦化しておく。ここで、酸化膜５１０の膜厚は、例
えば、約４００〜１０００ｎｍ、より好ましくは８００
ｎｍ程度とする。なお、酸化膜５１０を形成する前に、
遮光膜１１ａに対して窒化膜などの保護層を形成し、遮
光膜の酸化などの化学変化を抑制する構造としてもよ
い。
【００９５】支持基板５００については、好ましくは窒
素ガスなどの不活性ガス雰囲気下、約８５０〜１３００
℃、より好ましくは１０００℃の高温でアニール処理
し、後に実施される高温プロセスにおいて歪みが発生し
ないように前処理しておくことが望ましい。すなわち、
製造工程おいて処理される最高温度に合わせて、支持基
板５００を同じ温度かそれ以上の温度で熱処理しておく
ことが望ましい。
素ガスなどの不活性ガス雰囲気下、約８５０〜１３００
℃、より好ましくは１０００℃の高温でアニール処理
し、後に実施される高温プロセスにおいて歪みが発生し
ないように前処理しておくことが望ましい。すなわち、
製造工程おいて処理される最高温度に合わせて、支持基
板５００を同じ温度かそれ以上の温度で熱処理しておく
ことが望ましい。
【００９６】このような酸化膜２１０、５１０は、単結
晶シリコン基板２００と支持基板５００の密着性を確保
するために設けられるものである。
晶シリコン基板２００と支持基板５００の密着性を確保
するために設けられるものである。
【００９７】次に、図１１（Ｃ）に示すように、単結晶
シリコン基板２００の第1の面２０１と、支持基板５０
０の表面とを絶縁膜２１０、５１０が接合面となるよう
に重ねた状態で、例えば、３００℃で２時間熱処理する
ことにより、図１１（Ｄ）に示すように、単結晶シリコ
ン基板２００と支持基板５００とを貼り合わせ、必要に
応じて単結晶シリコン層２２０の膜厚を調整し、単結晶
シリコン層２２０と支持基板５００とが層間絶縁膜１２
（酸化膜２１０、５１０）を介して貼り合わされた貼り
合わせ基板６００（半導体基板）を形成する（貼り合せ
工程）。
シリコン基板２００の第1の面２０１と、支持基板５０
０の表面とを絶縁膜２１０、５１０が接合面となるよう
に重ねた状態で、例えば、３００℃で２時間熱処理する
ことにより、図１１（Ｄ）に示すように、単結晶シリコ
ン基板２００と支持基板５００とを貼り合わせ、必要に
応じて単結晶シリコン層２２０の膜厚を調整し、単結晶
シリコン層２２０と支持基板５００とが層間絶縁膜１２
（酸化膜２１０、５１０）を介して貼り合わされた貼り
合わせ基板６００（半導体基板）を形成する（貼り合せ
工程）。
【００９８】次に、図１１（Ａ）に示すように、フォト
リソグラフィ技術を用いて、単結晶シリコン層２２０を
パターニングし、単結晶シリコン層２３０を島状に形成
する。ここで、溝２６０は画像表示領域１０ａと周辺回
路領域の境界部および、図示されないアクティブマトリ
クス基板１０の周辺領域（ダイシング領域）に形成され
る。
リソグラフィ技術を用いて、単結晶シリコン層２２０を
パターニングし、単結晶シリコン層２３０を島状に形成
する。ここで、溝２６０は画像表示領域１０ａと周辺回
路領域の境界部および、図示されないアクティブマトリ
クス基板１０の周辺領域（ダイシング領域）に形成され
る。
【００９９】次に、図１１（Ｂ）に示すように、シリコ
ン窒化膜２７０を積層した後、シリコン酸化膜およびシ
リコン窒化膜をフォトリソグラフィ技術を用いてパター
ニングし、シリコン窒化膜からなる耐酸化マスク層２７
５を形成する。この耐酸化性マスク層２７５には、液晶
装置の画像表示領域１０ａに相当する領域が開口になっ
ており、耐酸化マスク層２７５は、画像表示領域１０ａ
の周辺に形成される周辺回路領域を覆っている。なお、
耐酸化マスク層２７５と単結晶シリコン層２３０との間
には、応力などを緩和する薄いシリコン酸化膜２５０が
介在している。ここで、シリコン酸化膜２５０は、省略
することも可能である。
ン窒化膜２７０を積層した後、シリコン酸化膜およびシ
リコン窒化膜をフォトリソグラフィ技術を用いてパター
ニングし、シリコン窒化膜からなる耐酸化マスク層２７
５を形成する。この耐酸化性マスク層２７５には、液晶
装置の画像表示領域１０ａに相当する領域が開口になっ
ており、耐酸化マスク層２７５は、画像表示領域１０ａ
の周辺に形成される周辺回路領域を覆っている。なお、
耐酸化マスク層２７５と単結晶シリコン層２３０との間
には、応力などを緩和する薄いシリコン酸化膜２５０が
介在している。ここで、シリコン酸化膜２５０は、省略
することも可能である。
【０１００】次に、図１１（Ｃ）に示すように、水蒸気
を含む雰囲気での熱処理によって、単結晶シリコン層２
３０の耐酸化マスク層２７５の開口２７６から露出して
いる部分を酸化し、シリコン酸化膜からなる犠牲酸化膜
を形成する（犠牲酸化工程）。また、同時に貼り合わせ
強度が向上する。
を含む雰囲気での熱処理によって、単結晶シリコン層２
３０の耐酸化マスク層２７５の開口２７６から露出して
いる部分を酸化し、シリコン酸化膜からなる犠牲酸化膜
を形成する（犠牲酸化工程）。また、同時に貼り合わせ
強度が向上する。
【０１０１】次に、シリコン窒化膜からなる耐酸化マス
ク層２７５、および緩衝用のシリコン酸化膜を除去す
る。
ク層２７５、および緩衝用のシリコン酸化膜を除去す
る。
【０１０２】このようにして形成した貼り合わせ基板６
００において、犠牲酸化膜２８０は単結晶シリコン層２
３０を部分的に酸化してなるものであるため、画像表示
領域１０ａでは犠牲酸化膜２８０の下層に、薄い第1の
単結晶半導体層２４０が残される。これに対して、単結
晶シリコン層２３０において犠牲酸化膜２８０が形成さ
れなかった周辺回路領域には、単結晶シリコン層２３０
の厚さ相当の厚い第２の単結晶半導体層２４５が形成さ
れ、その厚さは、第1の単結晶半導体層２４０と比較し
てかなり分厚い。
００において、犠牲酸化膜２８０は単結晶シリコン層２
３０を部分的に酸化してなるものであるため、画像表示
領域１０ａでは犠牲酸化膜２８０の下層に、薄い第1の
単結晶半導体層２４０が残される。これに対して、単結
晶シリコン層２３０において犠牲酸化膜２８０が形成さ
れなかった周辺回路領域には、単結晶シリコン層２３０
の厚さ相当の厚い第２の単結晶半導体層２４５が形成さ
れ、その厚さは、第1の単結晶半導体層２４０と比較し
てかなり分厚い。
【０１０３】次に、図１２（Ａ）に示すように、フォト
リソグラフィ技術を用いて、第1の単結晶半導体層２４
０および第２の単結晶半導体層２４５をパターニング
し、画素スイッチング用のＭＩＳ形トランジスタ３０を
構成する半導体層１ａと、駆動回路用のＭＩＳ形トラン
ジスタ８０、９０を構成する半導体層６０とを島状に形
成する。ここで、画素スイッチング用のＭＩＳ形トラン
ジスタ３０を構成する半導体層１ａは、厚さが１００ｎ
ｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ
形トランジスタ８０、９０を構成する半導体層６０は、
厚さが２００〜５００ｎｍ程度の単結晶シリコン層であ
る。
リソグラフィ技術を用いて、第1の単結晶半導体層２４
０および第２の単結晶半導体層２４５をパターニング
し、画素スイッチング用のＭＩＳ形トランジスタ３０を
構成する半導体層１ａと、駆動回路用のＭＩＳ形トラン
ジスタ８０、９０を構成する半導体層６０とを島状に形
成する。ここで、画素スイッチング用のＭＩＳ形トラン
ジスタ３０を構成する半導体層１ａは、厚さが１００ｎ
ｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ
形トランジスタ８０、９０を構成する半導体層６０は、
厚さが２００〜５００ｎｍ程度の単結晶シリコン層であ
る。
【０１０４】次に、図１２（Ｂ）に示すように、熱酸化
法などを用いて、半導体膜１ａ、６０の表面にシリコン
酸化膜からなるゲート絶縁膜２を形成する。なお、図示
を省略するが、所定のレジストマスクを介して半導体膜
１ａの延設部分１ｆに不純物イオンを打ち込んで、容量
線３ｂとの間に蓄積容量７０を構成するための下電極を
形成する。
法などを用いて、半導体膜１ａ、６０の表面にシリコン
酸化膜からなるゲート絶縁膜２を形成する。なお、図示
を省略するが、所定のレジストマスクを介して半導体膜
１ａの延設部分１ｆに不純物イオンを打ち込んで、容量
線３ｂとの間に蓄積容量７０を構成するための下電極を
形成する。
【０１０５】次に、ＣＶＤ法などにより、基板表面全体
に、走査線３ａ、容量線３ｂ、およびゲート電極６５を
形成するための多結晶シリコン膜、およびモリブデン
膜、タングステン膜、チタン膜、コバルト膜、またはこ
れらの金属のシリサイド膜からなる導電膜を３５０ｎｍ
程度の厚さに形成した後、図１２（Ｃ）に示すように、
フォトリソグラフィ技術を用いてパターニングし、走査
線３ａ、容量線３ｂ、およびゲート電極６５を形成す
る。
に、走査線３ａ、容量線３ｂ、およびゲート電極６５を
形成するための多結晶シリコン膜、およびモリブデン
膜、タングステン膜、チタン膜、コバルト膜、またはこ
れらの金属のシリサイド膜からなる導電膜を３５０ｎｍ
程度の厚さに形成した後、図１２（Ｃ）に示すように、
フォトリソグラフィ技術を用いてパターニングし、走査
線３ａ、容量線３ｂ、およびゲート電極６５を形成す
る。
【０１０６】次に、図１３（Ａ）に示すように、Ｐチャ
ネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成
するための半導体層６０をレジストマスク３０１で覆っ
た状態で、画素スイッチング用のＭＩＳ形トランジスタ
３０を構成する半導体層１ａと、Ｎチャネル型の駆動回
路用のＭＩＳ形トランジスタ９０を構成する半導体層６
０とに対して、走査線３ａやゲート電極６５をマスクと
して、約０．１×１０ 13／ｃｍ2 〜約１０×１０13／ｃ
ｍ2 のドーズ量で低濃度の不純物イオン（リンイオン）
を打ち込んで、走査線３ａに対して自己整合的に低濃度
ソース領域１ｂ、９３、および低濃度ドレイン領域１
ｃ、９５を形成する。ここで、走査線３ａの真下に位置
しているため、不純物イオンが導入されなかった部分は
半導体膜１ａのままのチャネル領域１ａ′、９１とな
る。
ネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成
するための半導体層６０をレジストマスク３０１で覆っ
た状態で、画素スイッチング用のＭＩＳ形トランジスタ
３０を構成する半導体層１ａと、Ｎチャネル型の駆動回
路用のＭＩＳ形トランジスタ９０を構成する半導体層６
０とに対して、走査線３ａやゲート電極６５をマスクと
して、約０．１×１０ 13／ｃｍ2 〜約１０×１０13／ｃ
ｍ2 のドーズ量で低濃度の不純物イオン（リンイオン）
を打ち込んで、走査線３ａに対して自己整合的に低濃度
ソース領域１ｂ、９３、および低濃度ドレイン領域１
ｃ、９５を形成する。ここで、走査線３ａの真下に位置
しているため、不純物イオンが導入されなかった部分は
半導体膜１ａのままのチャネル領域１ａ′、９１とな
る。
【０１０７】次に、図１３（Ｂ）に示すように、走査線
３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャ
ネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成
するための半導体層６０を覆うレジストマスク３０２を
形成し、この状態で、高濃度の不純物イオン（リンイオ
ン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃ
ｍ2 のドーズ量で打ち込み、高濃度ソース領域１ｂ、９
２、およびドレイン領域１ｄ、９４を形成する。
３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャ
ネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成
するための半導体層６０を覆うレジストマスク３０２を
形成し、この状態で、高濃度の不純物イオン（リンイオ
ン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃ
ｍ2 のドーズ量で打ち込み、高濃度ソース領域１ｂ、９
２、およびドレイン領域１ｄ、９４を形成する。
【０１０８】なお、図示を省略するが、Ｎチャネル型の
ＭＩＳ形トランジスタ３０、９０の側を覆った状態でゲ
ート電極６５をマスクとして、Ｐチャネル型の駆動回路
用のＭＩＳ形トランジスタ８０を形成するための半導体
層６０に対して、約０．１×１０15／ｃｍ2 〜約１０×
１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込んだ
後、ゲート電極６５より幅の広いマスクを形成した状態
で、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ
８０を形成するための半導体層６０に対して高濃度の不
純物（ボロンイオン）を約０．１×１０15／ｃｍ2 〜約
１０×１０15／ｃｍ2 のドーズ量で打ち込んで、図１３
（Ｃ）に示すように、低濃度ソース領域８３、低濃度ド
レイン領域８５、およびチャネル領域８１を形成すると
ともに、高濃度ソース領域８２、およびドレイン領域８
４を形成する。
ＭＩＳ形トランジスタ３０、９０の側を覆った状態でゲ
ート電極６５をマスクとして、Ｐチャネル型の駆動回路
用のＭＩＳ形トランジスタ８０を形成するための半導体
層６０に対して、約０．１×１０15／ｃｍ2 〜約１０×
１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込んだ
後、ゲート電極６５より幅の広いマスクを形成した状態
で、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ
８０を形成するための半導体層６０に対して高濃度の不
純物（ボロンイオン）を約０．１×１０15／ｃｍ2 〜約
１０×１０15／ｃｍ2 のドーズ量で打ち込んで、図１３
（Ｃ）に示すように、低濃度ソース領域８３、低濃度ド
レイン領域８５、およびチャネル領域８１を形成すると
ともに、高濃度ソース領域８２、およびドレイン領域８
４を形成する。
【０１０９】次に、走査線３ａの表面側にＣＶＤ法など
により、シリコン酸化膜などからなる層間絶縁膜４を形
成した後、フォトリソグラフィ技術を用いて、コンタク
トホールをそれぞれ形成する。
により、シリコン酸化膜などからなる層間絶縁膜４を形
成した後、フォトリソグラフィ技術を用いて、コンタク
トホールをそれぞれ形成する。
【０１１０】次に、図１４（Ａ）に示すように、層間絶
縁膜４の表面側に、データ線６ａ（ソース電極）などを
構成するためのアルミニウム膜、チタンナイトライド
膜、チタン膜、またはこれらの金属のいずれかを主成分
とする合金膜からなる導電膜をスパッタ法などで３５０
ｎｍ程度の厚さに形成した後、フォトリソグラフィ技術
を用いてパターニングし、データ線６ａ、高電位線７
１、低電位線７２、入力配線６６、出力配線６７を形成
する。その結果、周辺回路領域では、Ｐチャネル型およ
びＮチャネル型のＭＩＳ形トランジスタ８０、９０が完
成する。
縁膜４の表面側に、データ線６ａ（ソース電極）などを
構成するためのアルミニウム膜、チタンナイトライド
膜、チタン膜、またはこれらの金属のいずれかを主成分
とする合金膜からなる導電膜をスパッタ法などで３５０
ｎｍ程度の厚さに形成した後、フォトリソグラフィ技術
を用いてパターニングし、データ線６ａ、高電位線７
１、低電位線７２、入力配線６６、出力配線６７を形成
する。その結果、周辺回路領域では、Ｐチャネル型およ
びＮチャネル型のＭＩＳ形トランジスタ８０、９０が完
成する。
【０１１１】次に、図１４（Ｂ）に示すように、データ
線６ａなどの表面側にプラズマＣＶＤ法などにより、シ
リコン窒化膜あるいはシリコン酸化膜などからなる層間
絶縁膜５を形成した後、フォトリソグラフィ技術を用い
て、層間絶縁膜５にコンタクトホールを形成する。
線６ａなどの表面側にプラズマＣＶＤ法などにより、シ
リコン窒化膜あるいはシリコン酸化膜などからなる層間
絶縁膜５を形成した後、フォトリソグラフィ技術を用い
て、層間絶縁膜５にコンタクトホールを形成する。
【０１１２】しかる後に、図７および図９に示すよう
に、画素電極９ａを所定パターンに形成した後、配向膜
１６を形成する。その結果、アクティブマトリクス基板
１０が完成する。
に、画素電極９ａを所定パターンに形成した後、配向膜
１６を形成する。その結果、アクティブマトリクス基板
１０が完成する。
【０１１３】［電子機器への適用］次に、電気光学装置
を備えた電子機器の一例として投射型液晶表示装置を、
図１５、図１６を参照して説明する。
を備えた電子機器の一例として投射型液晶表示装置を、
図１５、図１６を参照して説明する。
【０１１４】まず、図１５には、上記の各形態に係る電
気光学装置と同様に構成された液晶装置１００を備えた
電子機器の構成をブロック図で示してある。
気光学装置と同様に構成された液晶装置１００を備えた
電子機器の構成をブロック図で示してある。
【０１１５】図１５において、電子機器が、表示情報出
力源１０００、表示情報処理回路１００２、駆動回路１
００４、液晶装置１００、クロック発生回路１００８、
および電源回路１０１０を含んで構成される。表示情報
出力源１０００は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ ＡｃｃｅｓｓＭｅ
ｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画
信号を同調して出力する同調回路などを含んで構成さ
れ、クロック発生回路１００８からのクロックに基づい
て、所定フォーマットの画像信号を処理して表示情報処
理回路１００２に出力する。この表示情報出力回路１０
０２は、たとえば増幅・極性反転回路、相展開回路、ロ
ーテーション回路、ガンマ補正回路、あるいはクランプ
回路等の周知の各種処理回路を含んで構成され、クロッ
ク信号に基づいて入力された表示情報からデジタル信号
を順次生成し、クロック信号ＣＬＫとともに駆動回路１
００４に出力する。駆動回路１００４は、液晶装置１０
０を駆動する。電源回路１０１０は、上述の各回路に所
定の電源を供給する。なお、液晶装置１００を構成する
アクティブマトリクス基板の上に駆動回路１００４を形
成してもよく、それに加えて、表示情報処理回路１００
２もアクティブマトリクス基板の上に形成してもよい。
力源１０００、表示情報処理回路１００２、駆動回路１
００４、液晶装置１００、クロック発生回路１００８、
および電源回路１０１０を含んで構成される。表示情報
出力源１０００は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ ＡｃｃｅｓｓＭｅ
ｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画
信号を同調して出力する同調回路などを含んで構成さ
れ、クロック発生回路１００８からのクロックに基づい
て、所定フォーマットの画像信号を処理して表示情報処
理回路１００２に出力する。この表示情報出力回路１０
０２は、たとえば増幅・極性反転回路、相展開回路、ロ
ーテーション回路、ガンマ補正回路、あるいはクランプ
回路等の周知の各種処理回路を含んで構成され、クロッ
ク信号に基づいて入力された表示情報からデジタル信号
を順次生成し、クロック信号ＣＬＫとともに駆動回路１
００４に出力する。駆動回路１００４は、液晶装置１０
０を駆動する。電源回路１０１０は、上述の各回路に所
定の電源を供給する。なお、液晶装置１００を構成する
アクティブマトリクス基板の上に駆動回路１００４を形
成してもよく、それに加えて、表示情報処理回路１００
２もアクティブマトリクス基板の上に形成してもよい。
【０１１６】このような構成の電子機器としては、図１
６を参照して後述する投射型液晶表示装置（液晶プロジ
ェクタ）を挙げることができる。
６を参照して後述する投射型液晶表示装置（液晶プロジ
ェクタ）を挙げることができる。
【０１１７】図１６に示す投射型液晶表示装置１１００
は、前記の駆動回路１００４がアクティブマトリクス基
板上に搭載された液晶装置１００を含む液晶モジュール
を３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、
１００Ｇ、１００Ｂとして用いたプロジェクタとして構
成されている。この液晶プロジェクタ１１００では、メ
タルハライドランプなどの白色光源のランプユニット１
１０２から光が出射されると、３枚のミラー１１０６お
よび２枚のダイクロイックミラー１１０８によって、
Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離
され（光分離手段）、対応するライトバルブ１００Ｒ、
１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバル
ブ）に各々導かれる。この際に、光成分Ｂは、光路が長
いので、光損失を防ぐために入射レンズ１１２２、リレ
ーレンズ１１２３、および出射レンズ１１２４からなる
リレーレンズ系１１２１を介して導かれる。そして、ラ
イトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々
変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイ
クロイックプリズム１１１２（光合成手段）に３方向か
ら入射され、再度合成された後、投射レンズ１１１４を
介してスクリーン１１２０などにカラー画像として投射
される。
は、前記の駆動回路１００４がアクティブマトリクス基
板上に搭載された液晶装置１００を含む液晶モジュール
を３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、
１００Ｇ、１００Ｂとして用いたプロジェクタとして構
成されている。この液晶プロジェクタ１１００では、メ
タルハライドランプなどの白色光源のランプユニット１
１０２から光が出射されると、３枚のミラー１１０６お
よび２枚のダイクロイックミラー１１０８によって、
Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離
され（光分離手段）、対応するライトバルブ１００Ｒ、
１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバル
ブ）に各々導かれる。この際に、光成分Ｂは、光路が長
いので、光損失を防ぐために入射レンズ１１２２、リレ
ーレンズ１１２３、および出射レンズ１１２４からなる
リレーレンズ系１１２１を介して導かれる。そして、ラ
イトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々
変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイ
クロイックプリズム１１１２（光合成手段）に３方向か
ら入射され、再度合成された後、投射レンズ１１１４を
介してスクリーン１１２０などにカラー画像として投射
される。
【０１１８】なお、本発明の技術範囲は上記の実施形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば実施の形態として説明した液晶装置の具体的な構成
は、ほんの一例に過ぎず、その他、種々の構成を有する
液晶装置に本発明を適用することができる。また、例え
ば、本発明は、エレクトロルミネッセンス（ＥＬ）、デ
ジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プ
ラズマ発光や電子放出による蛍光等を用いた様々な電気
光学素子を用いた電気光学装置および該電気光学装置を
備えた電子機器に対しても適用可能であるということは
言うまでもない。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば実施の形態として説明した液晶装置の具体的な構成
は、ほんの一例に過ぎず、その他、種々の構成を有する
液晶装置に本発明を適用することができる。また、例え
ば、本発明は、エレクトロルミネッセンス（ＥＬ）、デ
ジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プ
ラズマ発光や電子放出による蛍光等を用いた様々な電気
光学素子を用いた電気光学装置および該電気光学装置を
備えた電子機器に対しても適用可能であるということは
言うまでもない。
【０１１９】
【発明の効果】以上説明したように、本発明に係る半導
体基板の製造方法では、第１の熱膨張係数をもつ支持基
板と、前記支持基板上に形成された絶縁体層と、該絶縁
体層上に形成された第２の熱膨張係数をもつ単結晶半導
体層とを有する半導体基板において、前記単結晶半導体
層を形成し、前記単結晶半導体層の所定の領域の周辺に
溝を形成し、しかる後に熱処理を行う。
体基板の製造方法では、第１の熱膨張係数をもつ支持基
板と、前記支持基板上に形成された絶縁体層と、該絶縁
体層上に形成された第２の熱膨張係数をもつ単結晶半導
体層とを有する半導体基板において、前記単結晶半導体
層を形成し、前記単結晶半導体層の所定の領域の周辺に
溝を形成し、しかる後に熱処理を行う。
【０１２０】この結果、前記単結晶半導体層は所定の領
域の周辺の溝で分断されているため、熱膨張係数が異な
ることに起因する熱応力が発生しても溝領域で緩和され
る。従って、支持基板と半導体層の熱膨張係数の異なる
ＳＯＩ基板において、熱処理を行っても欠陥のない単結
晶半導体層を備える半導体基板を製造することができ
る。
域の周辺の溝で分断されているため、熱膨張係数が異な
ることに起因する熱応力が発生しても溝領域で緩和され
る。従って、支持基板と半導体層の熱膨張係数の異なる
ＳＯＩ基板において、熱処理を行っても欠陥のない単結
晶半導体層を備える半導体基板を製造することができ
る。
【０１２１】その結果、半導体基板に形成される個々の
半導体デバイスに対して最適な厚さの単結晶半導体層を
提供できるので、半導体基板に形成される半導体デバイ
スのうち、大電流、高周波で駆動される半導体デバイス
は、厚い第2の単結晶半導体層に形成し、低電圧で駆動
される半導体デバイスは、薄い第1の単結晶半導体層に
形成するなどといった設計を行うことができ、単結晶半
導体層に形成される半導体デバイスの特性を最大限に利
用することができる。
半導体デバイスに対して最適な厚さの単結晶半導体層を
提供できるので、半導体基板に形成される半導体デバイ
スのうち、大電流、高周波で駆動される半導体デバイス
は、厚い第2の単結晶半導体層に形成し、低電圧で駆動
される半導体デバイスは、薄い第1の単結晶半導体層に
形成するなどといった設計を行うことができ、単結晶半
導体層に形成される半導体デバイスの特性を最大限に利
用することができる。
【図１】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形
態１に係る半導体基板の製造方法を示す工程断面図であ
る。
態１に係る半導体基板の製造方法を示す工程断面図であ
る。
【図２】（Ａ）〜（Ｃ）はそれぞれ、本発明の実施の形
態１およびその変形に係る半導体基板の製造方法を示す
工程断面図である。
態１およびその変形に係る半導体基板の製造方法を示す
工程断面図である。
【図３】本発明の実施の形態３に係る液晶装置をその上
に形成された各構成要素と共に対向基板の側から見た平
面図である。
に形成された各構成要素と共に対向基板の側から見た平
面図である。
【図４】図３のＨ−Ｈ′断面図である。
【図５】液晶装置の画像表示領域において、マトリクス
状に配置された複数の画素に形成された各種素子、配線
などの等価回路図である。
状に配置された複数の画素に形成された各種素子、配線
などの等価回路図である。
【図６】液晶装置において、アクティブマトリクス基板
に形成された各画素の構成を示す平面図である。
に形成された各画素の構成を示す平面図である。
【図７】図３および図４に示す液晶装置の画像表示領域
の一部を図６のＡ−Ａ′線に相当する位置で切断したと
きの断面図である。
の一部を図６のＡ−Ａ′線に相当する位置で切断したと
きの断面図である。
【図８】図３および図４に示す液晶装置の画像表示領域
の周辺領域に形成した回路の平面図である。
の周辺領域に形成した回路の平面図である。
【図９】図８に示す駆動回路用のＭＩＳ形トランジスタ
の断面図である。
の断面図である。
【図１０】（Ａ）〜（Ｄ）は、図３および図４に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
【図１１】（Ａ）〜（Ｃ）は、図３および図４に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
【図１２】（Ａ）〜（Ｃ）は、図３および図４に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
【図１３】（Ａ）〜（Ｃ）は、図３および図４に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
【図１４】（Ａ）、（Ｂ）は、図３および図４に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。
【図１５】本発明に係る液晶装置を表示部として用いた
電子機器の回路構成を示すブロック図である。
電子機器の回路構成を示すブロック図である。
【図１６】本発明に係る液晶装置を用いた電子機器の一
例としての投射型電気光学装置の光学系の構成を示す断
面図である。
例としての投射型電気光学装置の光学系の構成を示す断
面図である。
１０ アクティブマトリクス基板
３０ 画素スイッチング用のＭＩＳ型トランジスタ
８１、９１ 駆動回路用のＭＩＳ型トランジスタ
１００ 液晶装置
２００ 単結晶シリコン基板（単結晶半導体基板）
２４０ 第1の単結晶半導体層
２４５ 第２の単結晶半導体層
２１０、５１０、５５０ 絶縁膜
２７５ 耐酸化マスク層
２８０ 犠牲酸化膜
５００ 支持基板
６００ 貼り合わせ基板（半導体基板）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F110 AA30 BB02 BB04 CC02 DD02
DD03 DD12 DD13 DD14 DD17
DD21 DD25 EE02 EE04 EE05
EE09 EE28 EE45 GG02 GG12
GG60 HJ01 HJ04 HJ13 HL01
HL03 HL23 HM14 HM15 NN02
NN23 NN24 NN45 NN46 NN72
NN73 NN78 QQ11 QQ17 QQ19
Claims (18)
- 【請求項１】 第１の熱膨張係数をもつ支持基板と、前
記支持基板上に形成された絶縁体層と、該絶縁体層上に
形成された第２の熱膨張係数をもつ単結晶半導体層とを
有する半導体基板の製造方法において、 前記支持基板に前記単結晶半導体層を形成し、前記単結
晶半導体層の所定の領域の周辺に溝を形成し、しかる後
に熱処理をすることを特徴とする半導体基板の製造方
法。 - 【請求項２】 請求項１において、前記熱処理は、７０
０℃〜１２００℃の範囲で行うことを特徴とする半導体
基板の製造方法。 - 【請求項３】 請求項１または２において、前記所定の
領域の周辺は、前記半導体基板の外周であることを特徴
とする工程は半導体基板の製造方法。 - 【請求項４】 請求項１または２において、前記所定の
領域の周辺は、素子分離領域であることを特徴とする半
導体基板の製造方法。 - 【請求項５】 請求項１ないし４のいずれかにおいて、
前記溝の幅は、前記半導体基板の熱処理時に前記所定の
領域内で発生する、前記第１の熱膨張係数をもつ支持基
板と前記第２の熱膨張係数をもつ単結晶半導体層との熱
膨張差よりも大きいことを特徴とする半導体基板の製造
方法。 - 【請求項６】 請求項１ないし５のいずれかにおいて、
前記熱処理は酸化雰囲気で行うことを特徴とする半導体
基板の製造方法。 - 【請求項７】 請求項６において、前記酸化雰囲気中の
熱処理の工程で前記単結晶半導体層の膜厚調整を行うこ
とを特徴とする半導体基板の製造方法。 - 【請求項８】 第１の熱膨張係数をもつ支持基板と、前
記支持基板上に形成された絶縁体層と、該絶縁体層上に
形成された第２の熱膨張係数をもつ単結晶半導体層とを
有する半導体基板の製造方法において、前記半導体基板
中の温度が、前記第１の熱膨張係数をもつ支持基板と前
記第２の熱膨張係数をもつ単結晶半導体層のうち、熱膨
張係数の小さい方に向かって大きくなる状態で熱処理す
る工程を含むことを特徴とする半導体基板の製造方法。 - 【請求項９】 請求項１ないし８のいずれかに規定する
製造方法で製造したことを特徴とする半導体基板。 - 【請求項１０】 第１の熱膨張係数をもつ支持基板と、
前記支持基板上に形成された絶縁体層と、該絶縁体層上
に形成された第２の熱膨張係数をもつ単結晶半導体層と
を有する半導体基板において、前記絶縁体層の少なくと
も一部が、少なくとも１２００℃以下の熱処理時に流動
性があるもしくは弾性である物質で構成されることを特
徴とする半導体基板。 - 【請求項１１】 請求項９または１０に記載のいずれか
の半導体基板において、前記単結晶半導体層は、単結晶
シリコンであることを特徴とする半導体基板。 - 【請求項１２】 請求項９ないし１１に記載のいずれか
の半導体基板において、前記支持基板は、透光性基板で
あることを特徴とする半導体基板。 - 【請求項１３】 請求項９ないし１１に記載のいずれか
の半導体基板において、前記支持基板は、ガラス基板で
あることを特徴とする半導体基板。 - 【請求項１４】 請求項９ないし１１に記載のいずれか
の半導体基板において、前記支持基板は、石英基板であ
ることを特徴とする半導体基板。 - 【請求項１５】 請求項１４に記載の半導体基板におい
て、前記半導体基板の外周に形成される溝の幅は１２０
μｍ以上であることを特徴とする半導体基板。 - 【請求項１６】 請求項１４に記載の半導体基板におい
て、前記素子分離領域に形成される溝の幅は０．１μｍ
以上であることを特徴とする半導体基板。 - 【請求項１７】 請求項１１ないし１６に記載の半導体
基板と、対向基板との間に電気光学物質を挟持してな
り、前記支持基板の単結晶半導体層の画像表示領域に画
素配列に対応してマトリクス状に配置された複数の第１
スイッチング素子と、前記画像表示領域の周辺に位置す
る周辺領域に配置されており、周辺回路を少なくとも部
分的に構成する複数の第２スイッチング素子とを備え、
前記第１スイッチング素子を構成する画像表示領域の単
結晶半導体層の厚さが、前記第２スイッチング素子を構
成する周辺領域の単結晶半導体層よりも薄いことを特徴
とする電気光学装置。 - 【請求項１８】 光源と、前記光源から出射される光が
入射されて画像情報に対応した変調を施す請求項１５に
記載の電気光学装置と、前記電気光学装置により変調さ
れた光を投射する投射手段とを具備することを特徴とす
る電子機器。
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|---|---|---|---|
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| EP02255858A EP1286392A3 (en) | 2001-08-23 | 2002-08-22 | Method for manufacturing semiconductor substrate, semiconductor substrate, electrooptic device and electronic apparatus |
| US10/225,231 US20030057489A1 (en) | 2001-08-23 | 2002-08-22 | Method for manufacturing semiconductor substrate, semiconductor substrate, electrooptic device and electronic apparatus |
| CNB021301212A CN1207777C (zh) | 2001-08-23 | 2002-08-22 | 半导体基片制造方法、半导体基片、电光学装置及电子设备 |
| KR10-2002-0050163A KR100505804B1 (ko) | 2001-08-23 | 2002-08-23 | 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기 |
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|---|---|---|---|
| JP2001-253485 | 2001-08-23 | ||
| JP2001253485 | 2001-08-23 | ||
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|---|---|
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| US (1) | US20030057489A1 (ja) |
| EP (1) | EP1286392A3 (ja) |
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| CN (1) | CN1207777C (ja) |
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Cited By (10)
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| Publication number | Publication date |
|---|---|
| JP4653374B2 (ja) | 2011-03-16 |
| EP1286392A2 (en) | 2003-02-26 |
| KR20030017428A (ko) | 2003-03-03 |
| CN1404142A (zh) | 2003-03-19 |
| US20030057489A1 (en) | 2003-03-27 |
| TW563257B (en) | 2003-11-21 |
| EP1286392A3 (en) | 2004-05-06 |
| KR100505804B1 (ko) | 2005-08-04 |
| CN1207777C (zh) | 2005-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070402 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080311 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080417 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4653374 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |