JP2008288563A - Ｓｏｉ基板の作製方法 - Google Patents

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Abstract

【課題】ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうるＳＯＩ層を備えたＳＯＩ基板を提供する。また、そのようなＳＯＩ基板を用いた半導体装置を提供する。
【解決手段】ガラス基板などのベース基板に、単結晶半導体基板を接合するため、接合層に、例えば有機シランを原材料としてＣＶＤ法で成膜した酸化シリコン膜を用いる。ガラス基板等の耐熱温度が７００℃以下の基板でであっても接合部の結合力が強固なＳＯＩ基板を形成することができる。また、単結晶半導体基板から分離された半導体層にレーザ光を照射して、その表面を平坦化し、かつ、その結晶性を回復する。
【選択図】図１

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に関する。また、ＳＯＩ基板を用いて作製される半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層を設けたＳＯＩ基板と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使うことにより、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は、半導体集積回路の性能を向上させるものとして注目を集めている。
ＳＯＩ基板を作製する方法としては、水素イオン注入剥離法（スマートカット法と呼ぶこともある。）が知られている（例えば、特許文献１参照）。特許文献１のＳＯＩの形成方法の概要は次の通りである。シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、水素イオンを注入したシリコンウエハを酸化シリコン膜を介して別のシリコンウエハに接合させる。しかる後加熱処理を行うことで、該微小気泡層が劈開面となり、水素イオンを注入したウエハを薄膜状に剥離している。水素イオン注入剥離法はスマートカット法と呼ぶこともある。
剥離後のＳＯＩ基板の表面には、水素イオン注入によるダメージ層が残る。特許文献１には、このダメージ層を除去する方法が記載されている。特許文献１では、剥離工程後、酸化性雰囲気下での熱処理によりＳＯＩ基板表面に酸化膜を形成し、この酸化膜を除去し、次に１０００℃〜１３００℃の還元性雰囲気下で熱処理を行っている。
また、シリコンウエハから分離されたシリコン層をガラス基板に貼り付けたＳＯＩ基板が知られている（例えば、特許文献２、３参照）。
米国特許第６３７２６０９号明細書 特開２００４−０８７６０６号公報 特開平１１−１６３３６３号公報
液晶パネルの作製に用いられるガラス基板など耐熱温度が低い基板を用いて、ＳＯＩ基板を提供することを、本発明の目的の一つとする。また、そのようなＳＯＩ基板を用いた半導体装置を提供することを、本発明の目的の一つとする。
ＳＯＩ基板を作製するため、半導体基板表面の凹凸を平滑化し、また親水性表面を有する層を接合層として設ける。接合層の１つの例として、有機シランをシリコンソースガスとし、化学気相成長（ＣＶＤ、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される酸化シリコン膜を用いる。有機シランガスとしては、珪酸エチル（テトラエトキシシラン、略称ＴＥＯＳ、化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物が適用される。
ＳＯＩ基板の半導体層の上面には、半導体基板から分離されたために凹凸が生じ、平坦性が損なわれている。そのため、平坦性を向上させるために、レーザ光を照射する。レーザ光を照射することで、分離されたときに生じた半導体層上面の凸部及び凸部を溶融させ、固化させることで、半導体層の上面を平坦化することができる。
接合層を形成することにより、７００℃以下の温度で半導体基板から半導体層を分離させ、ベース基板に固定することができる。ガラス基板等の耐熱温度が７００℃以下の基板であっても接合面の結合力が強固なＳＯＩ基板を形成することができる。
半導体層を固定するベース基板として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置だけでなく、多種多様な半導体装置を作製することができる。
また、レーザ光を照射することで、半導体基板から分離された半導体層を平坦化することができる。また、レーザ光を照射することで、半導体層の結晶性を回復させることができる。
以下に、本発明を説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施の形態及び実施例の記載内容に限定して解釈されるものではない。
図１は、ＳＯＩ基板の構成例を示す断面図である。図１において、１００はベース基板であり、１０２半導体層であり、１０４は第１接合層である。図１のＳＯＩ基板では、第１接合層１０４とベース基板１００が接合することで、半導体層１０２がベース基板１００に固定されている。
ベース基板１００は絶縁材料でなる基板、半導体材料でなる半導体基板、導電性材料でなる基板を用いることができる。ベース基板１００には耐熱温度が７００℃以下の基板を用いることが可能である。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を、ベース基板１００に用いることができる。また、ベース基板１００には耐熱温度が７００℃を越える基板も用いることもでき、石英ガラス、サファイヤ基板、シリコンウエハのような半導体基板、セラミック基板、ステンレス基板、金属基板なども用いることができる。
半導体層１０２は半導体基板から分離されて形成された層である。この半導体基板には、単結晶半導体基板が最も好ましく、多結晶半導体基板でもよい。半導体層１０２の半導体は、シリコン、シリコン−ゲルマニウム又はゲルマニウムである。また、その他、ガリウムヒ素、インジウムリンなどの化合物半導体で、半導体層１０２を形成することもできる。半導体層１０２の厚さは５ｎｍ以上５００ｎｍ以下とすることができ、１０ｎｍ以上２００ｎｍ以下が好ましい。
ベース基板１００と半導体層１０２の間には第１接合層１０４が形成されている。第１接合層１０４は、半導体層１０２を形成するための半導体基板の表面に形成された層である。第１接合層１０４は親水性であることが好ましく、第１接合層１０４には酸化シリコン膜が適している。特に、有機シランガスをシリコンソースガスに用いて化学気相成長（ＣＶＤ、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される酸化シリコン膜が好ましい。この酸化シリコン膜を形成するために用いられる酸素ソースガスには酸素ガス（Ｏ２ガス）を用いることができる。また、第１接合層１０４として、モノシランとＮＯ３を少なくともソースガスに用いて、プラズマＣＶＤ法により酸化窒化シリコン膜を、または、モノシラン、ＮＨ３とＮＯ３を少なくともソースガスに用いて、プラズマＣＶＤ法により窒化酸化シリコン膜を形成することもできる。また、第１接合層１０４として、スパッタ法で酸化アルミニウムを形成することもできる。また、半導体基板を酸化することで第１接合層１０４を形成することもできる。
第１接合層１０４の厚さは５ｎｍ以上５００ｎｍ以下が好ましい。この厚さであれば、接合形成が可能であり、表面が平滑な第１接合層１０４を形成することができる。また、この厚さであれば、接合するベース基板１００との歪みを緩和することができる。
有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
また、図１のＳＯＩ基板において、ベース基板１００にも、第１接合層１０４と同様の接合層を設けておいてもよい。例えば、接合面を形成する面のいずれか一方の材料を、有機シランを原材料にＣＶＤ法で成膜した酸化シリコンとすることで、結合力が強固な接合を形成することができる。
図２は、ＳＯＩ基板の構成例を示す断面図である。図２において、１００はベース基板であり、１０２は半導体層であり、１０４は第１接合層であり、１０５は絶縁層であり、１０６は第２接合層である。図２のＳＯＩ基板では、第１接合層１０４と第２接合層１０６が接合することで、半導体層１０２がベース基板１００に固定されている。
絶縁層１０５は、単層膜又は２層以上の膜が積層された多層膜でなる。絶縁層１０５に、窒化シリコン膜、窒化酸化シリコン膜など窒素とシリコンを組成に含む絶縁膜を１層以上含ませることで、ベース基板１００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン不純物が拡散して半導体層１０２が汚染されることを防止することができる。なお、絶縁層１０５の代わりに、金属や金属化合物などの導電層、非晶質シリコンなどの半導体層を形成することもできる。
第２接合層１０６は、ベース基板１００に形成される膜であり、第１接合層と同じ材料でなる膜が好ましく、酸化シリコン膜が好ましい。第２接合層１０６は、第１接合層１０４と同様に、有機シランガスをシリコンソースガスに用いてＣＶＤ法により形成される酸化シリコン膜を用いることができる。また、シリコンソースガスに有機シランと異なるガスを用いて形成した酸化シリコン膜を用いることができる。なお、絶縁層１０５を形成せず、第２接合層１０６をベース基板１００に形成してもよい。
また、図２において、絶縁層１０５とベース基板１００の間に、絶縁膜、半導体膜及び導電膜が形成されていてもよい。形成されている膜は単層膜でも多層膜でもよい。また、図２において、絶縁層１０５と第２接合層１０６の間に、絶縁膜、半導体膜または導電膜が形成されていてもよく、形成される膜は単層膜でも多層膜でもよい。
図２において、絶縁層１０５を設けなくともよい。この場合、第２接合層１０６とベース基板１００の間に、絶縁膜、半導体膜または導電膜が形成されていてもよく、形成される膜は単層膜でも多層膜でもよい。また、図２において、第２接合層１０６を省略することができる。この場合、第１接合層１０４と絶縁層１０５を接合することで、半導体層１０２がベース基板１００に固定されている。
図３は、ＳＯＩ基板の構成例を示す断面図である。図３において、１００はベース基板であり、１０２は半導体層であり、１０４は第１接合層であり、１２０は絶縁層である。図３のＳＯＩ基板では、第１接合層１０４とベース基板１００が接合することで、半導体層１０２がベース基板１００に固定されている。
絶縁層１２０は、半導体層１０２が分離される半導体基板側に形成される層であり、単層構造または積層構造の層である。絶縁層１２０は、少なくとも、窒素を組成に含む絶縁膜を少なくとも１層含むことが望ましい。このような窒素を組成に含む絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜があげられる。窒化シリコン膜、窒化酸化シリコン膜を形成することで、可動イオンや水分等の不純物が半導体層１０２に拡散して汚染することを防ぐことができる。
例えば、絶縁層１２０は、次の構造の膜を用いることができる。半導体層１０２側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層した２層構造の絶縁膜。半導体層１０２側から酸化シリコン膜、窒化酸化シリコン膜を積層した２層構造の絶縁膜。半導体層１０２側から酸化シリコン膜、窒化シリコン膜を積層した２層構造の絶縁膜。窒化シリコンでなる単層構造の絶縁膜。
ここで酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多い物質とする。例えば、酸化窒化シリコンとしては、酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質が挙げられる。また、酸化窒化シリコンとしては、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質が挙げられる。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものとする。例えば、窒化酸化シリコンとしては、酸素が１５原子％以上３０原子％以下、窒素が２０原子％以上３５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が１５原子％以上２５原子％以下の範囲で含まれる物質が挙げられる。また、窒化酸化シリコンとしては、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質が挙げられる。
次に、図４〜図５を用いて、図１に示すＳＯＩ基板の作製方法を説明する。図４〜図５は、ＳＯＩ基板の作製方法を説明するための断面図である。
図４（Ａ）に示すように、半導体基板１０１を準備する。半導体基板１０１の切片から半導体層１０２が形成される。半導体基板１０１には単結晶半導体基板を用いることができる。単結晶半導体基板としては、単結晶シリコン基板、単結晶シリコン−ゲルマニウム基板又は単結晶ゲルマニウム基板等を用いることができる。また、単結晶半導体基板の代わりに多結晶半導体基板を用いることができる。また、その他、ガリウムヒ素、インジウムリンなどの化合物半導体でなる単結晶半導体基板または多結晶半導体基板を用いることができる。
まず、半導体基板１０１を洗浄して、清浄にする。次いでソースガスを励起して（ソースガスのプラズマを生成して）、イオン種を生成し、図４（Ａ）に示すように、前記ソースガスから生成されたイオン種は電界で加速され、イオン流１２５となって、該単結晶半導体基板に照射される。イオン流１２５に含まれるイオンは半導体基板１０１の表面から所定の深さの領域に注入され、イオン注入層１０３が形成される。イオンの注入はベース基板１００に固定される半導体層１０２の厚さを考慮して決定する。半導体層１０２の厚さは５ｎｍ以上５００ｎｍ以下とすることができ、その厚さは１０ｎｍ以上２００ｎｍ以下が好ましい。半導体層１０２の厚さを考慮して、イオン流１２５の加速電圧を調節し、所定の深さにイオン注入層１０３が形成されるようにする。
このイオン注入工程は、加速されたイオン種でなるイオン流１２５を半導体基板１０１に照射することで、イオン種を構成する元素を半導体基板１０１に添加する工程である。よって、イオン注入層１０３は、イオン種を構成する元素が添加されている領域である。また、イオン注入層１０３は、加速されたイオン種の衝撃で結晶構造が失われ、脆くなっている層（脆化層）でもある。
イオンを半導体基板１０１に注入するには、プロセスガスを励起して生成したイオン種を質量分離して、所定の質量を有するイオン種を注入するイオン注入装置を用いることができる。また、質量分離をせずに、プロセスガスから生成した全てのイオン種を注入するイオンドーピング装置を用いることができる。
このイオン注入層１０３を形成するためのソースガスには、水素ガス、ヘリウム及びアルゴンなどの希ガス、フッ素ガスに代表されるハロゲンガス、並びにフッ素化合物ガス（例えば、ＢＦ３）等のハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。
水素ガス（Ｈ２ガス）からＨ＋、Ｈ２ ＋、Ｈ３ ＋が生成されるが、水素ガスをソースガスに用いる場合は、Ｈ３ ＋が最も多く半導体基板１０１に注入されることが好ましい。Ｈ３ ＋イオンを注入することで、注入効率を高めることができ、注入時間を短縮することができる。また、半導体基板１０１から半導体層１０２の分離が容易になる。イオンドーピング装置の方が、イオン注入装置よりも水素ガスからＨ３ ＋イオンを容易に生成することができる。イオンドーピング装置を用いる場合は、イオン流１２５中のイオン種Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋イオンの割合が７０％以上であるイオン流１２５を生成することが好ましく、この割合は８０％以上がより好ましい。
イオン注入層１０３を浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、水素ガスを励起することで生成されたプラズマ中のＨ３ ＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、半導体基板１０１に添加することができる。それは、Ｈ３ ＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を１つ添加する場合、Ｈ３ ＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能であるからである。イオンの加速電圧を高くすることができれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
希ガスは単体元素でなるため、１種類の元素でなる希ガスをソースガスに用いた場合、質量分離を行わなくとも、同じ質量のイオン種を半導体基板１０１に注入することができるため、イオン注入層１０３が形成される深さの制御が容易になる。
また、複数回のイオン注入工程を行うことで、イオン注入層１０３を形成することもできる。この場合、イオン注入工程ごとにプロセスガスを異ならせても、同じでもよい。ここでは、２回のイオン注入工程でイオン注入層１０３を形成する例を説明する。
例えば、ソースガスに希ガスを用いて、イオン注入を行う。次に、水素ガスをプロセスガスに用いて、イオン注入を行う。また、ハロゲンガス又はハロゲン化合物ガスを用いて、イオン注入を行い、次に水素ガスを用いてイオン注入を行うこともできる。フッ素を含むイオン種を注入する場合は、Ｆ２ガス又はＢＦ３ガスを用いることができる。
イオン注入層１０３を形成するには、イオンを高ドーズ条件で半導体基板１０１に注入する必要があるので、半導体基板１０１の表面が粗くなってしまう場合がある。そのため、半導体基板１０１の表面に窒化シリコン膜又は窒化酸化シリコン膜などにより、その表面を保護する保護膜を５０ｎｍ乃至２００ｎｍの厚さで形成することが好ましい。
次に、図４（Ｂ）で示すようにベース基板１００と接合を形成する面に第１接合層１０４を形成する。ここでは、第１接合層１０４として酸化シリコン膜を形成する。酸化シリコン膜は、シリコンソースガスとして有機シランガスを用いてＣＶＤ法により形成することが好ましい。シリコンソースガスには、有機シランガスの他、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ３、ＳｉＦ４などを用いることができる。この酸化シリコン膜を形成するための酸素ソースガスには酸素ガスを用いることができ、ＣＶＤ法としては、プラズマＣＶＤ法又は減圧ＣＶＤ法を選択することができる。
第１接合層１０４を形成する工程では、半導体基板１０１の加熱温度はイオン注入層１０３に注入した元素または分子が離脱しない温度、言い換えると脱ガスが起こらない温度が好ましく、その加熱温度は３５０℃以下が好ましい。従って、第１接合層１０４を形成するには、プラズマＣＶＤ法を用いることが望ましい。なお、半導体基板１０１から半導体層１０２を分離するための熱処理温度は、第１接合層１０４の成膜温度よりも高い温度が適用される。
なお、図３のＳＯＩ基板を形成する場合は、第１接合層１０４を形成する前に、絶縁層１２０を形成する。例えば、窒化シリコン膜を形成するには、プロセスガスにＳｉＨ４及びＮＨ３を用いてプラズマＣＶＤ法で形成することできる。また、酸化窒化シリコン膜または酸化シリコン膜は、プロセスガスにＳｉＨ４及びＮ２Ｏを用いてプラズマＣＶＤ法で形成することができる。また、半導体基板１０１がシリコン基板である場合は、半導体基板１０１を窒化（又は酸化）することで、窒化シリコン膜（又は酸化シリコン膜）を形成することができる。この場合、半導体基板１０１を窒化及び酸化することで、窒化酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
絶縁層１２０は、イオン注入層１０３の形成前に形成することもできるし、イオン注入層１０３の形成後に形成することもできる。絶縁層１２０を形成するために必要な加熱温度が、イオン注入層１０３から脱ガスが起こる温度である場合は、イオン注入層１０３を形成する前に形成する。
図４（Ｃ）はベース基板１００と第１接合層１０４が形成された半導体基板１０１とを密接し、ベース基板１００と第１接合層１０４とを接合させる工程を説明する断面図である。まず、接合界面を形成するベース基板１００及び第１接合層１０４の表面を超音波洗浄などの方法で洗浄する。そして、ベース基板１００と第１接合層１０４を密着させることにより、ベース基板１００と第１接合層１０４の界面にファン・デル・ワールス力が作用し、ベース基板１００と第１接合層１０４が接合する。ベース基板１００と半導体基板１０１とを密着させて、接合界面に圧力を加えることで、接合界面に水素結合ができ、第１接合層１０４とベース基板１００との結合力が強固になる。第１接合層１０４に、有機シランを用いてＣＶＤ法で形成した酸化シリコン膜を用いることで、ベース基板１００及び半導体基板１０１を加熱することなく、常温でベース基板１００と第１接合層１０４を接合することができる。
良好な接合を形成するために、接合させる前に、ベース基板１００及び第１接合層１０４の表面の少なくとも一方を活性化しておいてもよい。活性化するには、接合界面を形成する面に原子ビーム若しくはイオンビームを照射する。この場合、アルゴン等の不活性ガスから、中性原子ビーム若しくはイオンビームを生成することが好ましい。活性化処理としては、その他に、プラズマ処理若しくはラジカル処理を行うこともできる。
ベース基板１００と第１接合層１０４を密着させた後、加熱処理又は加圧処理を行うことができる。加熱処理又は加圧処理を行うことで結合力を向上させることができる。加熱処理の温度は、ベース基板１００の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、加える圧力はベース基板１００及び半導体基板１０１の強度を考慮して決定する。
図５（Ａ）は、半導体基板１０１から半導体層を分離する工程を説明するための断面図である。まず、ベース基板１００と第１接合層１０４を接合した後、半導体基板１０１を加熱する熱処理を行う。熱処理を行うことにより、イオン注入層１０３に形成された微小な空洞の体積変化が起こり、イオン注入層１０３に亀裂が生ずる。そのため、イオン注入層１０３に沿って、半導体基板１０１は劈開し、半導体基板１０１がベース基板１００から分離される。半導体基板１０１が分離した後のベース基板１００には、半導体基板１０１から分離された半導体層１１０が固定されている。
この熱処理の温度は第１接合層１０４の成膜温度以上、ベース基板１００の耐熱温度以下で行うことが好ましい。加熱温度が４００℃以上６００℃以下で、イオン注入層１０３に亀裂を生じさせることができるため、ベース基板１００にガラス基板のような耐熱性の低い基板を用いることができる。
また、この熱処理で、ベース基板１００と第１接合層１０４との接合界面が加熱されるので、接合界面に共有結合が形成され、接合界面での結合力を向上させることができる。
図５（Ａ）において、半導体層１１０の上面は、イオン注入層１０３で亀裂が生じた面である。そのため、半導体層１１０上面は、分離する前の半導体基板１０１の上面よりも平坦性が損なわれ、凹凸が形成されている。そのため、半導体層１１０の上面の平坦性を回復させるため、半導体層１１０の上方からレーザ光を照射する。さらに、このレーザ光の照射によって、半導体層１１０の結晶性を回復させる。図５（Ｂ）は、レーザ光の照射工程を説明する断面図である。
図５（Ｂ）に示すように、半導体層１１０の上方からレーザ光１２６を照射する。レーザ光１２６を照射することで、半導体層１１０を溶融させる。溶融された部分が冷却し、固化することで、平坦性及び結晶性が向上された半導体層１０２が形成される。レーザ光の照射によって、半導体層１１０を加熱しているため、ベース基板１００にガラス基板のような耐熱性の低い基板を用いることができる。
レーザ光１２６の照射によって、半導体層１１０を、完全溶融しても、部分溶融してもよい。なお、半導体層１１０が完全溶融している状態とは、図５（Ｂ）の構造を例に説明すると、半導体層１１０の上面から第１接合層１０４との界面まで溶融し、その部分が全て液体になっている状態をいう。また、部分溶融状態とは、半導体層１１０の上面からある一定の厚さまでが溶融し、固体の部分が残っている状態をいう。
レーザ光１２６の照射により、半導体層１１０が完全溶融すると、液相となった半導体の表面張力により平坦化が進行し、表面が平坦化された半導体層１０２が形成される。また、完全溶融された領域は、凝固する過程で、溶融された領域と隣接している固相の状態の半導体から結晶成長し、横成長が起こる。半導体基板１０１が単結晶半導体基板であれば、溶融されていない部分は単結晶半導体であり、結晶方位が揃っているため、結晶粒界が形成されず、レーザ照射処理後の半導体層１０２は、結晶粒界の無い単結晶半導体層となる。
また、レーザ光１２６の照射により、半導体層１１０が部分溶融すると、液相となった半導体の表面張力により平坦化が進行する。同時に、熱の拡散により液相部分の冷却が進み、半導体層１１０には深さ方向に温度勾配が生じ、ベース基板１００側から、半導体層１１０表面へと固液界面が移動して、再結晶化する。つまり、部分溶融により、半導体層１１０には下層の溶融しない領域を種として再結晶化が進行して、縦成長が起こる。
主表面の面方位が（１００）の単結晶シリコンウエハを半導体基板１０１に用いた場合、レーザ光照射前の半導体層１１０は主表面の面方位が（１００）の単結晶シリコン層である。また、レーザ照射処理によって完全溶融また部分溶融することで再結晶化された半導体層１０２は、主表面の面方位が（１００）の単結晶シリコン層である。つまり、単結晶半導体基板が用いられる場合、レーザ照射工程は、平坦化工程であり、かつ再単結晶化工程である。
レーザ光１２６を発振するレーザは、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザのいずれでもよい。本発明で用いられるレーザには、例えば、ＫｒＦレーザなどのエキシマレーザ、Ａｒレーザ、Ｋｒレーザ等の気体レーザがある。その他、固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザ等がある。なお、エキシマレーザはパルス発振レーザであるが、ＹＡＧレーザなどの固体レーザには、連続発振レーザにも、疑似連続発振レーザにも、パルス発振レーザにもなるものがある。
レーザ光の波長は、半導体層１１０に吸収される波長であり、レーザ光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）、半導体層１１０の膜厚等を考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザ光のエネルギーも、レーザ光の波長、レーザビームの表皮深さ、半導体層１１０の膜厚等を考慮して決定することができる。本発明者らの研究によると、半導体層１１０の厚さが１７０ｎｍ程度で、レーザにＫｒＦエキシマレーザを用い、３００ｍＪ／ｃｍ２以上７５０ｍＪ／ｃｍ２以下の範囲でレーザ光のエネルギー密度を調節することで、半導体層１１０の平坦性が向上すること、半導体層１１０の結晶性が向上することが確認されている。半導体層１１０の表面の平坦性、及びその結晶性の分析には、光学顕微鏡、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、走査電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察、電子後方散乱回折像（ＥＢＳＰ；Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）の観察、及びラマン分光測定を用いた。また、レーザ光の照射は、酸素を含む大気雰囲気、及び酸素を含まない窒素雰囲気で行った。大気雰囲気、窒素雰囲気共に、半導体層１１０の平坦性及び結晶性が向上する。なお、大気雰囲気よりも窒素雰囲気の方が平坦性を向上させる効果が高く、またクラックの発生を抑える効果が高い。
１つのベース基板１００上に複数の半導体層１０２を固定することもできる。例えば、図４（Ａ）〜図４（Ｃ）を用いて説明した工程を、複数回繰り返し、ベース基板１００に複数の半導体基板１０１を固定する。そして、図５（Ａ）を用いて説明した加熱工程を行い、各半導体基板１０１を分離することで、ベース基板１００上に、複数の半導体層１１０を固定することができる。そして、図５（Ｂ）に示すレーザ光の照射工程を行い、複数の半導体層１１０を平坦化して複数の半導体層１０２を形成する。
次に、図２に示すＳＯＩ基板の作製方法を説明する。まず、図４（Ａ）及び図４（Ｂ）を用いて説明した工程を行い、図６（Ａ）に示すように半導体基板１０１の上面から所定の深さにイオン注入層１０３を形成し、その上面に第１接合層１０４を形成する。
図６（Ｂ）はベース基板１００の断面図である。図６（Ｂ）に示すように、まず、ベース基板１００上面に、絶縁層１０５を形成する。例えば、窒化シリコン膜を形成するには、プロセスガスにＳｉＨ４及びＮＨ３を用いてプラズマＣＶＤ法で形成することができる。また、このプロセスガスにはＳｉＨ４、Ｎ２及びＡｒを用いることもできる。また、酸化窒化シリコン膜または酸化シリコン膜は、プロセスガスにＳｉＨ４及びＮ２Ｏを用いてプラズマＣＶＤ法で形成することができる。
次に、絶縁層１０５上に第２接合層１０６を形成する。第２接合層１０６として酸化シリコン膜を形成する。第２接合層１０６に、有機シランガスをシリコンソースガスに用いてＣＶＤ法で形成した酸化シリコン膜を用いる場合は、第１接合層１０４の形成方法は、有機シランガスをシリコンソースガスに用いるＣＶＤ法による成膜方法以外の方法を用いることもできる。第１接合層１０４は、半導体基板１０１がシリコン基板であれば、熱酸化して形成した熱酸化膜で形成することができる。また、熱酸化膜の代わりに、シリコン基板をケミカルオキサイド処理して形成したケミカルオキサイド層を用いることもできる。ケミカルオキサイドは、例えばオゾン含有水でシリコン基板表面を処理することで形成することができる。ケミカルオキサイド層の平坦性はシリコン基板の平坦性と同程度となるため、ケミカルオキサイド層は接合層として好ましい。
図６（Ｃ）はベース基板１００と第１接合層１０４が形成された半導体基板１０１を密接し、第２接合層１０６と第１接合層１０４両者を接合させる工程を説明する断面図である。図４（Ｃ）で説明した接合工程と同様に行うことで、第１接合層１０４と第２接合層１０６を接合させる。第１接合層１０４及び第２接合層１０６の少なくとも一方に、有機シランを用いてＣＶＤ法で形成した酸化シリコン膜を用いることで、ベース基板１００及び半導体基板１０１を加熱することなく、常温で第１接合層１０４と第２接合層１０６を接合することができる。
第１接合層１０４と第２接合層１０６を密着させる前に、第１接合層１０４及び第２接合層１０６の表面の少なくとも一方を活性化することが好ましい。活性化には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを照射する処理、プラズマ処理又はラジカル処理を行えばよい。
第１接合層１０４と第２接合層１０６を密着させた後、加熱処理又は加圧処理を行うことができる。加熱処理又は加圧処理を行うことで、第１接合層１０４と第２接合層１０６の結合力を向上させることができる。加熱処理の温度は、ベース基板１００の耐熱温度以下であることが好ましい。加圧処理においては、接合界面に垂直な方向に圧力が加わるように行う。加える圧力はベース基板１００及び半導体基板１０１の強度を考慮して決定する。
図７（Ａ）は、半導体基板１０１から半導体層を分離する工程を説明するための断面図である。図５（Ａ）を用いて説明した加熱処理と同様に、熱処理を行い、イオン注入層１０３に亀裂を生じさせる。また、この熱処理で、第１接合層１０４と第２接合層１０６との接合界面が加熱されるので、接合界面に共有結合が形成され、接合界面での結合力を向上させることができる。イオン注入層１０３に亀裂を生じさせることで、イオン注入層１０３に沿って、半導体基板１０１が劈開するので、半導体基板１０１とベース基板１００を分離することができる。その結果、図７（Ａ）に示すような、半導体基板１０１から分離した半導体層１１０が固定されたベース基板１００でなるＳＯＩ基板が形成される。
図７（Ｂ）はＳＯＩ基板にレーザ光を照射する工程を説明するための断面図である。半導体基板１０１を分離した後、図５（Ｂ）で説明したレーザ光の照射工程と同様に、半導体層１１０の上方からレーザ光１２６を照射して、表面が平坦化され、かつ結晶性が向上された半導体層１０２を形成する。
１つのベース基板１００に上に複数の半導体層１０２を固定することもできる。例えば、図６（Ａ）〜図６（Ｃ）を用いて説明した工程を、複数回繰り返し、ベース基板１００に複数の半導体基板１０１を固定する。そして、図６（Ａ）を用いて説明した加熱工程を行い、各半導体基板１０１を分離することで、ベース基板１００上に、複数の半導体層１１０を固定することができる。そして、図７（Ｂ）に示すレーザ光の照射工程を行い、複数の半導体層１１０を平坦化して、複数の半導体層１０２を形成する。
図４〜図７を用いて説明したＳＯＩ基板の作製方法では、ガラス基板等の耐熱温度が７００℃以下のベース基板１００であっても、半導体層１０２とベース基板１００との結合力を強固にすることができる。ベース基板１００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイ、エレクトロルミネッセンスディスプレイを作製することができる。また、このような表示装置だけでなく、半導体集積回路を作製することができる。
以下、図８と図９を参照してＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、図１のＳＯＩ基板と同じ構造のＳＯＩ基板を用いることとするが、他の構成のＳＯＩ基板を用いることもできる。
図８（Ａ）に示すように、ベース基板１００に第１接合層１０４を介して半導体層１０２が設けられている。まず、半導体層１０２上に、素子形成領域に合わせて窒化シリコン層１５５、酸化シリコン層１５６を形成する。酸化シリコン層１５６は、素子分離のために半導体層１０２をエッチングするときのハードマスクとして用いる。窒化シリコン層１５５は、半導体層１０２をエッチングするときのエッチングストッパとして用いられる。しきい値電圧を制御するために、半導体層１０２に、硼素、アルミニウム、ガリウムなどのｐ型不純物、又はヒ素、リンなどのｎ型不純物を注入する。例えば、ｐ型不純物として硼素を用いた場合、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で硼素を含むようにすればよい。
図８（Ｂ）は、酸化シリコン層１５６をマスクとして半導体層１０２、第１接合層１０４をエッチングする工程を説明するための断面図である。半導体層１０２及び第１接合層１０４の露出した端面に対してプラズマ処理により窒化する。この窒化処理により、少なくとも半導体層１０２の周辺端部には窒化シリコン層１５７が形成される。窒化シリコンは絶縁性であり、耐酸化性がある。そのため、窒化シリコン層１５７を形成することで、半導体層１０２の端面から電流が漏れることを防止でき、半導体層１０２と第１接合層１０４との間に、端面から酸化膜が成長してバーズビークが形成されるのを防止できる。
図８（Ｃ）は、素子分離絶縁層１５８を堆積する工程を説明するための断面図である。素子分離絶縁層１５８はＴＥＯＳと酸素を用いて酸化シリコン膜をＣＶＤ法で堆積することで形成する。図８（Ｃ）に示すように、半導体層１０２と半導体層１０２の隙間を埋めるように、素子分離絶縁層１５８は厚く堆積する。
図８（Ｄ）は窒化シリコン層１５５が露出するまで素子分離絶縁層１５８を除去する工程を示している。この除去工程は、ドライエッチングによって行うこともできるし、化学的機械研磨によって行ってもよい。窒化シリコン層１５５はエッチングストッパとなる。素子分離絶縁層１５８は半導体層１０２の間に埋め込まれるように残存する。窒化シリコン層１５５はその後除去する。
次に、図８（Ｅ）に示すように、ゲート絶縁層１５９、２層構造のゲート電極１６０、サイドウオール絶縁層１６１、第１不純物領域１６２、第２不純物領域１６３、絶縁層１６４を形成する。第１不純物領域１６２、第２不純物領域１６３を半導体層１０２に形成することで、チャネル形成領域１６５が形成される。絶縁層１６４は窒化シリコンで形成し、ゲート電極１６０をエッチングするときのハードマスクとして用いる。
図９（Ａ）に示すように、層間絶縁層１６６を形成する。層間絶縁層１６６はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成してリフローにより平坦化させる。また、ＴＥＯＳを用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化してもよい。平坦化処理においてゲート電極１６０上の絶縁層１６４はエッチングストッパとして機能する。層間絶縁層１６６にはコンタクトホール１６７を形成する。コンタクトホール１６７は、サイドウオール絶縁層１６１を利用してセルフアラインコンタクトの構成となっている。
その後、図９（Ｂ）で示すように、六フッ化タングステンを用い、ＣＶＤ法でコンタクトプラグ１７０を形成する。さらに絶縁層１７１を形成し、コンタクトプラグ１７０に合わせて開口を形成して、配線１７２を設ける。配線１７２はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜を形成する。
このように、ベース基板１００に接合された半導体層１０２を用いて電界効果トランジスタを作製することができる。本形態に係る半導体層１０２は、結晶方位が一定の単結晶半導体であるため、均一で高性能な電界効果トランジスタを得ることができる。すなわち、閾値電圧値や移動度などトランジスタ特性として重要な特性値が不均一になることを抑制し、閾値電圧値の低下、移動度の向上などの高性能化を達成することができる。
また、半導体層１０２にレーザ光を照射して、半導体層１０２の表面の平坦性を向上させているため、電界効果トランジスタのチャネル形成領域とゲート絶縁層との界面準位密度を低くすることができる。よって、低い駆動電圧値、高い電界効果移動度、小さいサブスレッショルド値等、優れた特性を備えた電界効果トランジスタを形成することができる。
図８及び図９を用いて説明した電界効果トランジスタを用いて、様々な用途の半導体装置を作製することができる。以下、図面を用いて、半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１０はマイクロプロセッサ２００の構成例を示すブロック図である。このマイクロプロセッサ２００は、上記したように本形態に係るＳＯＩ基板により作製されるものである。
このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭ）２０９、及びＲＯＭインターフェース２１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。
具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６のデータの読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。
例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１０に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ２００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例を説明する。図１１は、このような半導体装置の構成例を示すブロック図である。図１１に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）である。
図１１に示すように、ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９、変調回路２２０及び電源管理回路２３０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット２２５、ランダムアクセスメモリ２２６、読み出し専用メモリ２２７を有している。
このような構成のＲＦＣＰＵ２１１の動作の概要は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けることもできる。
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２１９は、受信信号を復調する回路であり、変調回路２２０は、送信するデータを変調する回路である。
例えば、復調回路２１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。
中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用の演算回路を設けて、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを使って、残りの演算を中央処理ユニット２２５が実行する方式を適用することができる。
このようなＲＦＣＰＵ２１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部２２９を小型化しても長時間の動作を保証することができる。
本発明者らは、レーザ光の照射によって、単結晶半導体層の結晶性を加工する前の半導体基板と同じ程度に回復させることが可能であることを確認している。さらに、単結晶半導体層の表面の平坦化が可能であることを確認している。
まず、図１２（Ａ）〜図１２（Ｈ）を参照して、本実施例のＳＯＩ基板の作製方法について説明する。図１２（Ａ）〜図１２（Ｈ）は、ＳＯＩ基板の作製方法を説明する断面図である。本実施例のＳＯＩ基板は、ガラス基板に単結晶シリコン層が固定された基板である。
半導体基板として、単結晶シリコンウエハ５０１を用意する（図１２（Ａ）参照）。その導電型はＰ型で、抵抗率が１０Ω・ｃｍ程度である。また、結晶方位は、主表面が（１００）である。
まず、単結晶シリコンウエハ５０１上面に、厚さ１００ｎｍの酸化窒化シリコン膜５０２を形成し、酸化窒化シリコン膜５０２上に、厚さ５０ｎｍの窒化酸化シリコン膜５０３を形成する（図１２（Ｂ）参照）。酸化窒化シリコン膜５０２及び窒化酸化シリコン膜５０３の形成は、同じプラズマＣＶＤ装置を用い、２つの膜を連続して成膜する。酸化窒化シリコン膜５０２のプロセスガスは、ＳｉＨ４及びＮ２Ｏであり、流量比（ｓｃｃｍ）は、ＳｉＨ４＼Ｎ２Ｏ＝４＼８００である。成膜工程の基板温度は４００℃である。窒化酸化シリコン膜５０３のプロセスガスは、ＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２であり、流量比（ｓｃｃｍ）は、ＳｉＨ４＼ＮＨ３＼Ｎ２Ｏ＼Ｈ２＝１０＼１００＼２０＼４００である。成膜工程の基板温度は３５０℃である。
次に、単結晶シリコンウエハ５０１にイオン注入層５０４を形成するために、イオンドーピング装置を用い、水素イオン５２１を単結晶シリコンウエハ５０１に注入する（図１２（Ｃ）参照）。ソースガスには１００％水素ガスを用い、水素ガスを励起して生成されたプラズマ中のイオンを質量分離せずに、電界で加速して単結晶シリコンウエハ５０１に照射して、イオン注入層５０４を形成する。本実施例では、水素イオンの注入工程は２回繰り返す。それぞれ、加速電圧を８０ｋＶとし、ドーズ量を１．０×１０１６ｉｏｎｓ／ｃｍ２としている。イオンドーピング装置において、水素ガスを励起することで、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋という３種類のイオン種が生成される。生成された全てのイオン種を加速し、単結晶シリコンウエハ５０１に照射して、イオン注入層５０４を形成する。
イオン注入層５０４を形成した後、プラズマＣＶＤ法により、酸化シリコン膜５０５を単結晶シリコンウエハ上に形成した。酸化シリコン膜５０５のプロセスガスには、ＴＥＯＳ、及びＯ２を用いる。成膜工程の基板温度は３００℃である。
次に、ベース基板と、単結晶シリコンウエハ５０１を貼り合わせる。図１２（Ｅ）は、貼り合わせ工程を説明する断面図である。ここでは、ベース基板として、ガラス基板５００を用いる。ガラス基板５００は、厚さ０．７ｍｍの無アルカリガラス基板（商品名 ＡＮ１００）である。ガラス基板５００表面と単結晶シリコンウエハ５０１表面に形成された酸化シリコン膜５０５を密着させて、接合させる。
次に、ガラス基板５００に貼り合わされた単結晶シリコンウエハ５０１を、５００℃、２時間、加熱処理して、図１２（Ｆ）に示すように、単結晶シリコンウエハ５０１をイオン注入層５０４で分離させる。このことにより、ガラス基板５００に単結晶シリコン層５０６が残存する。単結晶シリコン層５０６の厚さは約１７０ｎｍである。膜５０２、５０３及び５０５を介して、単結晶シリコン層５０６が固定されたガラス基板５００を、ＳＯＩ基板５１１と呼ぶことにする。図１２（Ｆ）において、単結晶シリコンウエハ５０７はガラス基板５００から分離された単結晶シリコンウエハ５０１を示している。
次に、図１２（Ｇ）に示すように、レーザ光５２２をＳＯＩ基板５１１の単結晶シリコン層５０６に照射する。レーザ照射処理において、レーザ発振器には、波長３０８ｎｍのビームを発振するＸｅＣｌエキシマレーザを用いる。レーザ光５２２は、パルス幅が２５ナノ秒であり、繰り返し周波数が３０Ｈｚである。光学系により、レーザ光の被照射面でのビーム形状を線状に集光し、レーザ光５２２を幅方向（ビーム形状の短軸方向）に走査する。ＳＯＩ基板５１１をレーザ照射装置のステージに設置し、ステージを移動することで、矢印５２３に示すように、レーザ光５２２に対してＳＯＩ基板５１１を移動することで、単結晶シリコン層５０６をレーザ光５２２で走査する。ここでは、レーザ光５２２の走査速度を１．０ｍｍ／秒にして、レーザ光５２２が単結晶シリコン層５０６の同じ領域に約１２ショット照射されるようにしている。
また、レーザ光５２２の照射は、大気雰囲気及び窒素雰囲気で行った。窒素雰囲気の形成は、大気中で単結晶シリコン層５０６にレーザ光５２２を照射し、窒素を、単結晶シリコン層５０６のレーザ光５２２が照射されている領域に吹き付けることで行っている。
単結晶シリコン層５０６にレーザ光５２２を照射することにより、平坦化されかつ結晶性が向上された単結晶シリコン層５０８が形成される（図１２（Ｈ）参照）。なお、ＳＯＩ基板５１２はレーザ照射処理後のＳＯＩ基板５１１である。
次に、レーザ光の照射により、単結晶シリコン層５０６が再単結晶化することを説明する。
本実施例では、レーザ照射処理をしていない単結晶シリコン層５０６と、レーザ照射処理をした単結晶シリコン層５０８について、表面の電子後方散乱回折像（ＥＢＳＰ；Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）を測定した。図１３（Ａ）〜図１３（Ｃ）は、測定データから得られた逆極点図（ＩＰＦ、ｉｎｖｅｒｓｅ ｐｏｌｅ ｆｉｇｕｒｅ）マップである。
図１３（Ａ）はレーザ照射前の単結晶シリコン層５０６のＩＰＦマップである。図１３（Ｂ）〜（Ｃ）はレーザ照射処理後の単結晶シリコン層５０８のＩＰＦマップであり、レーザ照射処理の雰囲気が大気雰囲気の場合を、図１３（Ｂ）に示し、窒素雰囲気の場合を図１３（Ｃ）に示す。
図１３（Ｄ）は、結晶の各面方位をカラーコード化し、ＩＰＦマップの配色と結晶方位の関係を示すカラーコードマップである。
図１３（Ａ）〜図１３（Ｃ）のＩＰＦマップによると、レーザ光の照射前と照射後で単結晶シリコン層５０６の結晶方位が乱れることなく、単結晶シリコン層５０６表面の面方位は使用した単結晶シリコンウエハ５０１と同じ（１００）面方位を維持している。また、レーザ光の照射前と照射後で単結晶シリコン層５０６に結晶粒界が存在していないことが分かる。このことは、図１３（Ａ）〜図１３（Ｃ）のＩＰＦマップが、図１３（Ｄ）のカラーコードマップの（１００）方位を示す色（カラー図面では赤色）でなる一色の四角の像であることから確認できる。
なお、図１３（Ａ）〜図１３（Ｃ）のＩＰＦマップに現れている点は、ＣＩ値の低い部分を表している。ＣＩ値とは、結晶方位を決定するデータの信頼性、確度を示す指標値である。結晶粒界、結晶欠陥などでＣＩ値が低くなる。つまり、ＣＩ値が低い部分が少ないほど完全性の高い結晶構造であり、結晶性が良いと評価することができる。
ＥＢＳＰの測定により以下のことが分かる。主表面の面方位が（１００）の単結晶シリコンウエハを分離させることで、主表面の面方位が（１００）の単結晶シリコン層５０６が形成されること。レーザ光照射後の単結晶シリコン層５０８の主表面の面方位が（１００）に維持されていること。また、レーザ光の照射によって、単結晶シリコン層５０８には粒界が形成されないこと。つまり、レーザ照射処理は単結晶シリコンウエハから分離された単結晶シリコン層の再単結晶化処理であることが分かる。
次に、レーザ光の照射により、単結晶シリコン層５０６の結晶性を向上できることを説明する。ここでは、レーザ照射処理前の単結晶シリコン層５０６、及び処理後の単結晶シリコン層５０８の結晶性を比較するため、ラマン分光測定を行った。
図１４（Ａ）は、レーザ光のエネルギー密度に対するラマンシフトの変化を示すグラフである。図１４（Ｂ）は、レーザ光のエネルギー密度に対するラマンスペクトルの半値全幅（ＦＷＨＭ；ｆｕｌｌ ｗｉｄｔｈ ａｔ ｈａｌｆ ｍａｘｉｍｕｍ）の変化を示すグラフである。なお、図１４（Ａ）及び図１４（Ｂ）において、エネルギー密度が０ｍＪ／ｃｍ２のデータは、レーザ光が照射される前の単結晶シリコン層５０６の測定データである。
ラマンシフトのピーク波数（ピーク値ともいう。）は、結晶格子の振動モードで決定される値であり、結晶構造に固有の値となる。内部応力のない単結晶シリコンのラマンシフトは５２０．６ｃｍ−１である。よって、図１４（Ａ）においては、ラマンシフトのピーク値がこの波数に近いほど、単結晶シリコン層５０８の結晶構造が単結晶シリコンに近く、結晶性が良いこと示している。なお、単結晶に圧縮応力が加わっていると、格子間距離が縮まるため、圧縮応力の大きさに比例して、ピーク波数が高波数側にシフトする。逆に、引っ張り応力が加わっている状態では、その応力の大きさに比例して、ピーク波数は低波数側にシフトする。
また、図１４（Ｂ）に示すＦＷＨＭが小さいほど、結晶状態に揺らぎが少なく、均一であることを示している。市販の単結晶シリコンウエハのＦＷＨＭは、２．５ｃｍ−１〜３．０ｃｍ−１程度であり、この値に近いほど結晶性が単結晶シリコンウエハのように均一な結晶構造を有していることの指標とすることができる。
図１４（Ａ）及び図１４（Ｂ）のラマン分光の測定結果から、レーザ照射処理することで、加工する前の単結晶シリコンウエハと同程度の結晶性に回復させることができることが分かる。
次に、レーザ光の照射によって、単結晶シリコン層の表面が平坦化されることを説明する。
本実施例では、単結晶シリコン層表面の平坦性を評価するため、光学顕微鏡による暗視野観察像及び原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で、ＳＯＩ基板の単結晶シリコン層の表面を観察した。各顕微鏡で観察した単結晶シリコン層は、レーザ光照射前の単結晶シリコン層５０６、及び大気雰囲気でレーザ光が照射された単結晶シリコン層５０８、及び窒素雰囲気でレーザ光を照射した単結晶シリコン層５０８である。図１５に、光学顕微鏡観察で観察した暗視野像及び、原子間力顕微鏡による観察像（以下、ＡＦＭ像とよぶ。）を示す。
光学顕微鏡による暗視野観察は、試料に対して斜め方向から光を照明して、試料からの散乱光及び回折光を観察する方法である。よって、試料の表面が平坦な場合は、照明光の散乱、回折がないため、その観察像は黒い像（暗い像）となる。そこで、本実施例では、単結晶シリコン層の平坦性の評価をするため、この暗視野観察を行っている。
原子間力顕微鏡（ＡＦＭ）による測定条件は以下の通りである。
・ＡＦＭ：セイコーインスツルメンツ（株）製走査型プローブ顕微鏡（モデル：ＳＰＩ３８００Ｎ／ＳＰＡ５００）
・測定モード：ダイナミックフォースモード（ＤＦＭモード）
・カンチレバー：ＳＩ−ＤＦ４０（シリコン製、バネ定数４２Ｎ／ｍ、共振周波数２５０〜３９０ｋＨｚ、探針の先端の曲率Ｒ≦１０ｎｍ）
・測定面積：９０μｍ×９０μｍ
・測定点数：２５６点×２５６点
ＤＦＭモードとは、ある周波数（カンチレバーに固有の周波数）でカンチレバーを共振させた状態で、カンチレバーの振動振幅が一定になるように探針と試料との距離を制御しながら、試料の表面形状を測定する測定モードのことである。ＤＦＭモードでは、試料の表面とカンチレバーとが非接触であるため、試料の表面を傷つけることなく、元の形状を保ったまま測定できる。
なお、図１５に示す顕微鏡観察像を得たＳＯＩ基板５１１、５１２は、図１３及び図１４のデータを得たＳＯＩ基板５１１、５１２と、一部異なる条件で作製したものである。ここでは、２種類の基板を区別するため、図１５のデータを得たＳＯＩ基板５１１、ＳＯＩ基板５１２を、それぞれ、ＳＯＩ基板５１１−２、ＳＯＩ基板５１２−２と呼ぶことにする。
ＳＯＩ基板５１１―２の作製工程では、図１２（Ｂ）の工程で酸化窒化シリコン膜５０２を厚さ５０ｎｍ形成する。また、図１２（Ｃ）のイオン注入層５０４を形成するため、水素イオンの注入工程を１回行っている。水素イオンの加速電圧を４０ｋＶとし、ドーズ量を１．７５×１０１６ｉｏｎｓ／ｃｍ２としている。図１２（Ｆ）の工程において、単結晶シリコンウエハ５０１を分離させるための加熱処理は、６００℃で２０分加熱し、さらに加熱温度を６５０℃に上昇させ６．５分加熱している。ＳＯＩ基板５１１−２の単結晶シリコン層５０６の厚さは１２０ｎｍ程度である。なお、図１２（Ｇ）のレーザ光の照射処理は、レーザ光の照射エネルギー密度以外は、ＳＯＩ基板５１１と同様行い、ＳＯＩ基板５１２−２を作製した。図１５には、ＳＯＩ基板５１１−２に対するレーザ光の照射エネルギー密度が示されている。
図１５には、単結晶シリコン層５０６及び５０８の表面粗さを示す。表面粗さとして、平均面粗さＲａ、自乗平均面粗さＲＭＳ、及び山谷の最大高低差Ｐ−Ｖ（以下、「最大高低差Ｐ−Ｖ」という。）を算出している。これらの値は、ＡＦＭ付属のソフトウェアにより、図１５に図示したＡＦＭ像の表面粗さ解析を行うことで算出した。
図１５は、単結晶シリコン層５０６にレーザ光を照射することで、単結晶シリコン層５０６が平坦化されること示している。つまり、レーザ光の照射エネルギー密度を調節し、ＳＯＩ基板の単結半導体層を溶融させることで、単結晶半導体層の再単結晶化、及び表面の平坦化を同時に行うことができる。つまり、ガラス基板を破損する力を加えることなく、かつ歪み点を超える温度でガラス基板を加熱することなく、ＳＯＩ基板の単結晶シリコン層の平坦化が可能になる。
以下、本明細書において表面の平坦性の指標に使用する平均面粗さＲａ、自乗平均面粗さＲＭＳ、及び山谷の最大高低差Ｐ−Ｖについて説明する。
平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さＲａを、測定面に対して適用できるよう三次元に拡張したものである。基準面から指定面までの偏差の絶対値を平均した値と表現でき、式（ａ１）で与えられる。
なお、測定面Ｚとは全測定データの示す面であり、式（ａ２）の関数で表すことができる。
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域である。指定面が理想的にフラットであるとしたときの面積をＳ０とする。よって、Ｓ０は式（ａ３）で与えられる。
また、基準面とは、指定面の高さの平均値をＺ０とするとき、Ｚ＝Ｚ０で表される平面である。基準面はＸＹ平面と平行となる。平均値Ｚ０は式（ａ４）で求められる。
自乗平均面粗さ（ＲＭＳ）とは、断面曲線に対するＲＭＳを、測定面に対して適用できるよう、Ｒａと同様に三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根と表現でき、式（ａ５）で与えられる。
山谷の最大高低差（Ｐ−Ｖ）とは、指定面において、最も高い山頂の標高Ｚｍａｘと最も低い谷底の標高Ｚｍｉｎの差と表現でき、式（ａ６）で与えられる。
ここでいう山頂と谷底とはＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている「山頂」「谷底」を三次元に拡張したものであり、山頂とは指定面の山において最も標高の高いところ、谷底とは指定面において最も標高の低いところと表現される。
本実施例では、イオン注入層を形成する方法について説明する。
イオン注入層の形成は、水素（Ｈ）に由来するイオン（以下「水素イオン種」と呼ぶ）を加速して、半導体基板に照射することにより行うことができる。より具体的には、水素ガス又は水素を組成に含むガスをソースガス（原材料）として用い、ソースガスを励起して水素プラズマを発生させ、該水素プラズマ中の水素イオン種を半導体基板に対して照射することで、半導体基板中にイオン注入層を形成している。
［水素プラズマ中のイオン］
上記のような水素プラズマ中には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋といった水素イオン種が存在する。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ＋＋ｅ ・・・・・（１）
ｅ＋Ｈ２→ｅ＋Ｈ２ ＋＋ｅ ・・・・・（２）
ｅ＋Ｈ２→ｅ＋（Ｈ２）＊→ｅ＋Ｈ＋Ｈ ・・・・・（３）
ｅ＋Ｈ２ ＋→ｅ＋（Ｈ２ ＋）＊→ｅ＋Ｈ＋＋Ｈ ・・・・・（４）
Ｈ２ ＋＋Ｈ２→Ｈ３ ＋＋Ｈ ・・・・・（５）
Ｈ２ ＋＋Ｈ２→Ｈ＋＋Ｈ＋Ｈ２ ・・・・・（６）
ｅ＋Ｈ３ ＋→ｅ＋Ｈ＋＋Ｈ＋Ｈ ・・・・・（７）
ｅ＋Ｈ３ ＋→Ｈ２＋Ｈ ・・・・・（８）
ｅ＋Ｈ３ ＋→Ｈ＋Ｈ＋Ｈ ・・・・・（９）
図１６に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図１６に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。
［Ｈ３ ＋の生成過程］
上記のように、Ｈ３ ＋は、主として反応式（５）により表される反応過程により生成される。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程が存在する。Ｈ３ ＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（６）の反応より多く起こる必要がある（なお、Ｈ３ ＋が減少する反応としては他にも（７）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって、必ずしもＨ３ ＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式（６）の反応より少ない場合には、プラズマ中におけるＨ３ ＋の割合は減少する。
各反応式において、右辺（最右辺）の生成物の増加量は、その左辺（最左辺）に示す原料の密度や、その反応に係る速度係数などに依存する。ここで、Ｈ２ ＋の運動エネルギーが約１１ｅＶより小さい場合には（５）の反応が主要となり（すなわち、反応式（５）に係る速度係数が、反応式（６）に係る速度係数と比較して十分に大きくなり）、Ｈ２ ＋の運動エネルギーが約１１ｅＶより大きい場合には（６）の反応が主要となることが実験的に確認されている。
荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、その移動により失ったポテンシャルエネルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー（の平均）は大きくなる傾向にある。このように、荷電粒子の運動エネルギーが増大する傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。
また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる場合がある。すなわち、平均自由行程が小さくとも、二点間の電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。
これをＨ２ ＋に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではＨ２ ＋の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではＨ２ ＋の運動エネルギーは小さくなる。つまり、チャンバー内の圧力が低い状況では（６）の反応が主要となるため、Ｈ３ ＋は減少する傾向となり、チャンバー内の圧力が高い状況では（５）の反応が主要となるため、Ｈ３ ＋は増加する傾向となる。また、プラズマ生成領域における電場（又は電界）が強い状況、すなわち、ある二点間の電位差が大きい状況では、Ｈ２ ＋の運動エネルギーは大きくなる。反対の状況では、Ｈ２ ＋の運動エネルギーは小さくなる。つまり、電場が強い状況では（６）の反応が主要となるためＨ３ ＋は減少する傾向となり、電場が弱い状況では（５）の反応が主要となるため、Ｈ３ ＋は増加する傾向となる。
［イオン源による差異］
ここで、イオン種の割合（特にＨ３ ＋の割合）が異なる例を示す。図１７は、１００％水素ガス（イオン源の圧力：４．７×１０−２Ｐａ）から生成されるイオンの質量分析結果を示すグラフである。横軸はイオンの質量である。スペクトル中、質量１、２、３のピークは、それぞれ、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図１７では、質量が異なるイオンの数量を、質量３のイオンを１００とした場合の相対比で表している。図１７から、上記イオン源により生成されるイオンの割合は、Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。
図１８は、図１７とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ３×１０−３Ｐａの時に、ＰＨ３から生成したイオンの質量分析結果を示すグラフである。この質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。図１７と同様、図１８のグラフの横軸はイオンの質量を示し、質量１、２、３のピークは、それぞれＨ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。その縦軸はイオンの数量に対応するスペクトルの強度である。図１８から、プラズマ中のイオンの割合はＨ＋：Ｈ２ ＋：Ｈ３ ＋＝３７：５６：７程度であることが分かる。なお、図１８はソースガスがＰＨ３の場合のデータであるが、ソースガスとして１００％水素ガスを用いたときも、水素イオン種の割合は同程度になる。
図１８のデータを得たイオン源の場合には、Ｈ＋、Ｈ２ ＋およびＨ３ ＋のうち、Ｈ３ ＋が７％程度しか生成されていない。他方、図１７のデータを得たイオン源の場合には、Ｈ３ ＋の割合を５０％以上（図１７のデータでは８０％程度）とすることが可能である。これは、上記［Ｈ３ ＋の生成過程］の考察において明らかになったチャンバー内の圧力および電場に起因するものと考えられる。
［Ｈ３ ＋の照射メカニズム］
図１７のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで半導体基板に照射する場合、半導体基板の表面には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の各イオンが照射される。イオンの照射からイオン注入層の形成までのメカニズムを再現するために、次の５種類のモデル（モデル１乃至５）を考える。
１．照射されるイオン種がＨ＋で、照射後もＨ＋（Ｈ）である場合
２．照射されるイオン種がＨ２ ＋で、照射後もＨ２ ＋（Ｈ２）のままである場合
３．照射されるイオン種がＨ２ ＋で、照射後に２個のＨ（Ｈ＋）に分裂する場合
４．照射されるイオン種がＨ３ ＋で、照射後もＨ３ ＋（Ｈ３）のままである場合
５．照射されるイオン種がＨ３ ＋で、照射後に３個のＨ（Ｈ＋）に分裂する場合。
［シミュレーション結果と実測値との比較］
上記のモデル１乃至５を基にして、水素イオン種をＳｉ基板に照射するシミュレーションを行った。シミュレーション用のソフトウェアとして、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）を用いた。ＳＲＩＭは、モンテカルロ法によるイオン導入過程のシミュレーションソフトウェアであり、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版である。なお、ＳＲＩＭは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、ＳＲＩＭを適用することが可能である。それは、水素イオン種とＳｉ原子の衝突により、Ｓｉ基板の結晶構造が非単結晶構造に変化するためである。
以下に、シミュレーション結果について説明する。なお、本実施例のシミュレーションでは、モデル２を用いた計算ではＨ２ ＋を質量２倍のＨ＋に置き換えている。また、モデル３ではＨ２ ＋を運動エネルギー１／２のＨ＋に置き換え、モデル４ではＨ３ ＋を質量３倍のＨ＋に置き換え、モデル５ではＨ３ ＋を運動エネルギー１／３のＨ＋に置き換えている。
上記のモデル１乃至モデル５を用いて、加速電圧８０ｋＶで水素イオン種をＳｉ基板に照射した場合（Ｈ換算で１０万個照射時）について、それぞれ、Ｓｉ基板中の水素元素（Ｈ）の深さ方向の分布を計算した。図１９に、その計算結果を示す。さらに、図１９に、Ｓｉ基板中の水素元素（Ｈ）の深さ方向の分布の実測値も示す。この実測値は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定したデータ（以下、ＳＩＭＳデータと呼ぶ。）ある。ＳＩＭＳで測定した試料は、図１７のデータを測定した条件で生成した水素イオン種（Ｈ＋、Ｈ２ ＋、Ｈ３）を、加速電圧８０ｋＶで照射したＳｉ基板である。
図１９において、モデル１乃至モデル５を用いた計算値のグラフの縦軸は、それぞれ、水素原子の数を示す右縦軸である。ＳＩＭＳデータのグラフの縦軸は、水素原子の濃度を示す左縦軸である。計算値およびＳＩＭＳデータ共に、そのグラフの横軸はＳｉ基板表面からの深さを表している。
実測値であるＳＩＭＳデータと計算値とを比較すると、モデル２およびモデル４は明らかにＳＩＭＳデータのグラフのピークから外れており、また、ＳＩＭＳデータにはモデル３に対応するピークは存在していない。このことから、モデル２乃至モデル４の寄与は、モデル１およびモデル５の寄与よりも、相対的に小さいことが分かる。イオンの運動エネルギーがｋｅＶのオーダーであるのに対して、Ｈ−Ｈの結合エネルギーは数ｅＶ程度に過ぎないことを考えれば、モデル２およびモデル４の寄与が小さいのは、Ｓｉ元素との衝突により、大部分のＨ２ ＋やＨ３ ＋が、Ｈ＋やＨに分離しているためと思われる。
従って、モデル２乃至モデル４は、以下の考察では考慮しない。次に、モデル１およびモデル５を用い、加速電圧が８０ｋＶ、６０ｋＶ、および４０ｋＶで、水素イオン種をＳｉ基板に照射した場合（Ｈ換算で１０万個照射時）をシミュレーションした結果を説明する。
図２０乃至図２２に、Ｓｉ基板中の水素（Ｈ）の深さ方向の分布の計算した結果を示す。図２０、図２１および図２２には、それぞれ、加速電圧が８０ｋＶ、６０ｋＶ、および４０ｋＶの場合の計算結果が示されている。さらに、図２０乃至図２２には、実測値であるＳＩＭＳデータ、およびＳＩＭＳデータにフィッティングしたグラフ（以下、フィッティング関数と呼ぶ）も示されている。ＳＩＭＳで測定した試料は、図１７のデータを測定した条件で生成した水素イオン種（Ｈ＋、Ｈ２ ＋、Ｈ３ ＋）を、加速電圧８０ｋＶ、６０ｋＶ、または４０ｋＶで加速して、照射したＳｉ基板である。なお、モデル１およびモデル５を用いた計算値のグラフの縦軸は右縦軸の水素原子の数であり、ＳＩＭＳデータおよびフィッティング関数のグラフの縦軸は左縦軸の水素原子の濃度である。また、各グラフの横軸はＳｉ基板表面からの深さを表している。
ここでは、フィッティング関数はモデル１およびモデル５を考慮して以下の計算式（ｂ１）により求めている。計算式（ｂ１）中、Ｘ、Ｙはフィッティングに係るパラメータであり、Ｖは体積である。
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］・・・（ｂ１）
フィッティング関数の決定には、現実に照射されるイオン種の割合（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度、図１７参照）を考えれば、Ｈ２ ＋の寄与（すなわち、モデル３）についても考慮すべきであるが、以下に示す理由により、ここでは、Ｈ２ ＋の寄与を除外している。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して僅かであるため、除外しても大きな影響はない（ＳＩＭＳデータにモデル３に対応するピークが現れていない。図１９参照。）。
・モデル３によるＳｉ基板中の水素元素の深さ方向プロファイルは、モデル５の深さ方向プロファイルとピーク位置が近いため（図１９参照。）、モデル３の寄与は、モデル５の照射過程において生じるチャネリング（結晶の格子構造に起因する元素の移動）により隠れてしまう可能性が高い。すなわち、モデル３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーションが非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるものである。
図２３に、計算式（ｂ１）のフィッティングパラメータを示す。いずれの加速電圧においても、Ｓｉ基板に導入されるＨの数の比は、［モデル１］：［モデル５］＝１：４２〜１：４５程度（モデル１におけるＨの数を１とした場合、モデル５におけるＨの数は４２以上４５以下程度）であり、照射されるイオン種の数の比は、［Ｈ＋（モデル１）］：［Ｈ３ ＋（モデル５）］＝１：１４〜１：１５程度（モデル１におけるＨ＋の数を１とした場合、モデル５におけるＨ３ ＋の数は１４以上１５以下程度）である。モデル３を考慮していないことや、非晶質Ｓｉと仮定して計算していることなどを考えれば、図２３に示す比は、実際の照射に係る水素イオン種の比（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度、図１７参照。）に近い値が得られていると言える。
［Ｈ３ ＋を用いる効果］
図１７に示すようなＨ３ ＋の割合を高めた水素イオン種を基板に照射することで、Ｈ３ ＋に起因する複数のメリットを享受することができる。例えば、Ｈ３ ＋はＨ＋やＨなどに分離して基板内に導入されるため、主にＨ＋やＨ２ ＋を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、ＳＯＩ基板の生産性向上を図ることができる。また、同様に、Ｈ３ ＋が分離した後のＨ＋やＨの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の作製に向いている。
なお、本実施例では、Ｈ３ ＋を効率的に照射するために、図１７に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３ ＋を照射することで、半導体特性の向上、ならびにＳＯＩ基板の大面積化、低コスト化および生産性向上などの顕著な効果を得ることができる。一方で、Ｈ３ ＋の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。
ＳＯＩ基板の構成を示す断面図。 ＳＯＩ基板の構成を示す断面図。 ＳＯＩ基板の構成を示す断面図。 ＳＯＩ基板の作製方法を説明する断面図。 ＳＯＩ基板の作製方法を説明する断面図。 ＳＯＩ基板の作製方法を説明する断面図。 ＳＯＩ基板の作製方法を説明する断面図。 ＳＯＩ基板を用いた半導体装置の作製方法を説明する断面図。 ＳＯＩ基板を用いた半導体装置の作製方法を説明する断面図。 ＳＯＩ基板を用いて作製されるマイクロプロセッサの構成を示すブロック図。 ＳＯＩ基板を用いて作製されるＲＦＣＰＵの構成を示すブロック図。 実施例のＳＯＩ基板の作製方法を説明する断面図。 ＥＢＳＰから得られた単結晶シリコン層のＩＰＦマップ。 （Ａ）レーザ光のエネルギー密度に対する、単結晶シリコン層のラマンシフトピーク波数のグラフ。（Ｂ）レーザ光のエネルギー密度に対する、単結晶シリコン層のラマンスペクトルの半値全幅のグラフ。 単結晶シリコン層表面の観察像。光学顕微鏡による暗視野像、及び原子間力顕微鏡による観察像（ＡＦＭ像）。ＡＦＭ像から算出された表面粗さ。 水素イオン種のエネルギーダイアグラム。 イオンの質量分析結果を示すグラフ。 イオンの質量分析結果を示すグラフ。 加速電圧が８０ｋＶの場合の水素元素の深さ方向プロファイル（計算値および実測値）のグラフ。 加速電圧が８０ｋＶの場合の水素元素の深さ方向プロファイル（計算値、実測値およびフィッティング関数）のグラフ。 加速電圧が６０ｋＶの場合の水素元素の深さ方向プロファイル（計算値、実測値およびフィッティング関数）のグラフ。 加速電圧が４０ｋＶの場合の水素元素の深さ方向プロファイル（計算値、実測値およびフィッティング関数）のグラフ。 図２０乃至図２２に示すフィッティング関数のフィッティングパラメータ（水素元素比および水素イオン種比）の表。
符号の説明
１００ ベース基板
１０１ 半導体基板
１０２ 半導体層
１０３ イオン注入層
１０４ 第１接合層
１０５ 絶縁層
１０６ 第２接合層
１１０ 半導体層
１２０ 絶縁層
１２５ イオン流
１２６ レーザ光
１５５ 窒化シリコン層
１５６ 酸化シリコン層
１５７ 窒化シリコン層
１５８ 素子分離絶縁層
１５９ ゲート絶縁層
１６０ ゲート電極
１６１ サイドウオール絶縁層
１６２ 第１不純物領域
１６３ 第２不純物領域
１６４ 絶縁層
１６５ チャネル形成領域
１６６ 層間絶縁層
１６７ コンタクトホール
１６９ コンタクトプラグ
１７０ 絶縁層
１７１ 絶縁層
２００ マイクロプロセッサ
２０１ 演算回路
２０２ 演算回路制御部
２０３ 命令解析部
２０４ 割り込み制御部
２０５ タイミング制御部
２０６ レジスタ
２０７ レジスタ制御部
２０８ バスインターフェース
２０９ 読み出し専用メモリ
２１０ メモリインターフェース
２１１ ＲＦＣＰＵ
２１２ アナログ回路部
２１３ デジタル回路部
２１４ 共振回路
２１５ 整流回路
２１６ 定電圧回路
２１７ リセット回路
２１８ 発振回路
２１９ 復調回路
２２０ 変調回路
２２１ ＲＦインターフェース
２２２ 制御レジスタ
２２３ クロックコントローラ
２２４ インターフェース
２２５ 中央処理ユニット
２２６ ランダムアクセスメモリ
２２７ 読み出し専用メモリ
２２８ アンテナ
２２９ 容量部
２３０ 電源管理回路
５００ ガラス基板
５０１ 単結晶シリコンウエハ
５０２ 酸化窒化シリコン膜
５０３ 窒化酸化シリコン膜
５０４ イオン注入層
５０５ 酸化シリコン膜
５０６ 単結晶シリコン層
５０７ 単結晶シリコンウエハ
５０８ 単結晶シリコン層
５１１ ＳＯＩ基板
５１２ ＳＯＩ基板
５２１ 水素イオン
５２２ レーザ光
５２３ 矢印

Claims (14)

  1. 上面に接合層が形成され、かつ前記上面から所定の深さの領域にイオン注入層が形成された半導体基板を用意し、
    ベース基板を用意し、
    前記イオン注入層の形成は、ソースガスを励起してイオン種を生成し、前記ソースガスから生成されたイオン種を半導体基板に注入することで行われ、
    前記接合層と前記ベース基板を接合して、前記半導体基板を前記ベース基板に固定させ、
    前記半導体基板を加熱して、前記イオン注入層で前記半導体基板の一部を分離させ、前記ベース基板に半導体層を形成し、
    前記半導体層にレーザ光を照射し、前記半導体層を少なくとも部分的に溶融させることを特徴とするＳＯＩ基板の作製方法。
  2. 上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、かつ前記上面から所定の深さの領域にイオン注入層が形成された半導体基板を用意し、
    ベース基板を用意し、
    前記イオン注入層の形成は、半導体基板上に絶縁層を形成し、
    ソースガスを励起してイオン種を生成し、前記ソースガスから生成されたイオン種を前記半導体基板に注入することで行われ、 前記接合層と前記ベース基板を接合して、前記半導体基板を前記ベース基板に固定させ、
    前記半導体基板を加熱して、前記イオン注入層で前記半導体基板の一部を分離させ、前記ベース基板に半導体層を形成し、
    前記半導体層にレーザ光を照射し、前記半導体層を少なくとも部分的に溶融させることを特徴とするＳＯＩ基板の作製方法。
  3. 請求項１又は２において、
    前記接合層を形成するための加熱温度が３５０℃以下であり、前記半導体基板の加熱温度が４００℃以上であることを特徴とするＳＯＩ基板の作製方法。
  4. 請求項１又は２において、
    前記接合層を形成するための加熱温度が前記イオン注入層に添加した元素または分子が離脱しない温度であり、前記半導体基板の加熱温度が、前記イオン注入層に注入した元素または分子が離脱する温度であることを特徴とするＳＯＩ基板の作製方法。
  5. 請求項１又は２において、
    前記接合層として、有機シランをシリコンソースガスとし、化学気相成長法により形成される酸化シリコン膜を形成することを特徴とするＳＯＩ基板の作製方法。
  6. 上面に第１接合層が形成され、かつ前記上面から所定の深さの領域にイオン注入層が形成された半導体基板を用意し、
    前記イオン注入層の形成は、ソースガスを励起してイオン種を生成し、前記ソースガスから生成されたイオン種を半導体基板に注入することで行われ、
    第２接合層が上面に形成されたベース基板を用意し、
    前記第１接合層と前記第２接合層を接合して、前記半導体基板を前記ベース基板に固定し、
    前記半導体基板を加熱して、前記イオン注入層で前記半導体基板の一部を分離させ、前記ベース基板に半導体層を形成し、
    前記半導体層にレーザ光を照射し、前記半導体層を少なくとも部分的に溶融させることを特徴とするＳＯＩ基板の作製方法。
  7. 上面に第１接合層が形成され、かつ前記上面から所定の深さの領域にイオン注入層が形成された半導体基板を用意し、
    前記イオン注入層の形成は、ソースガスを励起してイオン種を生成し、前記ソースガスから生成されたイオン種を半導体基板に注入することで行われ、
    ベース基板を用意し、
    絶縁層を前記ベース基板上に形成し、
    第２接合層を前記絶縁層上に形成し、
    前記第１接合層と第２接合層を接合して、前記半導体基板を前記ベース基板に固定させ、
    前記半導体基板を加熱して、前記イオン注入層で前記半導体基板の一部を分離させ、半導体層を形成し、
    前記半導体層にレーザ光を照射し、前記半導体層を少なくとも部分的に溶融させることを特徴とするＳＯＩ基板の作製方法。
  8. 請求項７において、
    前記第１接合層及び前記第２の接合層の少なくとも一方を、シリコンソースガスとして有機シランガスを用いて化学気相成長法により酸化シリコン膜で形成することを特徴とするＳＯＩ基板の作製方法。
  9. 請求項２又は７において、
    前記絶縁層は、窒化シリコン膜又は窒化酸化シリコン膜の一方を少なくとも含む単層膜又は２以上の膜を積層した多層膜であることを特徴とするＳＯＩ基板の作製方法。
  10. 請求項１乃至９のいずれか１項において、
    前記ソースガスは、水素ガス、希ガス、ハロゲンガス及びハロゲン化合物ガスから選ばれた１種または複数種類のガスであることを特徴とするＳＯＩ基板の作製方法。
  11. 請求項１乃至１０のいずれか１項において、
    前記イオン注入層の形成において、前記ソースガスから生成されたイオン種を質量分離して、所定の質量を有するイオン種を前記半導体基板に注入することを特徴とするＳＯＩ基板の作製方法。
  12. 請求項１乃至９のいずれか１項において、
    前記イオン注入層の形成において、前記ソースガスに水素ガスを用い、前記水素ガスから生成されたイオン種を質量分離して、Ｈ３ ＋イオンを前記半導体基板に注入することを特徴とするＳＯＩ基板の作製方法。
  13. 請求項１乃至９のいずれか１項において、
    前記ソースガスに水素ガスを用い、前記水素ガスを励起して、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋を含むイオン流を前記半導体基板に注入して、前記イオン注入層を形成し、
    前記イオン流において、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が７０％以上とすることを特徴とするＳＯＩ基板の作製方法。
  14. 請求項１乃至９のいずれか１項において、
    ハロゲンガスを前記ソースガスに用いて、前記ハロゲンガスから生成されたイオン種を前記半導体基板に注入した後、水素ガスを前記ソースガスに用い、前記水素ガスから生成されたイオン種を前記半導体基板に注入して、前記イオン注入層を形成することを特徴とするＳＯＩ基板の作製方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013165146A (ja) * 2012-02-10 2013-08-22 Nippon Telegr & Teleph Corp <Ntt> シリコン発光素子およびその製造方法
US8530336B2 (en) 2010-11-12 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP2014003194A (ja) * 2012-06-20 2014-01-09 Canon Inc Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2143146A1 (en) * 2007-04-13 2010-01-13 Semiconductor Energy Laboratory Co, Ltd. Photovoltaic device and method for manufacturing the same
JP5289805B2 (ja) * 2007-05-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置製造用基板の作製方法
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
KR101484296B1 (ko) * 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
JP2009088500A (ja) * 2007-09-14 2009-04-23 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5527956B2 (ja) 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
WO2009057669A1 (en) * 2007-11-01 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP5580010B2 (ja) * 2008-09-05 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
EP2202795A1 (en) * 2008-12-24 2010-06-30 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate and semiconductor substrate
JP2010161259A (ja) * 2009-01-09 2010-07-22 Toshiba Corp プロセスシミュレーションプログラム、プロセスシミュレーション方法、プロセスシミュレータ
KR20120059509A (ko) * 2009-08-25 2012-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8324084B2 (en) * 2010-03-31 2012-12-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device
US8642380B2 (en) * 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20130280859A1 (en) * 2010-12-30 2013-10-24 Jae-ho Kim Thin-film transistor and method for manufacturing same
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN102222637A (zh) * 2011-06-23 2011-10-19 北京大学 一种绝缘体上锗衬底的制备方法
JP5766530B2 (ja) * 2011-07-13 2015-08-19 株式会社ディスコ 光デバイスウエーハの加工方法
US8877603B2 (en) * 2012-03-30 2014-11-04 International Business Machines Corporation Semiconductor-on-oxide structure and method of forming
JP2015108735A (ja) * 2013-12-05 2015-06-11 旭硝子株式会社 電子デバイスの製造方法
JP6107709B2 (ja) * 2014-03-10 2017-04-05 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6036732B2 (ja) * 2014-03-18 2016-11-30 信越半導体株式会社 貼り合わせウェーハの製造方法
US9890033B2 (en) * 2015-04-06 2018-02-13 Honeywell International Inc. Silicon-on-sapphire device with minimal thermal strain preload and enhanced stability at high temperature
CN105789110B (zh) * 2016-04-25 2019-07-12 中国电子科技集团公司第五十五研究所 Mems开关用高升压倍数电荷泵电路及其制造方法
TWI622169B (zh) * 2017-02-17 2018-04-21 Powerchip Technology Corporation 半導體元件的製造方法
CN110892514B (zh) * 2017-07-19 2023-07-28 三菱电机株式会社 半导体装置的制造方法以及半导体装置
CN107326435A (zh) * 2017-07-28 2017-11-07 西安交通大学 一种生长GaN的SiC衬底的剥离方法
US11908723B2 (en) * 2021-12-03 2024-02-20 International Business Machines Corporation Silicon handler with laser-release layers
CN117438293B (zh) * 2023-12-20 2024-03-12 青禾晶元(晋城)半导体材料有限公司 一种注入剥离方法以及其中氢离子注入的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997041590A1 (fr) * 1996-04-26 1997-11-06 Sumitomo Sitix Corporation Procede d'assemblage de substrat en semi-conducteur au silicium
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2003142664A (ja) * 2001-08-23 2003-05-16 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
JP2003524876A (ja) * 1998-09-30 2003-08-19 マックス−プランク−ゲゼルシャフト ツール フェルデルンク デル ヴィッセンシャフテン エー．ファウ． 所望の基板への単結晶材料からなる薄層の移動方法
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2005294800A (ja) * 2003-12-02 2005-10-20 Bondotekku:Kk 接合方法及びこの方法により作成されるデバイス並びに表面活性化装置及びこの装置を備えた接合装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH10284431A (ja) * 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Ｓｏｉ 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
FR2797347B1 (fr) * 1999-08-04 2001-11-23 Commissariat Energie Atomique Procede de transfert d'une couche mince comportant une etape de surfragililisation
US20010053559A1 (en) 2000-01-25 2001-12-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating display device
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4289837B2 (ja) * 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法
JP4328067B2 (ja) 2002-07-31 2009-09-09 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法、並びにイオン注入装置
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7410882B2 (en) 2004-09-28 2008-08-12 Palo Alto Research Center Incorporated Method of manufacturing and structure of polycrystalline semiconductor thin-film heterostructures on dissimilar substrates
US7148124B1 (en) 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
JP2007281316A (ja) * 2006-04-11 2007-10-25 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
US20070281440A1 (en) 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
US7579654B2 (en) 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP4214534B2 (ja) 2006-12-13 2009-01-28 富士フイルム株式会社 記録用シートの製造方法及び装置
EP1993127B1 (en) 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997041590A1 (fr) * 1996-04-26 1997-11-06 Sumitomo Sitix Corporation Procede d'assemblage de substrat en semi-conducteur au silicium
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2003524876A (ja) * 1998-09-30 2003-08-19 マックス−プランク−ゲゼルシャフト ツール フェルデルンク デル ヴィッセンシャフテン エー．ファウ． 所望の基板への単結晶材料からなる薄層の移動方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2003142664A (ja) * 2001-08-23 2003-05-16 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
JP2005294800A (ja) * 2003-12-02 2005-10-20 Bondotekku:Kk 接合方法及びこの方法により作成されるデバイス並びに表面活性化装置及びこの装置を備えた接合装置
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8853684B2 (en) 2010-05-21 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443988B2 (en) 2010-05-21 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9842939B2 (en) 2010-05-21 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8530336B2 (en) 2010-11-12 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP2013165146A (ja) * 2012-02-10 2013-08-22 Nippon Telegr & Teleph Corp <Ntt> シリコン発光素子およびその製造方法
JP2014003194A (ja) * 2012-06-20 2014-01-09 Canon Inc Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法

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