WO2007136102A1 - 半導体装置、集積回路、及び半導体装置の製造方法 - Google Patents

半導体装置、集積回路、及び半導体装置の製造方法 Download PDF

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Makoto Miyamura
Kiyoshi Takeuchi
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Definitions

  • the present invention relates to a semiconductor device, an integrated circuit, and a method for manufacturing a semiconductor device suitable for reducing variations in threshold voltage of a MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a thin film channel.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semi- Conductor Field Effect Transistor
  • Vth threshold voltage
  • Ion operating current
  • the thin film channel MISFET has a shorter channel effect than the conventional Balta MISFET. It is known that the effect can be suppressed and the subthreshold leakage current can be reduced.
  • a FinFET Fin Field Effect Transistor
  • SOI Silicon on Insulator
  • the channel film thickness In MISFET, in order to suppress the short channel effect while further reducing the gate length, it is necessary to simultaneously reduce the film thickness of the thin film channel region. — In MISFET, the channel film thickness must be maintained at the gate length of about 1Z4.
  • the thin film channel type MISFET having such a very thin channel thickness not only increases the difficulty in manufacturing, but also increases the variation in device element characteristics with respect to fluctuations in the channel thickness. There is a point.
  • Patent Document 1 discloses a method in which the impurity concentration in the channel region of SOI decreases from the upper part to the lower part. According to this method, fluctuations in the total amount of impurities in the channel film thickness can be kept low with respect to fluctuations in the channel film thickness.
  • Patent Document 2 discloses a method of suppressing variation in Vth by providing a fixed charge layer at a depth corresponding to the channel thickness of the buried oxide film layer.
  • Patent Document 3 in an integrated circuit composed of SOI-type MISFETs, Vth variation is corrected by applying a voltage to the knock gate via a memory element that stores the channel thickness and its impurity concentration.
  • a semiconductor device is disclosed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-289001
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-299634
  • Patent Document 3 Japanese Patent No. 3585912
  • Non-Special Reference 1 Kiyosm Takeuch Toru Tatsumi, Akiko Furukawa, Channel Engl neering for the Reduction of Random— Dopant— Placement— Induced Threshold Voltage Fluctuation) ', IEDM Tech. Dig., 1995, p. 67—70
  • the channel thickness variation causes the Vth to vary, and the device characteristics vary.
  • the known method is a simple method, especially in a short-channel transistor, which has been unable to suppress the variation in Vth due to the change in channel film thickness.
  • the present invention has been made in view of the problem, and in a thin film channel type MISFET, a semiconductor device, an integrated circuit, and a semiconductor device, in which variation in threshold voltage due to change in channel film thickness is suppressed, It is another object of the present invention to provide a method for manufacturing a semiconductor device.
  • An integrated circuit according to the present invention has a plurality of MISFETs in which a channel film made of a semiconductor layer is formed on an insulating film, and each MISFET has a different channel film thickness and is included in the channel film.
  • Concentration force per unit area of impurity channel thickness is MISFE
  • the channel film thickness of the plurality of MISFETs may have the same design value, and the difference in channel film thickness of each MISFET may be due to a statistical variation in design value power.
  • the concentration of the impurity per unit area may be proportional to the channel film thickness.
  • the concentration of the impurity per unit area is a function that is convex below the channel thickness. May be.
  • Another integrated circuit according to the present invention has a plurality of MISFETs in which a channel film made of a semiconductor layer is formed on an insulating film, and the volume concentration distribution of impurities in the channel film is the gate length In relation to the standard deviation ⁇ Vth of the threshold voltage with respect to the statistical variation of the volume concentration of impurities and the design value force of the channel film thickness, it includes a volume concentration at which the standard deviation ⁇ Vth of the threshold voltage is minimized.
  • the channel thickness of the plurality of MISFETs has the same design value, and the difference in channel thickness of each MISFET may be due to statistical variation from the design value. .
  • the volume concentration Nch of the impurity at which the standard deviation ⁇ Vth of the threshold voltage is minimized is: c ⁇ log (Nch) + a ⁇ log (L
  • the channel film surface force of the impurity may have a constant volume concentration distribution in the depth direction regardless of the depth.
  • the volume concentration distribution in the depth direction may be higher as the depth is deeper.
  • the volume concentration at the bottom surface of the channel film is preferably a volume concentration at which the standard deviation ⁇ Vth of the threshold voltage is minimized.
  • the MISFET is a double gate type, and the volume concentration distribution of the impurities in the channel film surface force film thickness direction is low on one surface of the channel film and high on the other surface. Even so!
  • the MISFET may be a FinFET, an SOI type FET, or a planar double gate type FET.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device having a MISFET in which a channel film made of a semiconductor layer is formed on an insulating film, and a unit area of impurities contained in the channel film Impurity concentration is characterized in that impurities are introduced into the channel film so that the channel film thickness increases as thick as MISFE T.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having a MISFET in which a channel film made of a semiconductor layer is formed on an insulating film, the channel
  • the volume concentration distribution of impurities in the film shows the standard deviation of the threshold voltage in relation to the standard deviation ⁇ Vth of the threshold voltage with respect to statistical variations from the design value of the channel thickness and the channel thickness of the impurity at the gate length.
  • the impurity is introduced into the channel so as to include a volume concentration at which ⁇ Vth is minimized.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having a MISFET in which a channel film made of a semiconductor layer is formed on an insulating film, wherein the volume concentration distribution of impurities in the channel film is The threshold voltage standard deviation ⁇ Vth with respect to the statistical variation from the design value of the impurity volume concentration and channel film thickness at the gate length and the variation of the volume concentration in the depth direction of the impurity in relation to the threshold voltage
  • the impurity is introduced into the channel so as to include a volume concentration at which the standard deviation ⁇ Vth of the minimum is included.
  • the step of introducing the impurity can be performed by multiple ion implantations with different average range distances.
  • the step of introducing the impurity includes ion implantation such that the peak of the volume concentration distribution in the depth direction of the channel film surface force of the impurity is located deeper than the designed channel film bottom surface. be able to.
  • the step of introducing the impurity is performed by performing ion implantation of one surface force of the channel film on the MISFET that operates with inversion layers formed on both sides of the channel film.
  • Ion implantation may be included in which an average range of ions is set outside the channel film region on the other surface of the channel film.
  • the step of introducing the impurity may be performed simultaneously with the epitaxial growth of the channel film region.
  • the step of introducing the impurity may include a step of reducing the impurity on the surface of the channel film by outward diffusion of the impurity.
  • FIG. 2 A schematic diagram showing the device structure and parameters used to simulate the threshold voltage of an SOI MISFET.
  • This is a diagram showing the relationship between the channel thickness and the threshold voltage under each uniform channel impurity condition.
  • FIG. 6 A diagram showing the relationship between channel impurity and threshold voltage variation, taking into account the respective factors of statistical variation in channel film thickness and random variation in impurity position.
  • FIG. 7 A graph showing the channel impurity concentration region with respect to the design gate length, in which the Vth variation is minimized when the respective factors of statistical variation in channel thickness and random variation in impurity position are considered. It is.
  • ⁇ 8] (a) is a diagram showing an ion implantation method for a thin film channel region in the first embodiment of the present invention, and (b) shows the effect of channel doping in the first embodiment of the present invention.
  • FIG. 1 is a diagram showing an ion implantation method for a thin film channel region in the first embodiment of the present invention, and (b) shows the effect of channel doping in the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a configuration of a thin film channel MISFET in the first embodiment of the present invention.
  • FIG. 10 (a) to (c) are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention in order of steps.
  • FIG. 11] (d) to (f) are cross-sectional views showing the manufacturing method of the second embodiment following FIG. 10 in the order of steps.
  • 12 (a) to 12 (b) are cross-sectional views showing a method for manufacturing a semiconductor device according to a first modification of the second embodiment of the present invention in the order of steps.
  • FIG. 14 (a) to (b) are cross-sectional views showing a method of manufacturing a semiconductor device according to a second modification of the second embodiment of the present invention in the order of steps.
  • FIG. 15 is a diagram showing an impurity introduction method into a thin film channel region in a second modification of the second embodiment of the present invention.
  • 16 (a) to 16 (b) are cross-sectional views showing a method for manufacturing a semiconductor device according to a third modification of the second embodiment of the present invention in the order of steps.
  • FIG. 17 is a diagram showing a method for introducing impurities into a thin film channel region in a third modification of the second embodiment of the present invention.
  • FIGS. 18 (a) to 18 (b) are cross-sectional views showing a method of manufacturing a semiconductor device according to a fourth modification of the second embodiment of the present invention in the order of steps.
  • FIG. 19 is a diagram showing an impurity introduction method into a thin film channel region in a fourth modification of the second embodiment of the present invention.
  • 20 (a) to 20 (d) are cross-sectional views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention in order of steps.
  • FIG. 22 is a diagram showing a method for introducing impurities into a thin film channel region in the third embodiment of the present invention.
  • FIG. 23 is a diagram showing impurity introduction into the thin film channel from the fin piece side by ion implantation in the third embodiment of the present invention.
  • FIG. 24 is a sectional view showing a configuration of a planar double gate FET according to a fourth embodiment of the present invention.
  • an integrated circuit is a case having a plurality of MISFETs, whereas it is a semiconductor.
  • a body device shall have one or more MISFETs.
  • the impurity introduction method and concentration distribution described below will naturally hold true for a semiconductor device having one MISFET.
  • FIG. 1 is a diagram showing the relationship between the gate length and the threshold voltage with respect to the film thickness.
  • Tsi, Tsi channel film thickness
  • FIG. 1 shows the relationship between the gate length and the threshold voltage when the film thickness is thin (thin Tsi).
  • the impurity concentration is determined so that the change in DIBL caused by the change in channel thickness Tsi and the change in long channel Vth cancel each other.
  • the change in the long channel Vth is the difference between the threshold voltage for thick Tsi and the threshold voltage for thin Tsi when the gate length is increased.
  • the device structural parameters (L: gate length, Tsi: channel thickness, Nch: channel impurity concentration) as shown in Fig. 2 were changed.
  • the threshold voltage Vth of the N-type MOSFET was calculated using a device simulator. Where Vth is the current Ids between the source and drain
  • the gate voltage is defined as follows. W is the gate width.
  • a value corresponding to the Si (silicon) gap was used.
  • the potential of the source region and the support substrate was OV, and the potential of the drain region was IV.
  • a semiconductor layer is formed on a 50 nm thick buried oxide film, and this semiconductor layer is sandwiched between the source region, the drain region, and these regions.
  • Channel area power is provided.
  • Film thickness A channel impurity is introduced into the Tsi channel region at a concentration of Nch, and a gate is formed above the channel region via an inversion film having a thickness of 1.7 nm.
  • the gate length is L.
  • the channel impurity concentration Nch is a volume concentration.
  • the dependence of Tsi is large when the impurity concentration is low and close to zero (that is, the threshold voltage Vth increases as the film thickness Tsi increases).
  • Vth becomes independent of Tsi.
  • Non-Patent Document 1 in order to express the MOSFET Vth variation in SOI under the assumption that the channel film thickness is sufficiently thinner than the buried oxide film thickness. Then, Vth variation was estimated by the following formula 2.
  • q is the elementary charge
  • Cox is the inversion capacitance of the gate insulating film.
  • Fig. 6 shows the effect of impurity dispersion. Furthermore, in Fig. 6, the dispersion sum is calculated as the sum of the factors of both statistical variation and impurity variation of Tsi, and the obtained ⁇ Vth is overlaid. In this way, considering the impurity variation, the optimum channel impurity concentration for minimizing ⁇ Vth shifts to a lower concentration side.
  • the channel impurity concentration range that minimizes ⁇ Vth when only channel thickness fluctuation is considered, and the channel impurity that minimizes ⁇ Vth when additional impurity variations are considered.
  • the concentration range is illustrated. From the above, it is clear that the optimum channel concentration range has a small dependence on parameters such as Tsi and is mainly determined by considering the gate length.
  • the impurity concentration [at / cm 2 ] per unit area contained in the channel is Proportional to thickness. Therefore, when the channel film thickness varies statistically, the impurity concentration per unit area contained in the channel of each thin film channel type MISFET increases as the channel film thickness increases.
  • the discussion proceeded assuming that the impurity concentration per unit volume in the channel thin film is uniform and constant, but the impurity concentration in the channel thin film is the channel surface force depth.
  • the impurity concentration per unit volume at the bottom of the channel should be designed to follow Equation 3. In this way, Vth variation due to DIBL variation can be suppressed with a smaller amount of channel impurities, so that the component of Vth variation due to impurity variation can be reduced.
  • FIG. 9 is a cross-sectional view showing the configuration of the thin film channel type MISFET in this embodiment.
  • the buried oxide film 2 and the silicon thin film 3 are sequentially formed on the semiconductor substrate 1 to form an SOI structure.
  • An element isolation region 4 is formed on the buried oxide film 2 by trench isolation.
  • the source / drain diffusion layers 5 and 6 and the channel region 7 are formed between these diffusion layers, and the channel region 7 has a predetermined concentration in the depth direction.
  • the impurities are uniformly introduced.
  • the volume concentration of the impurity is a concentration that minimizes the variation in channel thickness and the variation in threshold voltage due to the variation in impurity in the design gate length.
  • a gate electrode 9 is formed on the channel region 7 via a gate insulating film 8, and a sidewall 10 is formed on the side wall of the gate electrode 9. Further, silicide regions 11 provided on the upper portions of the gate electrode 9 and the diffusion layers 5 and 6 are provided. The transistor is wired through the wiring. Although not shown, an interlayer insulating film, a plug, a wiring, and the like are formed on the upper portion of the transistor element to provide a function as an integrated circuit.
  • the present embodiment is a semiconductor device having a thin film channel MISFET configured as described above, and an integrated circuit having a plurality of these thin film MISFETs.
  • the impurity is introduced into the channel region so that the concentration force of the impurity contained in the channel region per unit area increases as the channel thickness increases.
  • the concentration is proportional to the channel thickness.
  • Uniform impurity introduction into the thin film channel region can be realized by using a method in which channel implantation is divided into a plurality of times, or using a dove-top epitaxial growth technique.
  • FIG. 8 (a) when impurities are introduced by channel implantation, as shown in FIG. 8 (a), channel implantation with different average ranges is performed in multiple steps, so that the depth direction of the thin film channel region is increased. Impurities can be introduced uniformly. At this time, it is necessary to set the impurity implantation range sufficiently wider than the range in which the channel thickness Tsi varies. Therefore, it is desirable that the average range reaches a position deeper than the designed channel thickness at least once among the multiple ion implantations.
  • a silicon thin film is formed on the buried oxide film, and a sacrificial oxide film is provided on the silicon thin film. Impurities of ions by ion implantation are formed from above the sacrificial oxide film.
  • FIG. 8B is a diagram showing the effect of channel doping.
  • channel implantation may be performed by combining a plurality of ion species as long as they are the same type of impurities.
  • the thin film channel region is formed by impurity-doped epitaxy in which an impurity source species is supplied simultaneously with a silicon source, a uniform impurity distribution can be obtained.
  • CVD Chemical Vapor Deposition
  • BH diborane
  • PH phosphine
  • the epitaxial growth may be performed by alternately supplying the above-mentioned raw materials by an ALD (Atomic Layer Deposition) method.
  • Impurity doped epitaxial growth may be performed when the SOI substrate is formed, and etching is performed so as to leave a slight amount of the upper silicon layer on the SOI substrate, and then the impurity is formed so that a predetermined body thickness is obtained. You can grow dope epitaxy.
  • impurity-doped epitaxial growth may be performed directly on the original silicon layer.
  • a film that lattice-matches to the silicon substrate is heteroepitaxially grown, followed by silicon impurity-doped epitaxial growth !, and then the heteroepitaxial layer is etched. After removal, the etched portion may be backfilled with a buried oxide film to form an SOI structure.
  • the formed impurity concentration distribution and the correlation between the channel film thickness and the channel impurity concentration per unit area can be confirmed by various methods.
  • the impurity distribution in the channel depth direction is analyzed through built-in 'in' potential observed from the sample cross section by using electron holography, SCAM (Scanning Capacitance Microscope) or KPFM (Kelvin Prove Force Microscopy). Is possible.
  • the impurity concentration per unit area of the thin film channel is determined by selectively exciting the thin film region on the surface of the sample with an electron beam and detecting its characteristic X-rays. Can be detected with high sensitivity. By combining this method and a known method for measuring the channel film thickness, a correlation between the channel film thickness and the channel impurity concentration per unit area can be obtained, for example, across the wafer surface.
  • the design power of the channel film thickness can be statistically calculated. It is possible to suppress threshold voltage variations caused by variations and impurity concentration variations in the depth direction.
  • the channel defect of a fully depleted MISFET having a thin film channel It has been said that the concentration of the pure substance is desired to be a low concentration that is close to that of an intrinsic semiconductor. In a thin film transistor with a sufficiently thin channel thickness, the short channel effect can be suppressed. Therefore, by reducing the channel impurity concentration, the mobility is improved and the position and number of impurities vary (impurity variation). This is because it is considered that the threshold voltage variation due to () can be reduced. While constructing an integrated circuit
  • the threshold voltage varies due to DIBL (Drain Induced Barrier Lowering).
  • DIBL Drain Induced Barrier Lowering
  • FIGS. 10 (a) to 10 (c) are cross-sectional views showing the manufacturing method of the present embodiment in the order of steps.
  • FIGS. 11 (d) to 11 (f) show the manufacturing method of the present embodiment subsequent to FIG. 10 in the order of steps. It is sectional drawing shown.
  • an N-type MOSFET can also be created by selecting the appropriate ion species, implantation energy, etc., as explained in the example of the P-type MOSFET manufacturing method.
  • a buried oxide film 22 and a silicon thin film 23 are sequentially stacked on a silicon substrate 21 by a conventional method. Thereafter, an element isolation region 24 is formed on the buried oxide film 22 by trench isolation.
  • a sacrificial oxide film 25 is formed on the silicon thin film 23 and the element isolation region 24 in the partitioned element isolation region 24. Then, N-type channel impurities are uniformly introduced from above the sacrificial oxide film 25 by ion implantation (see FIG. 8). For example, if the thickness of the silicon thin film 23 is 20 nm and the thickness of the sacrificial oxide film 25 is about 10 nm, arsenic is implanted with an energy of 7.5 keV at an implantation amount of about l X 10 12 atZcm 2 and then continued.
  • arsenic is implanted at an energy of about 2 ⁇ 10 12 atZcm 2 at an energy of 25 keV, and further implanted at an energy of about 4 ⁇ 10 12 atZcm 2 at an energy of 70 keV.
  • arsenic having a concentration of about 1 ⁇ 10 18 atZcm 3 can be uniformly introduced into the silicon thin film 23 in the depth direction.
  • annealing may be performed by a known method in order to activate channel impurities. In this case, out-diffusion or precipitation of channel impurities occurs.
  • the sacrificial oxide film 25 is peeled off.
  • a gate insulating film 26 is formed on the silicon thin film 23 and the element isolation region 24, and subsequently an electrode layer 27 having a thickness of about 1000 A is formed.
  • the electrode layer 27 is made of polysilicon, polysilicon germanium, or a laminated structure thereof. Alternatively, a metal gate electrode can be used.
  • the resist pattern obtained by patterning is transferred to a hard mask formed on the electrode layer 27, and the electrode layer 27 is etched by this hard mask pattern. Thereafter, the hard mask on the polysilicon layer is removed, and as shown in FIG. 11 (d), a gate electrode 28 also serving as polysilicon is formed.
  • an oxide film having a thickness of about 50 to 1000 A is formed. Further, as shown in FIG. 11 (e), a sidewall 29 made of this oxide film is formed on the side surface of the gate electrode 28 by plasma etch back. Next, ion implantation is performed using the side wall 29 as a mask to form an impurity diffusion region 30 of a source / drain. Thereafter, heat treatment is performed by a known method to activate impurities in the source / drain regions.
  • a silicide region 31 is formed on the top surfaces of the source, drain and gate by a salicide process in which a metal such as Co or Ni is deposited and sintered by heat treatment, for example. To do.
  • a metal such as Co or Ni is deposited and sintered by heat treatment, for example.
  • the MISFET according to the present embodiment manufactured as described above introduces a predetermined concentration of impurities uniformly into the channel region, so that even if the film thickness of the thin film channel region varies, the variation in Vth is minimized. (See Fig. 8 (b)).
  • each part in the embodiment of the present invention illustrates only the essential steps, and various MOSFETs that are not included in the description of the embodiment of the present invention in actual MOSFET manufacturing. It is assumed that these steps are included.
  • the dimensions of each part, ion implantation energy, implantation amount, and the like can be variously modified within the technical scope of the present invention ascertained from the claims of the present invention, and the scope of the present invention is limited. It is not something to do.
  • a modification of the second embodiment will be described.
  • the concentration force per unit area of impurities contained in the thin film channel region is increased by about 1 mm MISF ET, and the channel surface force has a higher impurity concentration per unit volume in the depth direction.
  • FIG. 12A a buried oxide film 42 and a silicon thin film 43 are sequentially stacked on a silicon substrate 41 by a conventional method. Thereafter, an element isolation region 44 is formed by trench isolation.
  • a sacrificial oxide film 45 is formed in the partitioned element isolation region 44. Then, channel impurities are ion-implanted from above the sacrificial oxide film 45 under the condition that the average range distance is deeper than the silicon thin film 43.
  • impurities are introduced so that the impurity concentration per unit area increases as the channel film thickness increases and the impurity concentration per unit volume increases in the channel surface force depth direction. (See Figure 13).
  • An impurity profile in which the impurity concentration is low on the channel surface is conventionally known as a so-called retrograde impurity distribution.
  • the ion implantation method and its profile disclosed in this modification are as follows. This is different from the known example.
  • the impurity introduction method has a more specific characteristic that the impurity concentration per unit area increases as the channel thickness of the MISFET increases.
  • the impurity concentration per unit volume on the bottom surface of the channel film is set to a concentration that minimizes variations in channel thickness and variations in Vth due to impurity variations.
  • the volume concentration distribution of impurities in the channel film is based on statistical variations from the design values of the impurity volume concentration and channel film thickness at the gate length, and the variation in volume concentration of impurities in the channel film surface force depth direction.
  • the bottom concentration of the channel film includes a volume concentration at which ⁇ Vth is minimized.
  • FIG. 14A a buried oxide film 52 and a silicon thin film 53 are sequentially stacked on a silicon substrate 51 by a conventional method.
  • the silicon thin film 53 is formed to be thinner than the device design thickness.
  • an element isolation region 54 is formed by trench isolation.
  • impurities are uniformly introduced into the silicon thin film 53 and annealing treatment for crystallinity recovery is performed.
  • a silicon epitaxial layer 55 is selectively grown on the silicon thin film 53 selectively.
  • the thickness of the silicon epitaxial layer 55 is selected to be equal to the channel thickness of the total film thickness force calculation of the silicon thin film 53 and the silicon epitaxial layer 55.
  • Impurities are not introduced during the epitaxial growth, or impurities are introduced at a concentration lower than the impurity concentration in the silicon thin film 53 (see FIG. 15). Since the manufacturing steps shown in FIG. 14 (b) are the same as those in the second embodiment, a description thereof will be omitted.
  • FIG. 15 shows the impurity concentration distribution of the channel region obtained as described above.
  • the impurity concentration in the silicon thin film is a concentration that minimizes the Vth variation caused by channel thickness fluctuation and impurity variation.
  • the volume concentration distribution of impurities in the channel film is a statistical variation of the impurity volume concentration and the channel thickness of the gate length, and the channel surface force of the impurity is also a variation in volume concentration in the depth direction.
  • the volume concentration at which ⁇ Vth is minimized is included in the bottom surface of the channel film and is included in the bottom of the channel film.
  • the SOI-type MOSFET obtained in this way can suppress the variation of Vth due to the fluctuation of DIBL, and can provide a uniform channel. Compared to the impurity distribution, Vth variation due to impurity variation can be kept low.
  • FIG. 16 a method of manufacturing a semiconductor device according to this variation will be described.
  • a buried oxide film 62, a diffusion prevention layer 63, and a silicon thin film 65 are sequentially laminated on a silicon substrate 61 by a conventional method.
  • an element isolation region 64 is formed by trench isolation.
  • the diffusion preventing layer 63 for example, a nitride film, an oxide film, or a mixed film thereof is preferably deposited.
  • a sacrificial oxide film layer 66 is formed on the silicon thin film 65 and the element isolation region 64, and the silicon thin film 65 is uniformly formed in the same manner as in the second embodiment. Impurities are introduced into the. Subsequently, annealing is performed under the condition that the impurities of the silicon thin film 65 are diffused outward into the sacrificial oxide film layer 66, and the surface impurity concentration of the silicon thin film 65 is lowered. If the diffusion rate of channel impurities in the buried oxide film 62 is sufficiently slower than that of the sacrificial oxide film layer 66, the diffusion prevention layer 63 may not be formed.
  • the subsequent manufacturing steps shown in FIG. 16 (b) are the same as those in the second embodiment, and are omitted.
  • FIG. 17 shows the impurity concentration distribution of the channel region obtained as described above.
  • the impurity concentration in the channel depth direction introduced into the channel thin film is constant in the region close to the diffusion prevention layer, and decreases as the channel film surface is approached due to the effect of outward diffusion.
  • the impurity concentration in the depth region close to the diffusion prevention layer is set to a concentration that minimizes Vth variation due to channel thickness fluctuation and impurity variation.
  • the volume concentration distribution of impurities in the channel film shows the statistical variation in the impurity volume concentration and the channel thickness design force at the gate length, and the impurity channel film surface force, the volume concentration in the depth direction.
  • the relationship between the standard deviation ⁇ Vth of the threshold voltage with respect to the variation in the thickness and the volume concentration at which ⁇ Vth is minimized is included near the diffusion preventing layer of the channel film and in the region.
  • the SOI-type MISFET obtained in this way can suppress Vth variations due to DIBL fluctuations, and can suppress Vth variations due to impurity variations to a lower level than when using uniform channel impurity distribution. is there. [0083]
  • a fourth variation of the second embodiment of the present invention will be described. With reference to FIG. 18, a method of manufacturing a semiconductor device according to this variation will be described. First, as shown in FIG.
  • a buried oxide film 72 and a silicon thin film 73 are sequentially stacked on a silicon substrate 71 by a conventional method. Thereafter, an element isolation region 74 is formed by trench isolation. Next, a sacrificial oxide film layer 75 is formed, and impurities are introduced almost uniformly into the silicon thin film 73 as in the second embodiment.
  • the sacrificial oxide film layer 75 is removed by etching.
  • an oxide film layer 76 containing impurities having a conductivity type opposite to that in the silicon thin film 73 is deposited, and the impurities in the oxide film layer 76 are partially diffused on the surface of the silicon thin film 73 by annealing. . Thereafter, the oxide film layer 76 is removed by etching.
  • the subsequent manufacturing steps shown in FIG. 18 (b) are the same as those in the second embodiment, and are therefore omitted.
  • FIG. 19 shows the impurity concentration distribution of the channel region obtained as described above.
  • the impurity concentration in the channel depth direction introduced into the channel film is constant in the region close to the buried oxide film, and as the channel film surface is approached, the channel impurity and This is reduced by introducing impurities of the opposite conductivity type into the channel film surface.
  • the impurity concentration in the depth region close to the buried oxide film is set to a concentration that minimizes Vth variation caused by channel thickness fluctuation and impurity variation.
  • the volume concentration distribution of impurities in the channel film is a statistical variation of the impurity volume concentration and channel film thickness in the gate length from the design value, and the channel concentration of impurities in the channel film.
  • the volume concentration at which ⁇ Vth is minimized is included in the bottom surface of the channel film in relation to the standard deviation ⁇ Vth of the threshold voltage with respect to the variation.
  • the SOI-type MISFET obtained in this way is formed by reducing the effective impurity concentration on the surface of the channel thin film by introducing an impurity of the opposite conductivity type to the channel thin film surface, resulting in fluctuations in the DIBL. Vth variation due to impurity variation can be suppressed, and Vth variation due to impurity variation can be suppressed to a lower level than when the channel impurity distribution is uniform.
  • the planar SOI MISFET is formed so that the channel impurity concentration per unit area is a downward convex function with respect to the channel film thickness. It is an example.
  • the concentration per unit area of impurities contained in the thin film channel region increases as the channel thickness increases as the MISFET increases, and the impurity concentration per unit volume increases in the depth direction from the channel film surface.
  • FIG. 20 (a) to 20 (d) are cross-sectional views illustrating the manufacturing method of the semiconductor device of the third embodiment in the order of steps, and FIGS. 21 (e) to 21 (g) illustrate the manufacturing method subsequent to FIG. It is sectional drawing shown in order.
  • a buried oxide film 82 and a silicon film 83 in which impurities of a predetermined concentration are uniformly introduced are sequentially stacked on a silicon substrate 81 by a conventional method. To do.
  • the silicon film 83 may be formed by increasing the thickness of the thin SOI silicon layer by impurity-doped epitaxial growth, or may be formed multiple times with different average ranges on the thick SOI silicon layer prepared in advance. Impurities may be introduced uniformly by channel implantation or thermal diffusion.
  • the concentration of the impurity introduced into the channel region is a concentration that minimizes the Vth variation caused by the channel thickness fluctuation and the impurity variation.
  • the volume concentration distribution of the impurity in the channel film is the statistical variation in the impurity volume concentration and the channel thickness design force of the gate length, and the channel concentration on the channel film and the variation in the volume concentration in the depth direction.
  • the volume concentration at which ⁇ Vth is minimized is included.
  • a hard mask layer is formed on the silicon film 83.
  • the hard mask layer is made of, for example, silicon dioxide, silicon nitride, or a mixed film thereof.
  • resist application and exposure / development are performed to obtain a resist pattern.
  • the hard mask layer is etched to form a hard mask 84 (see FIG. 20B).
  • the silicon film 83 is etched using the hard mask 84 as a mask pattern to form a fin 85 shape as shown in FIG. 20 (c).
  • a sacrificial oxide film layer 86 is deposited. Subsequently, annealing is performed, so that the impurities on the surface force of the fin 85 are also diffused outwardly into the sacrificial oxide film layer 86, as shown in FIG. As shown, the impurity concentration on the surface of the fin 85 is decreased.
  • the diffusion rate of the impurities introduced into the silicon layer 83 is higher than that of the buried oxide film 82 and the node mask 84.
  • a diffusion prevention layer is provided between the buried oxide film 82 and the fin 85. If out-diffusion of impurities into the hard mask 84 is significant, the same type of impurity may be additionally implanted vertically from the hard mask 84 to compensate for this.
  • the sacrificial oxide film layer 86 is etched to form a gate oxide film 87 on the surface of the fin 85 (FIG. 21 (e)).
  • the hard mask 84 may or may not be etched before the gate oxide film 87 is formed.
  • FIG. 21 (e) shows a case where the hard mask 84 is etched.
  • a sidewall 89 is formed on the side of the gate electrode 88, and ion implantation is performed using the sidewall 89 as a mask to form a source / drain diffusion region 90 in a self-aligned manner, as shown in FIG. 21 (g). Finally, the configuration of the FinFET in this embodiment is completed.
  • the FinFET according to the present embodiment created in this way has a concentration force per unit area of impurities contained in a thin film channel (fin) region.
  • the thickness of the fin increases as the MISFET increases. Vth variation due to statistical variation and impurity variation can be suppressed, and the total amount of impurities in the channel thin film is reduced compared to a uniform channel impurity distribution. The Vth variation due to this can be kept low.
  • a method for introducing impurities into the channel region of the FinFET a method using channel implantation can be applied as in the planar SOI. That is, as shown in FIG. 23, the channel impurity may be introduced by performing ion implantation from only one side of the fin and further reaching the average range outside the fin.
  • the channel thickness is defined as the fin width
  • the depth in the channel region is defined as the distance when the ion implantation surface of the channel region is the surface.
  • the cross-sectional shape of the FinFET has various forces such as ⁇ -type, ⁇ -type, and gate all-around type. Pure products can be introduced, which can reduce the statistical variation of Vth.
  • FIG. 24 is a cross-sectional view showing a configuration of a planar double gate FET according to the fourth embodiment of the present invention.
  • impurities are introduced into the thin film channel region so that the concentration per unit area of impurities contained in the thin film channel region becomes larger as the channel film thickness becomes larger as the thickness of the MISFET.
  • a buried oxide film 92 is formed on a semiconductor substrate 91, and this buried oxide film 92 is formed on the buried oxide film 92.
  • a source region 93, a drain region 94, and a thin film channel region 95 provided between these regions are formed.
  • the thin film channel region 95 is sandwiched between a pair of gate electrodes 97 formed opposite to each other via a gate insulating film 96, and the gate electrode 97 formed below is formed. It is in contact with the surface of the buried oxide film 92.
  • a gate sidewall 98 is formed on the side surface of the gate electrode 97 so as to separate the gate electrode 97 from the source region 93 and the drain region 94, and a gate insulating film is formed between the gate sidewall 98 and the thin film channel region 95. 96 are arranged. Furthermore, each region of the source “drain” gate electrode is wired. Although not shown, an interlayer insulating film, a plug, a wiring, and the like are formed on the transistor element and serve as an integrated circuit.
  • the present embodiment is a semiconductor device having a planar double gate FET configured as described above, and an integrated circuit having a plurality of these planar double gate FETs.
  • the source / drain portion may have a thickness greater than that of the thin film channel region, or the source / drain portion may be formed of a metal to form a so-called Schottky “source” drain structure.
  • the material of the gate electrode may be polysilicon or a metal having an appropriate work function.
  • the present invention can be applied to an integrated circuit including a MISFET having a thin film channel.

Abstract

集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成された複数個のＭＩＳＦＥＴを有する。各ＭＩＳＦＥＴのチャネル膜厚は相異なり、前記チャネル膜に含まれる不純物の単位面積あたりの濃度が、チャネル膜厚が厚いＭＩＳＦＥＴほど大きくなるという相関関係が成立する。これにより、チャネル膜厚の変化に起因した閾値電圧の変動が抑制される。この場合に、前記複数個のＭＩＳＦＥＴのチャネル膜厚は設計値が同一であり、且つ各ＭＩＳＦＥＴのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであってもよい。前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に比例しているか、又は、前記チャネル膜厚に対して下に凸の関数である。

Description

半導体装置、集積回路、及び半導体装置の製造方法
技術分野
[0001] 本発明は、薄膜チャネルを有する MISFET (Metal Insulator Semiconductor Field Effect Transistor)の閾値電圧のばらつきを低減するのに好適な半導体装置、集積 回路、及び半導体装置の製造方法に関する。
背景技術
[0002] 大規模集積回路 (LSI： Large Scale Integration)の高集積化及び動作の高速化等 の種々の特性向上のため、その基本的な構成要素である MOS電界効果型トランジ スタ（MOSFET: Metal Oxide Semi- Conductor Field Effect Transistor)の微細化が 進められてきた。この微細化は素子の三次元的な寸法を同時に縮小するスケーリン グ貝 IJに依って行われて ヽる。
[0003] MOSFETのスケーリングにおける重要な要請として、三次元的な実寸法の微細化 と共に、 FET (Field Effect Transistor)のソース及びドレーンを結んだ横方向の電位 差と、ゲート電極力 深さ方向に見た縦方向の電位差を同時に低減させ、素子内部 の電界強度自体も一定に保つことが求められている。このようなスケーリングを行うこ とで電源電圧 (Vdd)の低減は、 MOSFETの動作電力の低減に効果的に働き、 LSI の年々の高性能化を可能にしてきた。
[0004] 一方で Vdd低減の影響として、動作時電流 (Ion)を確保するために閾値電圧 (Vth )も低下させる必要が生じている。閾値電圧の低下は、 FETのオフ時におけるソース 'ドレーン間を流れるサブスレツショルドリーク電流を増大させる要因となり、結果とし て Vddを低下させることによる LSIの低消費電力化のメリットが損なわれつつある。更 に、チャネル長が 0. 1ミクロン以下のデバイス世代では、ソース領域及びドレーン領 域の静電的な結合がより強くなる（短チャネル効果)ために、サブスレツショルドリーク 電流は顕著に増大し、デバイスの微細化を妨げる大きな要因となっている。
[0005] サブスレツショルドリークを抑制する方法は種々提案されて!ヽるが、チャネル膜厚の 薄 、薄膜チャネル型 MISFETは、従来のバルタ型 MISFETに比べて短チャネル効 果を抑制し、サブスレツショルドリーク電流を低減できることが知られている。公知の薄 膜チャネル型 MISFETとして、 FinFET(Fin Field Effect Transistor)、 SOI (Silicon on Insulator)型 FET、平面ダブルゲート型 FET、オメガゲート型 FET等が提案され ている。
[0006] しかしながら、薄膜チャネル型 MISFETにおいて、ゲート長微細化を進めながら短 チャネル効果を抑制するためには、薄膜チャネル領域の膜厚を同時に薄膜ィ匕する必 要があり、例えば完全空乏型 SOI— MISFETでは、チャネル膜厚をゲート長の 1Z4 程度に維持する必要がある。
[0007] このようなごく薄 、チャネル膜厚を有する薄膜チャネル型 MISFETは製造上の困 難さが増すだけでなぐチャネル膜厚の揺らぎに対するデバイスの素子特性のばらつ きも大きくなつてしまうという問題点がある。
[0008] チャネル膜厚の揺らぎによる Vth変動を抑えるために、種々の方法が考案されてい る。例えば、特許文献 1においては、 SOIのチャネル領域の不純物濃度が上部部位 力 下部部位にかけて低くなる方法が示されている。この方法によれば、チャネル膜 厚の変動に対して、チャネル膜厚中の不純物の総量の変動を低く抑えることができる
[0009] また、特許文献 2においては、埋め込み酸化膜層のチャネル膜厚に応じた深さに、 固定電荷層を設けることで Vthの変動を抑制する方法が示されている。
[0010] また、特許文献 3においては、 SOI型 MISFETからなる集積回路において、チヤネ ル膜厚とその不純物濃度を記憶する記憶素子を介して、ノ ックゲートに電圧を印加 することで Vth変動を補正する半導体装置が開示されている。
[0011] 特許文献 1：特開 2004— 289001号公報
特許文献 2：特開 2002— 299634号公報
特許文献 3 :特許第 3585912号公報
非特干文献 1 : Kiyosm Takeuch Toru Tatsumi、 Akiko Furukawa着、 Channel Engl neering for the Reduction of Random— Dopant— Placement— Induced Threshold Voltage Fluctuation) '、 IEDM Tech. Dig. 、 1995年、 p. 67— 70
発明の開示 発明が解決しょうとする課題
[0012] し力しながら、上述の従来技術には以下に示すような問題点がある。
[0013] 特許文献 1及び 2においては、 Vth変動の抑制は主にゲート長が十分に長い、所 謂、長チャネルトランジスタに対して考慮されており、短チャネルトランジスタにおける Vthの低下（短チャネル効果、又は DIBL (Drain Induced Barrier Lowering) )がチヤ ネル膜厚に依存して変動する成分は考慮されていない。半導体回路において大部 分の割合を占める短チャネルトランジスタの Vth変動が抑制されなければ、 SOI構造 の利点は致命的に減少する。
[0014] 更に、特許文献 3に示されるような、基板電位を制御する回路を備えた半導体装置 では、 Vth変動の補正は正確に行われるものと考えられる力 一方で回路のオーバ 一ヘッドが大きくなることが懸念される。また、 FinFET等のバックゲートを形成するこ とができな 、薄膜チャネル型 MISFETでは、このような手段を利用できな！/、。
[0015] 上述のように、薄膜チャネル型 MISFETではチャネル膜厚のばらつきが Vthを変 動させ、デバイス特性がばらつくことが知られていた。し力しながら、公知の方法では 簡素な方法で、特に短チャネルのトランジスタにおいて、チャネル膜厚の変化に起因 した Vthの変動を抑制することができな力つた。
[0016] 本発明はカゝかる問題点に鑑みてなされたものであって、薄膜チャネル型 MISFET において、チャネル膜厚の変化に起因した閾値電圧の変動が抑制された半導体装 置、集積回路、及び半導体装置の製造方法を提供することを目的とする。
課題を解決するための手段
[0017] 本発明に係る集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成された 複数個の MISFETを有し、前記各 MISFETのチャネル膜厚は相異なり、前記チヤ ネル膜に含まれる不純物の単位面積あたりの濃度力 チャネル膜厚が厚 、MISFE
Tほど大きくなるという相関関係が成立することを特徴とする。
[0018] 前記複数個の MISFETのチャネル膜厚は設計値が同一であり、且つ各 MISFET のチャネル膜厚の相異は設計値力 の統計的なばらつきによるものであってもよい。
[0019] 前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に比例していてもよい。
[0020] 前記不純物の単位面積あたりの濃度は、前記チャネル膜厚の下に凸な関数であつ てもよい。
[0021] 本発明に係る他の集積回路は、絶縁膜上に半導体層からなるチャネル膜が形成さ れた複数個の MISFETを有し、前記チャネル膜における不純物の体積濃度分布は 、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値力 の統計的な ばらつきに対する閾値電圧の標準偏差 σ Vthとの関係において、前記閾値電圧の 標準偏差 σ Vthが極小となる体積濃度を含むことを特徴とする。
[0022] この場合に、前記複数個の MISFETのチャネル膜厚は設計値が同一であり、且つ 各 MISFETのチャネル膜厚の相異は設計値からの統計的なばらつきによるものであ つてもよい。
[0023] また、 15乃至 80nmの範囲の前記ゲート長 Lにおいて、前記閾値電圧の標準偏差 σ Vthが極小となる前記不純物の体積濃度 Nchは、— c≤ log (Nch) + a · log (L
10 10
)— b≤c (但し、 a= l. 33、b = 19. 9、 c = 0. 4)を満たすこと力 子まし!/、。
[0024] 前記不純物のチャネル膜表面力 深さ方向への体積濃度分布は、深さによらず一 定であってもよい。
[0025] 前記不純物のチャネル膜表面力 深さ方向への体積濃度分布は、深さが深いほど 高濃度であってもよい。また、前記チャネル膜底面における体積濃度は、前記閾値 電圧の標準偏差 σ Vthが極小となる体積濃度であることが好ましい。
[0026] 前記 MISFETはダブルゲート型であって、前記不純物のチャネル膜表面力 膜厚 方向への体積濃度分布は、前記チャネル膜の一方の表面では低ぐ且つ他方の表 面では高!、ものであってもよ!/、。
[0027] 前記 MISFETは、 FinFET、 SOI型 FET、又は平面ダブルゲート型 FETであって ちょい。
[0028] 本発明に係る半導体装置の製造方法は、絶縁膜上に半導体層からなるチャネル 膜が形成された MISFETを有する半導体装置の製造方法であって、前記チャネル 膜に含まれる不純物の単位面積あたりの濃度力 前記チャネル膜厚が厚!ヽ MISFE Tほど大きくなるように前記チャネル膜に不純物を導入することを特徴とする。
[0029] 本発明に係る半導体装置の製造方法は、絶縁膜上に半導体層からなるチャネル 膜が形成された MISFETを有する半導体装置の製造方法であって、前記チャネル 膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチ ャネル膜厚の設計値からの統計的なばらつきに対する閾値電圧の標準偏差 σ Vthと の関係において、前記閾値電圧の標準偏差 σ Vthが極小となる体積濃度を含むよう に、前記不純物を前記チャネルに導入することを特徴とする。
[0030] 本発明に係る半導体装置の製造方法は、絶縁膜上に半導体層からなるチャネル 膜が形成された MISFETを有する半導体装置の製造方法であって、前記チャネル 膜における不純物の体積濃度分布は、そのゲート長における不純物の体積濃度とチ ャネル膜厚の設計値からの統計的なばらつき及び不純物の深さ方向の体積濃度の ばらつきに対する閾値電圧の標準偏差 σ Vthとの関係において、前記閾値電圧の 標準偏差 σ Vthが極小となる体積濃度を含むように、前記不純物を前記チャネルに 導入することを特徴とする。
[0031] 前記不純物を導入する工程は、平均飛程距離の異なる複数回のイオン注入により 実施することができる。
[0032] 前記不純物を導入する工程は、前記不純物のチャネル膜表面力 深さ方向への体 積濃度分布のピークが、設計上のチャネル膜底面より深 ヽ位置となるようなイオン注 入を含むことができる。
[0033] 前記不純物を導入する工程は、前記チャネル膜の両面に反転層が形成されて動 作する前記 MISFETにお!/、て、前記チャネル膜の一方の面力 イオン注入を実施し 、前記イオンの平均飛程が前記チャネル膜の他方の面の前記チャネル膜領域外側 に設定されるようなイオン注入を含むことができる。
[0034] 前記不純物を導入する工程は、前記チャネル膜領域をェピタキシャル成長するとき に同時に行ってもよい。
[0035] 前記不純物を導入する工程は、前記不純物の外方拡散によって前記チャネル膜 表面の前記不純物を低減させる工程を含んで!/ヽてもよ ヽ。
発明の効果
[0036] 本発明によれば、絶縁膜上に半導体層が形成された複数の MISFETを有する集 積回路にぉ 、て、チャネル膜厚の設計値からの統計的なばらつき及び不純物のチヤ ネル膜表面力 深さ方向への体積濃度のばらつきの各影響に起因する閾値電圧の ばらつきを効果的に抑制することができる。
図面の簡単な説明
圆 1]ゲート長と閾値電圧との関係を膜厚に対して示す図である。
[図 2]SOI型 MISFETの閾値電圧をシミュレーションするために用いたデバイス構造 及びパラメータを示した模式図である。 圆 3]均一なチャネル不純物の各条件におけるチャネル膜厚と閾値電圧との関係を 示した図である。
[図 4] a Tsi= lnmにおける、チャネル不純物濃度と閾値電圧ばらつきとの関係を、 複数の Tsiの設計値に対して示した図である。
圆 5]チャネル不純物と閾値ばらつきとの関係を、複数の設計ゲート長に対して示し た図である。
[図 6]チャネル不純物と閾値電圧ばらつきとの関係を、チャネル膜厚の統計的なばら つき及び不純物位置のランダムなばらつきの各要因を考慮して示した図である。
[図 7]チャネル膜厚の統計的なばらつき及び不純物位置のランダムなばらつきの夫 々の要因を考慮したときの Vthばらつきが極小となるチャネル不純物濃度領域を設 計ゲート長に対して示した図である。
圆 8] (a)は、本発明の第 1の実施形態における薄膜チャネル領域へのイオン注入法 を示す図、（b)は、本発明の第 1の実施形態におけるチャネルドーピングの効果を示 す図である。
圆 9]本発明の第 1の実施形態における薄膜チャネル MISFETの構成を示す断面 図である。
[図 10] (a)乃至 (c)は、本発明の第 2の実施形態に係る半導体装置の製造方法をェ 程順に示す断面図である。
[図 11] (d)乃至 (f)は、図 10に続く第 2の実施形態の製造方法を工程順に示す断面 図である。
[図 12] (a)乃至 (b)は、本発明の第 2の実施形態の第 1の変形例に係る半導体装置 の製造方法を工程順に示す断面図である。
圆 13]本発明の第 2の実施形態の第 1の変形例における薄膜チャネル領域への不純 物導入法を示す図である。
[図 14] (a)乃至 (b)は、本発明の第 2の実施形態の第 2の変形例に係る半導体装置 の製造方法を工程順に示す断面図である。
[図 15]本発明の第 2の実施形態の第 2の変形例における薄膜チャネル領域への不純 物導入法を示す図である。
[図 16] (a)乃至 (b)は、本発明の第 2の実施形態の第 3の変形例に係る半導体装置 の製造方法を工程順に示す断面図である。
[図 17]本発明の第 2の実施形態の第 3の変形例における薄膜チャネル領域への不純 物導入法を示す図である。
[図 18] (a)乃至 (b)は、本発明の第 2の実施形態の第 4の変形例に係る半導体装置 の製造方法を工程順に示す断面図である。
[図 19]本発明の第 2の実施形態の第 4の変形例における薄膜チャネル領域への不純 物導入法を示す図である。
[図 20] (a)乃至 (d)は、本発明の第 3の実施形態に係る半導体装置の製造方法をェ 程順に示す断面図である。
[図 21] (e)乃至 (g)は、図 20に続く第 3の実施形態の製造方法を工程順に示す断面 図である。
[図 22]本発明の第 3の実施形態における薄膜チャネル領域への不純物導入法を示 す図である。
[図 23]本発明の第 3の実施形態において、イオン注入法によるフィン片側からの薄膜 チャネルへの不純物導入を示す図である。
[図 24]本発明の第 4の実施形態における平面型ダブルゲート FETの構成を示す断 面図である。
符号の説明
1、 91 ;半導体基板
2、 22、 42、 52、 62、 72、 82、 92 ;埋め込み酸ィ匕膜
3、 23、 43、 53、 65、 73 ;シリコン薄膜
4、 24、 44、 54、 64、 74 ;素子分離領域 5、 6;拡散層
7;チャネル領域
8、 26、 96;ゲー卜絶縁膜
9、 28、 97;ゲー卜電極
10、 89;サイドウォール
11;シリサイド領域
21、 41、 51、 61、 71、 81;シリコン基板
25、 45、 66、 75;犠牲酸ィ匕膜
27;電極層
30;不純物拡散領域
55；シリコンェピタキシャル層
63;拡散防止層
66、 75、 86;犠牲酸化膜層
76;酸化膜層
83;シリコン膜
84;ノヽードマスク
85;フィン
87;ゲート酸ィ匕膜
88;ゲート電極
90；ソース ·ドレーン拡散領域
93;ソース領域
94;ドレーン領域
95;薄膜チャネル領域
98;ゲート側壁
発明を実施するための最良の形態
以下、本発明の実施の形態について添付の図面を参照して詳細に説明する。先ず 、本発明の特徴について説明した後に、各実施形態について説明する。なお、以下 、集積回路というときには複数個の MISFETを有する場合であるのに対して、半導 体装置というときには 1又は複数個の MISFETを有するものとする。特に、以下で述 ベるチャネル膜への不純物の導入方法及び濃度分布は、 1個の MISFETを有する 半導体装置に対しても当然成り立つものである。
[0040] 以下では、先ず、本発明の特徴を詳細に説明するために、具体的な例として、チヤ ネル領域の不純物濃度を一定とした平面 SOI型 MISFETを例にとって説明する。伹 し、 FinFET、ダブルゲート MISFET、サラゥンデイングゲート型 MISFET等、チヤネ ル領域が完全に空乏化して動作する他の公知の薄膜チャネルを有する MISFETに おいても、平面 SOI型 MISFETと同様の結果が成り立つ。
[0041] 図 1は、ゲート長と閾値電圧との関係を膜厚に対して示す図であり、 MISFETのチ ャネル膜厚が厚 、場合 (厚 、Tsi、 Tsi：チャネル膜厚)と、チャネル膜厚が薄 、場合 ( 薄い Tsi)に対して、ゲート長と閾値電圧との関係を示したものである。概念的には、 図 1に示すように、設計ゲート長において、チャネル膜厚 Tsiの変動に起因する DIBL の変化と、長チャネル Vthの変化が相殺するように不純物濃度を決定する。ここで、 長チャネル Vthの変化とは、ゲート長を大きくしたときの厚い Tsiに対する閾値電圧と 薄い Tsiに対する閾値電圧との差である。このような不純物濃度と設計ゲート長との 関係を調べるために、図 2に示すようなデバイスの構造上のパラメータ (L：ゲート長、 Tsi:チャネル膜厚、 Nch:チャネル不純物濃度）を各々変化させて、 N型 MOSFET の閾値電圧 Vthを、デバイスシミュレータを用いて計算した。ここで Vthは、ソース'ド レーン間の電流 Idsが
[0042] [数 1]
Ids = (T7 x L/fV [A]
[0043] となるゲート電圧により定義した。 Wはゲート幅である。また、ゲート電極の仕事関数 は、 Si (シリコン）のミツドギャップに相当する値を用いた。ソース領域及び支持基板の 電位は OVとし、ドレーン領域の電位は IVとした。なお、図 2の詳細を述べれば、膜厚 50nmの埋め込み酸ィ匕膜上に、半導体層が形成されており、この半導体層はソース 領域、ドレーン領域、及びこれらの領域の間に挟まれたチャネル領域力 なる。膜厚 Tsiのチャネル領域には、濃度 Nchでチャネル不純物が導入されており、チャネル領 域の上方には、膜厚 1. 7nmの反転膜を介してゲートが形成されている。ゲートの長 さは Lである。
[0044] 例えば、 L = 50nmにおける計算の結果として、チャネル膜厚 Tsiとチャネル不純物 濃度 Nchに対する Vthの依存性は、図 3のように求められる。ここで、チャネル不純物 濃度 Nchは、体積濃度である。図 3によれば、不純物濃度が低くゼロに近いと Tsiの 依存性が大であるが (即ち、膜厚 Tsiが増大するにつれて、閾値電圧 Vthも増大する )、不純物濃度を増加させると改善される。特に、この例ではチャネル不純物濃度 Nc hを 1 X 1018at/cm3 (at:原子数)程度とすることで、 Vthが Tsiの依存性を持たなく なる。不純物濃度を更に増力 tlさせると、再び Tsiの依存性が大きくなる（即ち、膜厚 Ts iが増大するにつれて、閾値電圧 Vthが減少する）。不純物濃度が l X 1018atZcm3 より低い場合は、主として DIBLにより Tsi厚膜側で Vthが低下し、不純物濃度がこれ より高い場合には、チャネル不純物量の増加により Tsi厚膜側で Vthが高くなる。
[0045] 図 4では、 L = 50nmの場合について、 σ Tsi (Tsi揺らぎの標準偏差） = lnmにお ける、チャネル不純物濃度 Nchと σ Vth (Vthばらつきの標準偏差）との関係を、各 膜厚（Tsi= 12nm、 14nm、 16nm、 18nm)に対して示す。図 4に示すように、 Tsiの 値にかかわらず、 σ Vthが最小となる不純物濃度は、ほぼ一意に決まり、 1 X 1018at Zcm3程度であることがわかる。更に同様に、 L= 15、 25、 50nmにおいて、チヤネ ル不純物濃度と σ Vthとの関係を、図 5に示す（ a Tsi= lnm、 Tsi=LZ3として計 算)。図 5に示すように、 Lが小さくなるほど、 σ Vthが最小となる Nchは増加する傾向 があることがわかる。
[0046] 一方で、チャネル不純物濃度が高くなりすぎると、空乏層内部の不純物位置がラン ダムにばらつく効果 (不純物ばらつき）による Vthのばらつきが無視できなくなる。本 発明にお ヽては、チャネル膜厚は埋め込み酸化膜厚に比べ十分に薄!ヽと!、う仮定 のもとで、 SOIにおける MOSFETの Vthばらつきを表現するため、非特許文献 1を 参照して下記数式 2により Vthのばらつきを見積もった。
[0047] [数 2] =丄
Cox LW
[0048] qは電荷素量、 Coxはゲート絶縁膜の反転容量である。
[0049] ここで、 SRAM (Static Random Access Memory)回路に用いられるセノレトランジスタ の寸法に近 ヽ W= 2 X Lの関係を仮定して、図 5に図示した L = 25nmにおける Tsi 揺らぎ起因の a Vthに加えて、不純物ばらつきの影響を重ねて図示すると図 6のよう になる。更に、図 6には、 Tsiの統計的なばらつきと不純物ばらつきの両者の要因の 合算として分散和を計算し、得られた σ Vthを重ねて図示している。このように、不純 物ばらつきを考慮すると、 σ Vthを極小化する最適なチャネル不純物濃度は低濃度 側にシフトする。
[0050] 次に、 L= 15nmから 80nmまでのゲート長 Lに対して、上述の σ Vthを極小化する 最適なチャネル不純物濃度範囲を図示すると図 7のようになる。即ち、図 7では、チヤ ネル膜厚揺らぎのみを考慮した場合の σ Vthを極小化するチャネル不純物濃度範 囲と、更に不純物ばらつきも加えて考慮した場合の σ Vthを極小化するチャネル不 純物濃度範囲とを図示している。以上より、最適なチャネル濃度範囲は Tsi等のパラ メータに対する依存性は少なぐ主としてゲート長を考慮すれば、決まることが明らか である。また、図 7に示される最適な濃度範囲を包含するようなゲート長 L[nm]とチヤ ネル不純物濃度 Nch [at/cm3]との関係は概ね下記数式 3によって与えられる。
[0051] [数 3] lo ,o(^) = "I " log10(L) + 19.9 ± 0.4
[0052] この具体例のように、チャネル薄膜中の単位体積あたりの不純物濃度が一定である 場合には、チャネルに含まれる単位面積あたりの不純物の濃度 [at/cm2]は、チヤ ネル膜厚に比例する。従って、チャネル膜厚が統計的にばらついた場合には、各薄 膜チャネル型 MISFETのチャネルに含まれる単位面積あたりの不純物の濃度は、チ ャネル膜厚が厚いほど大きくなる。
[0053] 上記の具体例では、平面 SOI型 MISFETを仮定して議論した力 FinFET、平面 ダブルゲート FET、サラウンデイングゲート FET等の他の薄膜チャネル型 MISFET においても同等の議論が可能である。これらの構造においても、最適なチャネル不 純物濃度は概ね数式 3に従う。
[0054] 更に、上記の具体例では、チャネル薄膜中の単位体積あたりの不純物濃度は均一 且つ一定であると仮定して議論を進めたが、チャネル薄膜中の不純物濃度がチヤネ ル表面力 深さ方向に濃くなる、所謂レトログレード構造を仮定しても同様の議論が 成立する。また、極限的には、チャネル表面には不純物を導入せず、チャネル薄膜 の底面のみに不純物を導入し、 DIBLのばらつきを打ち消すことが可能である。この 場合でも、チャネル底面の単位体積あたりの不純物濃度は数式 3に従うように設計す ると良い。このようにすることで、より少量のチャネル不純物で DIBLの変動による Vth ばらつきを抑制できるため、不純物ばらつきによる Vthばらつきの成分を減少させる ことが可能である。
[0055] 次に、本発明の第 1の実施形態に係る半導体装置及び集積回路について説明す る。図 9は、本実施形態における薄膜チャネル型 MISFETの構成を示す断面図であ る。
[0056] 図 9に示すように、本実施形態における薄膜チャネル型 MISFETにおいては、半 導体基板 1上に埋め込み酸化膜 2及びシリコン薄膜 3が順次形成され、 SOI構造が 形成されている。また、埋め込み酸ィ匕膜 2上には、トレンチ分離によって、素子分離 領域 4が形成されている。素子分離領域 4内のシリコン薄膜 3には、ソース'ドレーン の拡散層 5、 6、及びこれらの拡散層の間にチャネル領域 7が形成され、チャネル領 域 7には深さ方向に所定の濃度の不純物が均一に導入されている。この不純物の体 積濃度は、設計ゲート長において、チャネル膜厚のばらつき及び不純物のばらつき に起因する閾値電圧のばらつきを極小化する濃度であり、一例として、図 6又は図 7 に示したチャネル不純物濃度である。このように、チャネル領域 7に含まれる不純物 濃度は一定であるため、チャネル領域 7に含まれる不純物の単位面積あたりの濃度 は、チャネル膜厚に比例する。チャネル領域 7上には、ゲート絶縁膜 8を介してゲート 電極 9形成されており、このゲート電極 9の側壁にはサイドウォール 10が形成されて いる。また、ゲート電極 9、拡散層 5、 6の上部に夫々設けられたシリサイド領域 11を 介して、トランジスタは配線される。図示しないが、トランジスタ素子上部には、層間絶 縁膜とプラグ及び配線等が形成され、集積回路としての機能を提供する。本実施形 態は、上述のように構成された薄膜チャネル型 MISFETを有する半導体装置、及び これら複数の薄膜 MISFETを有する集積回路である。このように、本実施形態にお いては、チャネル領域に含まれる不純物の単位面積あたりの濃度力 前記チャネル 膜厚が厚い MISFETほど大きくなるようにチャネル領域に不純物が導入されており、 特に、その濃度はチャネル膜厚に比例している。
[0057] ここで、薄膜チャネル領域に対して、不純物を均一に導入する方法について説明 する。薄膜チャネル領域に対する均一な不純物導入は、チャネル注入を複数回に分 けて行う方法、又はドーブトェピタキシャル成長技術等を用いることで実現することが できる。
[0058] 例えば、チャネル注入によって不純物を導入する場合、図 8 (a)に示すように、平均 飛程の異なるチャネル注入を複数回に分けて実施することで、薄膜チャネル領域の 深さ方向に均一に不純物を導入することができる。このとき、不純物の注入範囲をチ ャネル膜厚 Tsiのばらつく範囲よりも十分に広く設定する必要がある。従って、複数回 のイオン注入の内、少なくとも 1回は、設計上のチャネル膜厚よりも深い位置に平均 飛程が達していることが望ましい。図 8 (a)においては、埋め込み酸ィ匕膜上にシリコン 薄膜が形成され、更に、シリコン薄膜上には犠牲酸化膜が設けられており、この犠牲 酸ィ匕膜上方からイオン注入による不純物の導入を行う。この例では、平均飛程の異 なるチャネル注入を 3回に分けて実施している。そして、平均飛程の最も長いイオン 注入の不純物濃度のピークは、埋め込み酸ィ匕膜内に位置している。また、図 8 (b)は 、チャネルドーピングの効果を示す図であり、所定の濃度の不純物を薄膜チャネルの 深さ方向に均一に導入することにより、チャネル膜厚のばらつきによる DIBL変動が 打ち消されることを模式的に示している。なお、チャネル注入は、同型の不純物であ れば、複数のイオン種を組み合わせて用いても良い。
[0059] 薄膜チャネル領域を、不純物の原料種をシリコン原料と同時に供給して行う不純物 ドープェピタキシャル成長により形成しても、均一な不純物分布を得ることができる。 例えば、 CVD (Chemical Vapor Deposition:化学気相成長）法によって、ジシラン（Si H )とジボラン (B H ) (又はホスフィン（PH；) )を同時供給してェピタキシャル成長
2 6 2 2 3
することが好適である。また、 ALD (Atomic Layer Deposition:原子層堆積）法により 上記原料などを交互に供給することにより、ェピタキシャル成長しても良い。不純物ド 一プェピタキシャル成長は SOI基板を作成するときに行っても良 、し、 SOI基板の上 部シリコン層をわずかに残すようにエッチングして、その後所定のボディ膜厚となるよ うに不純物ドープェピタキシャル成長しても良 、。あるいは SOI基板のシリコン層膜 厚が設計チャネル膜厚よりも十分に薄ければ、元のシリコン層の上に直接に不純物 ドープェピタキシャル成長しても良 、。
[0060] 又は、シリコン基板に格子整合するような膜 (例えばシリコンゲルマニウム等）をへテ ロェピタキシャル成長し、続けてシリコンの不純物ドープェピタキシャル成長を行!、、 その後へテロェピタキシャル層をエッチングにより除去した後、埋め込み酸ィ匕膜によ つてエッチング部分を埋め戻して SOI構造を形成してもよい。これらの方法により、不 純物濃度が深さ方向で均一な薄膜チャネル領域を得ることができる。
[0061] また、形成された不純物濃度分布、及びチャネル膜厚と単位面積あたりのチャネル 不純物濃度の相関は、種々の方法で確認することができる。例えば、チャネル深さ方 向の不純物分布は、電子線ホログラフィー、 SCAM (Scanning Capacitance Microsco pe)又は KPFM (Kelvin Prove Force Microscopy)等を利用することにより、試料断面 から観察したビルト 'イン'ポテンシャルを通じて解析することが可能である。また、薄 膜チャネルの単位面積あたりの不純物濃度は、試料表面の薄膜領域を選択的に電 子線によって励起し、その特性 X線を検出することで、チャネル薄膜中に含まれる不 純物濃度を高感度に検出することができる。この方法及びチャネル膜厚を測定する 公知の方法を組み合わせることで、チャネル膜厚と単位面積あたりのチャネル不純 物濃度の相関を、例えばウェハ面内に渡って得ることができる。
[0062] 本実施形態によれば、複数の薄膜チャネル型 MISFETを含む集積回路において 、チャネル領域に均一に所定の体積濃度の不純物を導入することにより、チャネル膜 厚の設計値力 の統計的なばらつき及び不純物の深さ方向の濃度のばらつきに起 因する閾値電圧のばらつきを抑制することができる。
[0063] 従来技術においては、薄膜チャネルを有する完全空乏型 MISFETのチャネル不 純物濃度は、専ら真性半導体に近 、ような低濃度であることが望まし 、とされてきた。 チャネル膜厚を十分薄く形成した薄膜トランジスタでは、短チャネル効果を抑制する ことが可能であるため、チャネル不純物濃度を低濃度とすることで、移動度の改善と 不純物の位置及び数のばらつき（不純物ばらつき）に起因した閾値電圧ばらつきを 低減させることができると考えられるためである。し力しながら、集積回路を構成する
MISFETのチャネル膜厚が半導体層製造時に統計的にばらついた場合、仮に不純 物濃度がゼロであっても、 DIBL (Drain Induced Barrier Lowering)による閾値電圧の ばらつきが発生する。本発明においては、所定の濃度の不純物をチャネルに導入す ることにより、チャネル膜厚のばらつきに起因する閾値電圧のばらつきを低減するも のである。
[0064] 次に、本発明の第 2の実施形態に係る半導体装置の製造方法について説明する。
図 10 (a)乃至 (c)は、本実施形態の製造方法を工程順に示す断面図であり、図 11 ( d)乃至 (f)は、図 10に続く本実施形態の製造方法を工程順に示す断面図である。な お、以下では、 P型 MOSFETの製造方法を例に説明する力 適当なイオン種、注入 エネルギー等を選択することで、 N型 MOSFETを作成することもできる。
[0065] 先ず、図 10 (a)に示すように、従来の方法により、シリコン基板 21上に埋め込み酸 化膜 22とシリコン薄膜 23とを順次積層して形成する。その後、トレンチ分離によって 素子分離領域 24を埋め込み酸化膜 22上に形成する。
[0066] 次に、図 10 (b)に示すように、区画された素子分離領域 24内のシリコン薄膜 23及 び素子分離領域 24上に、犠牲酸化膜 25を形成する。そして、犠牲酸化膜 25上方か ら N型のチャネル不純物をイオン注入により均一に導入する（図 8を参照)。例えば、 シリコン薄膜 23の膜厚が 20nm、犠牲酸化膜 25の膜厚が 10nm程度であれば、砒 素を 7. 5keVのエネルギーで l X 1012atZcm2程度の注入量で注入した後、続けて 砒素を 25keVのエネルギーで 2 X 1012atZcm2程度の注入量で注入し、更に、 70k eVのエネルギーで 4 X 1012atZcm2程度の注入量で注入を行う。このようにすること で、シリコン薄膜 23中に深さ方向に均一に 1 X 1018atZcm3程度の濃度の砒素を導 入することができる。この後、チャネル不純物を活性ィ匕するために、公知の方法でァ ニール処理を行っても良い。この場合、チャネル不純物の外方拡散又は析出が生じ な 、ように、レーザァニールなど不純物の拡散が進行しな 、ような条件でァニール処 理を行うことが更に望ましい。その後、犠牲酸化膜 25を剥離する。
[0067] 次に、図 10 (c)に示すように、シリコン薄膜 23及び素子分離領域 24上にゲート絶 縁膜 26を形成し、引き続いて 1000 A程度の膜厚の電極層 27を形成する。ここで電 極層 27は、ポリシリコン、ポリシリコンゲルマニウム、又はそれらの積層構造等から構 成される。又は、金属ゲート電極とすることも可能である。
[0068] 次に、パターユングによって得られたレジストパターンを、電極層 27上に形成した ハードマスクに転写し、このハードマスクパターンにより電極層 27のエッチングを行う 。その後、ポリシリコン層上のハードマスクを取り除き、図 11 (d)に示すように、ポリシリ コンカもなるゲート電極 28が形成される。
[0069] 次に、 50乃至 1000 A程度の膜厚の酸ィ匕膜を形成する。更に、図 11 (e)に示すよう に、プラズマエッチバックにより、ゲート電極 28の側面にこの酸ィ匕膜からなるサイドウ オール 29を形成する。次に、このサイドウォール 29をマスクとしてイオン注入を行い、 ソース'ドレーンの不純物拡散領域 30を形成する。その後、公知の方法で熱処理を 行 、、ソース ·ドレーン領域の不純物の活性化を行う。
[0070] 更に、図 11 (f)に示すように、例えば、 Co又は Ni等の金属を蒸着し、熱処理により シンターを行うサリサイドプロセスにより、ソース、ドレーン及びゲートの上面にシリサイ ド領域 31を形成する。以上の工程により、図 9に示す本実施形態における薄膜チヤ ネル型 MISFETが完成する。
[0071] このようにして作製された本実施形態における MISFETは、チャネル領域に均一 に所定濃度の不純物を導入することにより、薄膜チャネル領域の膜厚が変動しても、 Vthのばらつきを最小限に抑えることができる（図 8 (b)を参照)。
[0072] なお、本発明の実施形態における各部の形成方法については、夫々必須な工程 のみを例示しており、実際の MOSFETの製造においては、本発明の実施形態の記 載に含まれない種々の工程を含んでいるものとする。また、各部の寸法、イオン注入 のエネルギー、及び注入量等は、本発明の特許請求の範囲から把握される本発明 の技術的範囲内で種々の変更が可能であり、本発明の範囲を制限するものでは無 い。 [0073] 次に、第 2の実施形態の変形例にっ 、て述べる。以下の変形例は、薄膜チャネル 領域に含まれる不純物の単位面積あたりの濃度力 前記チャネル膜厚が厚 1ヽ MISF ETほど大きくなり、且つチャネル表面力 深さ方向に単位体積あたりの不純物濃度 が濃くなるように設定した SOI型 MOSFETの製造方法を開示するものである。
[0074] 先ず、本発明の第 2の実施形態の第 1の変形例について説明する。図 12を参照し て、本変形例に係る半導体装置の製造方法を説明する。先ず、図 12 (a)に示すよう に、従来の方法により、シリコン基板 41上に埋め込み酸ィ匕膜 42及びシリコン薄膜 43 を順次積層して形成する。その後、トレンチ分離によって素子分離領域 44を形成す る。
[0075] 次に、図 12 (b)に示すように、区画された素子分離領域 44内に、犠牲酸化膜 45を 形成する。そして、犠牲酸ィ匕膜 45の上方から、平均飛程距離がシリコン薄膜 43よりも 深い位置となるような条件で、チャネル不純物をイオン注入する。このようなイオン注 入法により、チャネル膜厚が厚いほど不純物の単位面積あたりの濃度が大きくなり、 且つチャネル表面力 深さ方向に単位体積あたりの不純物濃度が濃くなるように不 純物を導入することができる（図 13を参照)。
[0076] チャネル表面で不純物濃度が低くなるような不純物プロファイルは、従来、所謂レト 口グレード型の不純物分布として知られて ヽるが、本変形例で開示するイオン注入法 及びそのプロファイルは、以下の点で公知の例とは異なる。即ち、単位面積あたりの 不純物濃度が、チャネル膜厚が厚い MISFETほど大きくなる、という更に特有の性 質を併せ持つ不純物の導入方法となっている。また、チャネル膜の底面における単 位体積あたりの不純物濃度を、チャネル膜厚の揺らぎ及び不純物ばらつきに起因す る Vthのばらつきを極小化する濃度に設定する。チャネル膜における不純物の体積 濃度分布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値から の統計的なばらつき及び不純物のチャネル膜表面力 深さ方向への体積濃度のば らつきに対する閾値電圧の標準偏差 σ Vthとの関係において、 σ Vthが極小となる 体積濃度をチャネル膜の底面部において含んでいる。また、仮に、この後のァニー ル工程により、チャネル不純物が再分布し、最終的にチャネル深さ方向に不純物分 布がほぼ均一に形成された場合には、第 1の実施形態と同様の不純物分布となる。 このような不純物分布により、チャネル膜厚の統計的なばらつきに起因した Vthのば らっきを抑制することが可能であり、且つ均一のチャネル不純物分布としたときに比 ベ、チャネル薄膜中の不純物の総量が低減されているため、不純物ばらつきによる V thのばらつきを低く抑えることができる。図 12 (b)以下の製造工程は、第 2の実施形 態と同様であるため、省略する。
[0077] 次に、本発明の第 2の実施形態の第 2の変形例について説明する。図 14を参照し て、本変形例に係る半導体装置の製造方法を説明する。先ず、図 14 (a)に示すよう に、従来の方法により、シリコン基板 51上に埋め込み酸ィ匕膜 52及びシリコン薄膜 53 を順次積層して形成する。ここでシリコン薄膜 53はデバイス設計上の膜厚よりも薄く なるように形成しておく。その後、トレンチ分離によって素子分離領域 54を形成する。
[0078] 次に、第 2の実施形態と同様にして、シリコン薄膜 53に均一に不純物を導入し、結 晶性回復のためのァニール処理を行う。引き続いて、シリコン薄膜 53上に選択的に シリコンェピタキシャル層 55をェピタキシャル成長する。ここで、シリコンェピタキシャ ル層 55の膜厚は、シリコン薄膜 53とシリコンェピタキシャル層 55の合計の膜厚力 設 計上のチャネル膜厚と等しくなるように選択する。またェピタキシャル成長時には不 純物を導入しないか、シリコン薄膜 53中の不純物濃度よりも低い濃度で不純物を導 入する（図 15参照)。図 14 (b)以下の製造工程は第 2の実施形態と同様であるため、 省略する。
[0079] 上記のようにして得られたチャネル領域の不純物の濃度分布を、図 15に示す。図 1 5に示すように、チャネル膜表面に近 、シリコンェピタキシャル層に導入された均一 の不純物濃度は、シリコン薄膜中の均一の不純物濃度よりも低い。シリコン薄膜中に おける不純物濃度は、チャネル膜厚の揺らぎ及び不純物のばらつきに起因する Vth ばらつきを極小化する濃度である。即ち、チャネル膜における不純物の体積濃度分 布は、そのゲート長における不純物の体積濃度とチャネル膜厚の設計値力もの統計 的なばらつき及び不純物のチャネル膜表面力も深さ方向への体積濃度のばらつきに 対する閾値電圧の標準偏差 σ Vthとの関係にぉ 、て、 σ Vthが極小となる体積濃度 をチャネル膜の底面部にお!/、て含んで!/、る。このようにして得られた SOI型 MOSFE Tは、 DIBLの変動による Vthのばらつきを抑制することができ、且つ均一のチャネル 不純物分布としたときに比べ、不純物ばらつきによる Vthばらつきを低く抑えることが 可能である。
[0080] 次に、本発明の第 2の実施形態の第 3の変形例について説明する。図 16を参照し て、本変形例に係る半導体装置の製造方法を説明する。先ず、図 16 (a)に示すよう に、従来の方法により、シリコン基板 61上に埋め込み酸ィ匕膜 62、拡散防止層 63、及 びシリコン薄膜 65を順次積層して形成する。その後、トレンチ分離によって素子分離 領域 64を形成する。拡散防止層 63は、例えば、窒化膜若しくは酸ィ匕膜又はそれら の混合膜を堆積すると良い。
[0081] 次に、図 16 (b)に示すように、シリコン薄膜 65及び素子分離領域 64上に犠牲酸化 膜層 66を形成し、第 2の実施形態と同様にして、シリコン薄膜 65に均一に不純物を 導入する。引き続いて、シリコン薄膜 65の不純物が犠牲酸ィ匕膜層 66へ外方拡散す るような条件でァニール処理を行い、シリコン薄膜 65の表面不純物濃度を低下させ る。なお、犠牲酸ィ匕膜層 66に比べ、埋め込み酸ィ匕膜 62におけるチャネル不純物の 拡散速度が十分に遅ければ、拡散防止層 63は形成しなくても良い。図 16 (b)以下 の製造工程は第 2の実施形態と同様であるため、省略する。
[0082] 上記のようにして得られたチャネル領域の不純物の濃度分布を、図 17に示す。図 1 7に示すように、チャネル薄膜に導入されたチャネル深さ方向の不純物濃度は、拡散 防止層に近い領域では一定値であり、チャネル膜表面に近づくにつれ、外方拡散の 効果により減少する。拡散防止層に近い深さ領域における不純物濃度は、チャネル 膜厚の揺らぎ及び不純物のばらつきに起因する Vthばらつきを極小化する濃度に設 定されている。即ち、チャネル膜における不純物の体積濃度分布は、そのゲート長に おける不純物の体積濃度とチャネル膜厚の設計値力 の統計的なばらつき及び不 純物のチャネル膜表面力 深さ方向への体積濃度のばらつきに対する閾値電圧の 標準偏差 σ Vthとの関係にぉ 、て、 σ Vthが極小となる体積濃度をチャネル膜の拡 散防止層に近 、領域にぉ 、て含んで 、る。このようにして得られた SOI型 MISFET は、 DIBLの変動による Vthのばらつきを抑制することができ、且つ均一のチャネル 不純物分布としたときに比べ、不純物ばらつきによる Vthばらつきを低く抑えることが 可能である。 [0083] 次に、本発明の第 2の実施形態の第 4の変形例について説明する。図 18を参照し て、本変形例に係る半導体装置の製造方法を説明する。先ず、図 18 (a)に示すよう に、従来の方法により、シリコン基板 71上に埋め込み酸ィ匕膜 72、シリコン薄膜 73を 順次積層して形成する。その後、トレンチ分離によって素子分離領域 74を形成する 。次に、犠牲酸化膜層 75を形成し、第 2の実施形態と同様にして、シリコン薄膜 73に 、ほぼ均一に不純物を導入する。
[0084] 引き続いて図 18 (b)に示すように、犠牲酸ィ匕膜層 75をエッチングにより除去する。
更に、シリコン薄膜 73中の不純物とは逆の導電型の不純物を含む酸化膜層 76を堆 積し、ァニール処理によって酸ィ匕膜層 76中の不純物を一部シリコン薄膜 73の表面 に拡散させる。その後、エッチングにより酸ィ匕膜層 76を除去する。図 18 (b)以下の製 造工程は第 2の実施形態と同様であるため、省略する。
[0085] 上記のようにして得られたチャネル領域の不純物の濃度分布を、図 19に示す。図 1 9に示すように、チャネル膜中に導入されたチャネル深さ方向の不純物濃度は、埋め 込み酸ィ匕膜に近い領域では一定値であり、チャネル膜表面に近づくにつれ、チヤネ ル不純物と逆の導電型の不純物がチャネル膜表面に導入されたことにより、減少す る。埋め込み酸ィ匕膜に近い深さ領域における不純物濃度は、チャネル膜厚の揺らぎ 及び不純物のばらつきに起因する Vthばらつきを極小化する濃度に設定されている 。即ち、チャネル膜における不純物の体積濃度分布は、そのゲート長における不純 物の体積濃度とチャネル膜厚の設計値からの統計的なばらつき及び不純物のチヤ ネル膜表面力 深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差 σ Vthとの関係にぉ 、て、 σ Vthが極小となる体積濃度をチャネル膜の底面部にぉ ヽ て含んでいる。このようにして得られた SOI型 MISFETでは、チャネル不純物と逆の 導電型の不純物をチャネル薄膜表面に導入することで、チャネル薄膜表面の実効的 な不純物濃度が低下して形成され、 DIBLの変動による Vthのばらつきを抑制するこ とができ、且つ均一のチャネル不純物分布としたときに比べ、不純物ばらつきによる Vthばらつきを低く抑えることが可能である。
[0086] 以上、第 2の実施形態の変形例 1乃至 4は、単位面積あたりのチャネル不純物濃度 がチャネル膜厚に対して下に凸な関数となるように平面 SOI型 MISFETを形成した 例である。
[0087] 次に、本発明の第 3の実施形態に係る半導体装置の製造方法について説明する。
本実施形態は、薄膜チャネル領域に含まれる不純物の単位面積あたりの濃度が、前 記チャネル膜厚が厚 、MISFETほど大きくなり、且つチャネル膜表面カゝら深さ方向 に単位体積あたりの不純物濃度が濃くなるように設定した FinFETの製造方法を開 示するものである。
[0088] 図 20及び図 21を参照して、本実施形態の半導体装置の製造方法を説明する。図 20 (a)乃至 (d)は、第 3の実施形態の半導体装置の製造方法を工程順に示す断面 図であり、図 21 (e)乃至 (g)は、図 20に続く製造方法を工程順に示す断面図である 。先ず、図 20 (a)に示すように、従来の方法により、シリコン基板 81上に、埋め込み 酸ィ匕膜 82、所定の濃度の不純物が均一に導入されたシリコン膜 83を順次積層して 形成する。シリコン膜 83の形成方法は、不純物ドープェピタキシャル成長により、薄 膜 SOIのシリコン層を厚くして形成しても良いし、予め用意した厚膜の SOIのシリコン 層に平均飛程の異なる複数回のチャネル注入又は熱拡散によって、均一に不純物 を導入しても良い。チャネル領域に導入される不純物の濃度は、チャネル膜厚の揺 らぎ及び不純物のばらつきに起因する Vthばらつきを極小化する濃度である。即ち、 チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の体積 濃度とチャネル膜厚の設計値力 の統計的なばらつき及び不純物のチャネル膜表 面力 深さ方向への体積濃度のばらつきに対する閾値電圧の標準偏差 σ Vthとの 関係にお 、て、 σ Vthが極小となる体積濃度を含んで 、る。
[0089] 更に、シリコン膜 83上にハードマスク層を形成する。ハードマスク層は、例えば、二 酸化ケィ素、若しくは窒化珪素又はそれらの混合膜等カゝらなる。次に、レジスト塗布 及び、露光'現像を行い、レジストパターンを得る。このレジストパターンをマスクとして 、ハードマスク層をエッチングして、ハードマスク 84を形成する（図 20 (b)参照）。
[0090] 次に、ハードマスク 84をマスクパターンとして、シリコン膜 83をエッチングし、図 20 ( c)に示すように、フィン 85形状を形成する。
[0091] 次に、図 20 (d)に示すように、犠牲酸化膜層 86を堆積する。続、てァニール処理 を行うことで、フィン 85の表面力も不純物が犠牲酸ィ匕膜層 86へと外方拡散し、図 22 に示すように、フィン 85表面の不純物濃度を減少させる。ここで、犠牲酸化膜層 86に おいては、埋め込み酸ィ匕膜 82及びノヽードマスク 84に比べて、シリコン層 83に導入さ れている不純物の拡散速度が速いことが望ましい。図示しないが、埋め込み酸化膜 8 2とフィン 85との間に、拡散防止層を有していると更に好適である。ハードマスク 84へ の不純物の外方拡散が顕著である場合には、それを補うためにハードマスク 84上か ら垂直に同型の不純物を追カ卩注入してもよ 、。
[0092] 次に、犠牲酸ィ匕膜層 86をエッチングし、フィン 85表面にゲート酸化膜 87を形成す る（図 21 (e) )。ゲート酸ィ匕膜 87形成前に、ハードマスク 84をエッチングしても良いが 、しなくても良い。図 21 (e)では、ハードマスク 84をエッチングした場合を示す。
[0093] 次に、図 21 (f)に示すように、ゲート電極膜を堆積した後、リソグラフィ一により所定 のパターンに加工し、ゲート電極 88を形成する。
[0094] 更に、ゲート電極 88の側部にサイドウォール 89を形成し、これをマスクとしてイオン 注入を行い、自己整合的にソース'ドレーン拡散領域 90を形成し、図 21 (g)に示す ように、本実施形態における FinFETの構成が完成する。
[0095] このようにして作成された本実施形態における FinFETは、薄膜チャネル (フィン） 領域に含まれる不純物の単位面積あたりの濃度力 前記フィン膜厚が厚 、MISFET ほど大きくなり、チャネル膜厚の統計的なばらつき及び不純物ばらつきに起因した Vt hばらつきを抑制することが可能であり、且つ均一のチャネル不純物分布としたときに 比べ、チャネル薄膜中の不純物の総量が低減されているため、不純物ばらつきによ る Vthばらつきを低く抑えることができる。
[0096] また、 FinFETのチャネル領域への不純物の導入方法は、平面 SOIと同様にチヤ ネル注入による方法を適用することもできる。即ち、図 23に示すように、チャネル不純 物の導入方法は、フィンの片側のみからイオン注入を行い、更にその平均飛程はフィ ンの反対側の外方に達するような方法によっても良い。この場合、平面 SOI型 FETと 比較して、チャネル膜厚はフィン幅、チャネル領域中の深さはチャネル領域のイオン 注入面を表面としたときの距離として定義される。
[0097] また、 FinFETの断面形状は、上記の他に π型、 Ω型、ゲート 'オール'アラウンド 型等種々ある力 いずれの場合であっても本実施形態と同様の方法で、チャネル不 純物を導入することができ、これにより Vthの統計ばらつきを低減することができる。
[0098] 次に、本発明の第 4の実施形態に係る半導体装置について説明する。本実施形態 は、本発明を平面型ダブルゲート FETにより実施したものである。図 24は、本発明の 第 4の実施形態における平面型ダブルゲート FETの構成を示す断面図である。本実 施形態においては、薄膜チャネル領域に含まれる不純物の単位面積あたりの濃度が 、前記チャネル膜厚が厚 ヽ MISFETほど大きくなるように薄膜チャネル領域に不純 物が導入されている。
[0099] 図 24に示すように、本実施形態の平面型ダブルゲート FETにお 、ては、半導体基 板 91上に埋め込み酸化膜 92が形成されており、この埋め込み酸ィ匕膜 92上には、ソ ース領域 93、ドレーン領域 94、及びこれらの領域間に設けられた薄膜チャネル領域 95が形成されている。薄膜チャネル領域 95は、上下に対向して形成された 1対のゲ ート電極 97により夫々ゲート絶縁膜 96を介して挟持された形となっており、下方に形 成されたゲート電極 97が埋め込み酸ィ匕膜 92の表面に接している。また、ゲート電極 97と、ソース領域 93及びドレーン領域 94とを隔てるように、ゲート電極 97の側面に はゲート側壁 98が形成され、ゲート側壁 98と薄膜チャネル領域 95との間にはゲート 絶縁膜 96が配置されている。更に、ソース'ドレーン'ゲート電極の各領域は配線さ れている。図示しないが、トランジスタ素子上部には、層間絶縁膜、プラグ及び配線 等が形成され、集積回路としての機能を供する。本実施形態は、上述のように構成さ れた平面型ダブルゲート FETを有する半導体装置、及びこれら複数の平面型ダブ ルゲート FETを有する集積回路である。
[0100] このようにして作成された平面型ダブルゲート FETにお 、て、薄膜チャネル領域に は、チャネル膜厚の揺らぎ及び不純物のばらつきに起因する Vthばらつきを極小化 する濃度の不純物が導入されている点は、第 1乃至第 3の実勢形態と同様である。ま た、チャネル表面の不純物濃度が低減されるようにすることで、 Vthのばらつきを効 果的に抑制することができる。また、イオン注入法は公知の方法を用いることができ、 この他、第 1乃至第 3の実施形態で開示した方法によって、チャネル領域に不純物を 導入しても良い。
[0101] 以上、本発明の第 1乃至第 4の実施形態に開示した例ではいずれも、薄膜チヤネ ルに対する不純物の導入方法に注目して説明した。チャネル領域以外の各部の形 成方法は、本発明の特許請求の範囲力 把握される本発明の技術的範囲内で種々 の変更が可能である。例えば、ソース'ドレーン部は、薄膜チャネル領域より厚い膜厚 を有していても良いし、ソース'ドレーン部を金属により形成し、所謂ショットキー'ソー ス 'ドレーンの構造としても良い。また、ゲート電極の材料はポリシリコンを用いても良 いし、適切な仕事関数を持つ金属を用いても良い。
産業上の利用可能性
本発明は、薄膜チャネルを有する MISFETを含む集積回路に適用することができ る。

Claims

請求の範囲
[1] 絶縁膜上に半導体層からなるチャネル膜が形成された複数個の MISFETを有し、 前記各 MISFETのチャネル膜厚は相異なり、前記チャネル膜に含まれる不純物の 単位面積あたりの濃度力 チャネル膜厚が厚い MISFETほど大きくなるという相関関 係が成立することを特徴とする集積回路。
[2] 前記複数個の MISFETのチャネル膜厚は設計値が同一であり、且つ各 MISFETの チャネル膜厚の相異は設計値力 の統計的なばらつきによるものであることを特徴と する請求項 1に記載の集積回路。
[3] 前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に比例することを特徴と する請求項 1又は 2に記載の集積回路。
[4] 前記不純物の単位面積あたりの濃度は、前記チャネル膜厚に対し下に凸な関数で あることを特徴とする請求項 1又は 2に記載の集積回路。
[5] 絶縁膜上に半導体層からなるチャネル膜が形成された複数個の MISFETを有し、 前記チャネル膜における不純物の体積濃度分布は、そのゲート長における不純物の 体積濃度とチャネル膜厚の設計値力ゝらの統計的なばらつきに対する閾値電圧の標 準偏差 σ Vthとの関係において、前記閾値電圧の標準偏差 σ Vthが極小となる体 積濃度を含むことを特徴とする集積回路。
[6] 前記複数個の MISFETのチャネル膜厚は設計値が同一であり、且つ各 MISFETの チャネル膜厚の相異は設計値力 の統計的なばらつきによるものであることを特徴と する請求項 5に記載の集積回路。
[7] 15乃至 80nmの範囲の前記ゲート長 Lにおいて、前記閾値電圧の標準偏差 σ Vth が極小となる前記不純物の体積濃度 Nchは、— c≤log (Nch) +a-log (L)— b
10 10
≤c (但し、 a= l. 33、b = 19. 9、 c = 0. 4)を満たすこと特徴とする請求項 5又は 6に 記載の集積回路。
[8] 前記不純物のチャネル膜表面力 深さ方向への体積濃度分布は、深さによらず一定 であることを特徴とする請求項 5乃至 7のいずれか 1項に記載の集積回路。
[9] 前記不純物のチャネル膜表面力 深さ方向への体積濃度分布は、深さが深いほど 高濃度であることを特徴とする請求項 5乃至 7のいずれか 1項に記載の集積回路。
[10] 前記チャネル膜底面における体積濃度は、前記閾値電圧の標準偏差 σ Vthが極小 となる体積濃度であることを特徴とする請求項 9に記載の集積回路。
[11] 前記 MISFETはダブルゲート型であって、前記不純物のチャネル膜表面力 膜厚 方向への体積濃度分布は、前記チャネル膜の一方の表面では低ぐ且つ他方の表 面では高いものであることを特徴とする請求項 1乃至 10のいずれか 1項に記載の集 積回路。
[12] 前記 MISFETは、 FinFET、 SOI型 FET、又は平面ダブルゲート型 FETであること を特徴とする請求項 1乃至 10のいずれ力 1項に記載の集積回路。
[13] 絶縁膜上に半導体層からなるチャネル膜が形成された MISFETを有する半導体装 置の製造方法であって、チャネル膜に含まれる不純物の単位面積あたりの濃度が、 チャネル膜厚が厚 ヽ MISFETほど大きくなるように前記チャネル膜に不純物を導入 することを特徴とする半導体装置の製造方法。
[14] 絶縁膜上に半導体層からなるチャネル膜が形成された MISFETを有する半導体装 置の製造方法であって、前記チャネル膜における不純物の体積濃度分布は、そのゲ ート長における不純物の体積濃度とチャネル膜厚の設計値力 の統計的なばらつき に対する閾値電圧の標準偏差 σ Vthとの関係において、前記閾値電圧の標準偏差 σ Vthが極小となる体積濃度を含むように、前記不純物を前記チャネルに導入する ことを特徴とする半導体装置の製造方法。
[15] 絶縁膜上に半導体層からなるチャネル膜が形成された MISFETを有する半導体装 置の製造方法であって、前記チャネル膜における不純物の体積濃度分布は、そのゲ ート長における不純物の体積濃度とチャネル膜厚の設計値力 の統計的なばらつき 及び不純物の深さ方向の体積濃度のばらつきに対する閾値電圧の標準偏差 σ Vth との関係において、前記閾値電圧の標準偏差 σ Vthが極小となる体積濃度を含むよ うに、前記不純物を前記チャネルに導入することを特徴とする半導体装置の製造方 法。
[16] 前記不純物を導入する工程は、平均飛程距離の異なる複数回のイオン注入により実 施することを特徴とする請求項 13乃至 15のいずれか 1項に記載の半導体装置の製 造方法。
[17] 前記不純物を導入する工程は、前記不純物のチャネル膜表面力 深さ方向への体 積濃度分布のピークが、設計上のチャネル膜底面より深 ヽ位置となるようなイオン注 入を含むことを特徴とする請求項 13乃至 16のいずれか 1項に記載の半導体装置の 製造方法。
[18] 前記不純物を導入する工程は、前記チャネル膜の両面に反転層が形成されて動作 する前記 MISFETにお!/、て、前記チャネル膜の一方の面からイオン注入を実施し、 前記イオンの平均飛程が前記チャネル膜の他方の面の前記チャネル膜領域外側に 設定されるようなイオン注入を含むことを特徴とする請求項 13乃至 16のいずれか 1 項に記載の半導体装置の製造方法。
[19] 前記不純物を導入する工程は、前記チャネル膜領域をェピタキシャル成長するとき に同時に行うことを特徴とする請求項 13乃至 15のいずれか 1項に記載の半導体装 置の製造方法。
[20] 前記不純物を導入する工程は、前記不純物の外方拡散によって前記チャネル膜表 面の前記不純物を低減させる工程を含むことを特徴とする請求項 13乃至 19のいず れか 1項に記載の半導体装置の製造方法。
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