JP2012501545A - ３次元マルチゲートｍｏｓｆｅｔの製造に有用であるバルクシリコンウェハー製品 - Google Patents
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Abstract
３次元トランジスタの製造に用いられる半導体構造の作製方法を提供する。この半導体構造は、シリコン基板およびエピタキシャル層を備え、このエピタキシャル層は終点検出エピタキシャル領域を備え、この終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含む。
Description
本発明は、３次元トランジスタの製造に有用であるシリコンウェハーの生産方法に関する。
しばしばマルチゲートＦＥＴ（「ＭＵＧＦＥＴ」）、「フィンＦＥＴ」、または「トリゲートＦＥＴ」と称される３次元金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）は、短チャネル効果に関する問題を緩和するために、３２ｎｍ技術ノードにおける相補型金属酸化膜半導体（「ＣＭＯＳ」）デバイスの製造に適応されることが期待されている。３次元ＭＯＳＦＥＴの製造において、当該技術分野において「フィン」と称される、トランジスタの本体となる隆起した立方体のシリコンを作るために、シリコンをマスクドエッチングすることが要求される。３次元トランジスタの製造の際、フィンの長さ、深さ、および高さの制御が主要なプロセス制御要因となる。フィンの通常の高さは、約５０ｎｍから約１００ｎｍである。フィンの高さを制御する手段は、シリコンウェハーに依存する。フィンの長さおよび深さは、デバイス制御において、フォトリソグラフィおよびエッチングにより制御される。フィンが形成された後、次に、トランジスタのゲート、ソース、およびドレインがシリコンフィンの周囲に形成される。
絶縁体上シリコン（「ＳＯＩ」：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハーは、３次元トランジスタの開発に関して研究の中心となってきた。なぜなら、フィンのプラズマエッチングを行う間、シリコンとシリコン酸化物との間のエッチング速度選択性のために、ＳＯＩウェハーの埋め込み酸化物層が当然のエッチストップとなるからである。したがって、ＳＯＩ膜の厚さが、膜の高さと高さの均一性を決定する。図１は、酸化物層５を含むＳＯＩウェハー基板３上に作られた３次元ＭＯＳＦＥＴ１を示す図である。シリコンフィン７は、ソース９およびドレイン１１がその端部に接触する、隆起された自立型のシリコンの長方形体であり、シリコンフィン７は、シリコンフィン７の３つの側面上に、シリコンフィン７を包囲するゲート誘電体および電極を有する。トランジスタゲート長は、ゲート寸法１３により決定される。トランジスタゲート幅は、フィンの高さにより決定される。
しかし、ＳＯＩウェハーは、３次元トランジスタのデバイス性能の改善に寄与するものではない。ＳＯＩウェハーは、研磨されたバルクウェハーまたはエピタキシャルウェハーと比較して、熱伝導性を低下させ得る。さらに、ＳＯＩウェハーの使用は、非ＳＯＩバルクウェハー上における３次元トランジスタの作製と比較して、コストの観点から不利である。H. Wong、"Beyond The Conventional Transistor、IBM J. Res. & Dev.、VOL46 NO 2/3 March/May 2002、B. Doyleら"Tri- Gate Fully Depleted CMOS Transistors: Fabrication, Design and Layout"、VLSI Symposium 2003、およびJ. Kavalierosら、"Tri- Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering"、VLSI Symposium 2006を参照されたい。
図２は、T. Parkら、"Fabrication of Body-Tied FinFETs Using Bulk Wafers," VLSI Symposium 2003、およびK. Okanoら、"Process Integration Technology and Device Characteristics of CMOS FinFET on Bulk Silicon Substrate with Sub-lOnm Fin Width and 20nm Gate Length," IEDM 2005において報告された研究に基づいて、バルクシリコン基板１７上に作られた３次元トランジスタ１５の断面図である。約２００ｎｍから約３００ｎｍの深さのトレンチがシリコンに、エッチングによって形成され、それにより、約２００ｎｍから約３００ｎｍの全フィン高さを有するフィン１９が形成される。次に、ＳｉＮ層２１およびＳｉＯ２層２３が加えられ、その結果、全フィン高さの１／３から１／２程度の活性層高さが画成される。ゲート誘電体２５および電極は、フィン１９を、その３つの側面上で包囲する。フィン１９の頂部は、所望の長さおよび深さに調整される。バルクウェハーに関しては、全フィン高さは、エッチング処理により決定されるが、活性トランジスタフィンの高さは、全フィン高さから、ＳｉＮ層と、フィンの頂部の後続のトリミングとを差し引いた高さとなる。バルクウェハーにおいては、ＳＯＩウェハー上に存在する酸化物エッチストップが、組み込まれていないため、トランジスタの処理に関して、問題が生じることとなる。
したがって、バルクウェハーにおける３次元トランジスタの製造は、フィンに対してプラズマエッチングが行われる間に終点検出を提供し、それによりフィン高さを決定し得る層を、表面付近に追加することにより改善され得る。これは、デバイス製造の間に、エッチング速度に変化を生じさせ得る濃度、すなわち終点検出を提供し得る濃度において注入種のイオン注入を行うことにより、達成され得る。イオン注入を行うことにより、正確な深さ制御が全ウェハー表面エリアにわたって可能となり、正確な供給量制御および化学種の選択における柔軟性が提供される。しかし、注入種がデバイス領域に浸透し、シリコン格子が混乱すると、マイナスの効果も生じる。イオン注入の後は、注入種をシリコン格子へと活性化し、イオン注入により生じた残留損傷を除去または低減するために、熱アニールが必要となる。イオン注入に関する別の潜在的な不利は、イオン注入種の深さ分布が広いことである。この分布の広さは、正確な高さのフィンを画成するための後続のエッチング処理の能力を左右し得る。
米国特許第６，６４２，０９０号において、バルク基板におけるフィン高さ制御のための、２つのイオン注入方法が開示されている。１つの方法では、イオン注入の損傷により、損傷されたトレンチ部分と損傷されていないフィンとの間でエッチング速度の相違が生じる。別の方法では、プラズマエッチングの間に検出され得る不純物を使用して、マーカー層が注入される。
本発明の態様のうち、３次元トランジスタの製造に用いられるに適したシリコンウェハーの作製方法の提供に注目することができる。このシリコンウェハーは、エピタキシャル成膜により形成された終点検出領域を備える。それにより、終点検出層を形成するためのイオン注入法の潜在的な損害効果を回避することができる。
したがって、簡潔には、本発明は、半導体構造に関するものである。この半導体構造は、（ａ）中心軸と、中心軸に略垂直である前部表面および後部表面と、前部表面および後部表面の間にあり且つ前部表面および後部表面に平行である中心平面と、周縁端部と、中心軸から周縁端部へと延長する半径とを有するシリコン基板、および（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、エピタキシャル層の後部表面はシリコン基板の前部表面に連続する。このエピタキシャル層は、（１）エピタキシャル層の前部表面から中心平面へと測定して平均横断距離Ｄ１だけ延長する表面エピタキシャル領域と、（２）表面エピタキシャル領域から中心平面へと測定して平均横断距離Ｄ２だけ延長する終点検出エピタキシャル領域と、（３）終点検出エピタキシャル領域から中心平面へと測定して平均横断距離Ｄ３だけ延長するバルクエピタキシャル領域と、を備える。さらに、終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含み、その終点検出不純物は、表面エピタキシャル領域の終点検出不純物の濃度の少なくとも１００倍の濃度で終点検出エピタキシャル領域に存在する。
本発明は、さらに、半導体構造の作製方法にも関する。この半導体構造は、（ａ）中心軸と、中心軸に略垂直である前部表面および後部表面と、前部表面および後部表面の間にあり且つ前部表面および後部表面に平行である中心平面と、周縁端部と、中心軸から周縁端部へと延長する半径とを有するシリコン基板、および（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、エピタキシャル層の後部表面はシリコン基板の前部表面に連続する。この作製方法は、シリコン基板の前部表面上にバルクエピタキシャル領域を形成することと、バルクエピタキシャル領域上に終点検出エピタキシャル領域を形成することと、終点エピタキシャル領域上に表面エピタキシャル領域を形成することとを含む。終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含み、その終点検出不純物は、表面エピタキシャル領域の終点検出不純物の濃度の少なくとも１００倍の濃度で終点検出エピタキシャル領域に存在する。
本発明は、またさらに、半導体構造の作製方法にも関する。この半導体構造は、（ａ）中心軸と、中心軸に略垂直である前部表面および後部表面と、前部表面および後部表面の間にあり且つ前部表面および後部表面に平行である中心平面と、周縁端部と、中心軸から周縁端部へと延長する半径とを有するシリコン基板、および（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、エピタキシャル層の後部表面は、シリコン基板の前部表面に連続し、前部表面は、フィンを有する。この作製方法は、エピタキシャル層を、シリコン基板の前部表面上に形成することを含み、エピタキシャル層は、エピタキシャル層の前部表面から中心平面へと延長する表面エピタキシャル領域および表面エピタキシャル領域から中心平面へと延長する終点エピタキシャル領域を備え、終点検出エピタキシャル領域は、表面エピタキシャル領域の終点検出不純物の濃度の少なくとも１００倍の濃度で終点検出エピタキシャル領域に存在する、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含むことと、表面エピタキシャル領域をエッチングしてエピタキシャル層の前部表面にフィンを形成することと、表面エピタキシャル領域がエッチングされる間、チャンバーガスの組成を監視することと、チャンバーガスの組成が少なくとも約２０％の終点検出不純物の濃度増加を示すとき、エッチングを停止することとを含む。
他の目的および特徴は、以後の部分において、部分的に明らかにされ、部分的に指摘されるであろう。
これらの図面全てを通じて、対応する参照文字は、対応する構成部品を示すものである。
本発明は、３次元トランジスタを製造するための半導体構造の作製方法に関する。この半導体構造は、シリコンウェハー基板およびエピタキシャル層を備え、このエピタキシャル層は、３次元トランジスタ作製に適した終点検出領域を備える。終点検出領域はエピタキシャル成膜により形成されるため、フィン高さの制御がより正確に行われ得る。この半導体構造は、ＳＯＩウェハーの作製と比較して、３次元トランジスタの製造に使用するために、低コストで製造され得る。さらに、この半導体構造は、シリコン格子構造を損傷し得るイオン注入法により作製されるものではない。このことにより、格子構造に対する損傷を修復し注入されたドーパント原子を活性化するために、注入後の半導体構造の熱アニールの必要性がさらに回避される。
一般に、本発明に係る半導体構造は、エピタキシャル成膜により、３次元トランジスタを製造するために作製されるものである。エピタキシャル堆積層の成膜が行われる間、例えば、ガスの組成、反応温度等の成膜条件が細心の注意を持って調整され、その結果、エピタキシャル層内に薄い領域が形成される。なお、このエピタキシャル層は、ウェハーのエピタキシャル領域にフィン（単数または複数）を形成する後続のエッチング処理の間に終点を示す終点検出不純物がドーピングされたものである。この点に関して、本発明に係るエピタキシャル成膜プロセスは、エピタキシャル成膜条件を制御することにより、（１）シリコンウェハー基板の前部表面上にバルクエピタキシャル領域を、（２）バルクエピタキシャル領域上に終点検出エピタキシャル領域を、および（３）終点検出エピタキシャル領域上に表面エピタキシャル領域を形成することを含む。
この方法において、バルクエピタキシャル領域および表面エピタキシャル領域を形成する間のガスの組成は、例えば、ＳｉＨ４、ＳｉＣｌ３Ｈ等の、エピタキシャル層を成膜するための従来の任意の組成であり得る。これらのエピタキシャル領域は、従来から知られているように、Ｐ型ドーパント（例えば、ホウ素）またはＮ型ドーパント（例えば、Ａｓ、Ｐ）でドーピングされてもよい。終点検出エピタキシャル堆積領域を成膜するためのガスの組成は、終点検出エピタキシャル堆積領域の形成が行われる間に終点検出エピタキシャル堆積領域に終点検出不純物を成膜するために、変化される。終点検出不純物は、終点検出不純物がデバイスの電気的特性に影響しないよう、電気的活性ドーパント原子でないことが好ましい。さらに、終点検出エピタキシャル堆積領域における終点検出不純物の成膜は、不整合転位を生じさせるような高い濃度では行われないことが好ましい。加えて、終点検出不純物は、フィンのエッチングの後、シリコン酸化の間に、容易に消耗され除去されることが好ましい。これらの制限を満足する不純物は、ゲルマニウムおよび炭素を含み、特に、炭素が好ましい。
Ａ．シリコン基板
概して、本発明の方法によりエピタキシャ層が成膜されるシリコン基板は、従来のチョクラルスキー（「Ｃｚ」）結晶成長法により成長した単結晶インゴットからスライスされるシリコンウェハーであり得、通常１５０ｍｍ、２００ｍｍ、３００ｍｍ、４００ｍｍ、またはそれより大きい公称直径を有する。このシリコンウェハーは、Ｃｚ成長法により得られ得る任意の結晶構造、すなわち１００面、１１０面、１１１面、その他を有する結晶からスライスすることができる。このウェハーは研磨されてもよく、またあるいは、研磨ではなくラッピングまたはエッチングされてもよい。係る方法、ならびに標準的なシリコンスライシング、ラッピング、エッチング、および研磨技術が、例えば、F. Shimura、Semiconductor Silicon Crystal Technology、Academic Press、1989、およびSilicon Chemical Etching、(J. Grabmaierら) Springer-Verlag、New York、1982（これらは、参照することにより本明細書に援用される）に開示されている。ウェハーは、当業者に知られている標準的な方法により研磨および洗浄されることが好ましい。例えば、W. C. O' Maraら、Handbook of Semiconductor Silicon Technology、Noyes Publicationsを参照されたい。
図３を参照すると、シリコン基板は、中心軸３３と、前部表面３５と、後部表面３７と、前部表面および後部表面の間に存在し且つ前部表面および後部表面に平行である仮想の中心平面３９と、周縁端部４１と、中心軸から周縁端部へと延長する半径４３とを備えるシリコンウェハー３１であり得る。この文脈における用語「前部」および用語「後部」は、ウェハー３１における、２つの主要な略平面状の表面を区別するために用いるものである。ウェハー３１の（本明細書での意味における）前部表面３５は、後に電子デバイスがその上に作られる表面であるとは限らず、またウェハー３１の（本明細書での意味における）後部表面３７も、電子デバイスがその上に作られる表面に対して逆側にある主要表面であるとは限らない。加えて、シリコンウェハーは通常は、何らかの全厚変動（ＴＴＶ：ｔｏｔａｌ ｔｈｉｃｋｎｅｓｓ ｖａｒｉａｔｉｏｎ）、ワープ（そり）、およびボウ（曲がり）を有するため、前部表面上の各点と後部表面上の各点の中点が正確に１つの平面上に位置するとは限らない。しかし実際問題として、ＴＴＶ、ワープ、およびボウが通常は非常に小さいため、上述の各中点は、前部表面および後部表面からほぼ等距離にある仮想の中心平面上に近似的に位置すると言うことができる。
単結晶シリコンウェハーは、１つまたは複数のＮ型ドーパントまたはＰ型ドーパントでドーピングされてもよい。一般的なＮ型ドーパントは、リン、ヒ素、およびアンチモンを含む。一般的なＰ型ドーパントは、ホウ素、アルミニウム、およびガリウムを含む。１つの好適な実施形態では、３次元トランジスタの製造に用いられるウェハー基板は、Ｐ型ドーパントでドーピングされる。さらに好ましくは、ウェハーはホウ素でドーピングされる。ドーパント濃度は、１０１３ドーパント原子／ｃｍ３（約０．０００２ＰＰＭＡ）から約２ｘ１０１９ドーパント原子／ｃｍ３（約２００ＰＰＭＡ）の間であり得る。これは、約１０００Ωｃｍから約０．００５Ωｃｍの範囲の抵抗率に相当する。１つの好適な実施形態では、シリコン基板は、約１０１８ドーパント原子／ｃｍ３（約２０ＰＰＭＡ）から約１０１９ドーパント原子／ｃｍ３（約２００ＰＰＭＡ）の濃度のホウ素で多量にドーピングされる。これは、約０．０４Ωｃｍから約０．００９Ωｃｍの範囲の抵抗率に相当する。
一般に、Ｃｚ法により成長したシリコン基板は、約１０１７ドーパント原子／ｃｍ３（約２ＰＰＭＡ）から約１０１８ドーパント原子／ｃｍ３（約２０ＰＰＭＡ）の範囲内の任意の酸素濃度の酸素を含むものである。チョクラルスキー成長法の結果、単結晶シリコン中に不純物として低濃度の置換炭素が存在し得る。通常、単結晶シリコンは、約５ｘ１０１６原子／ｃｍ３、好ましくは約１ｘ１０１６原子／ｃｍ３、さらに好ましくは約５ｘ１０１５原子／ｃｍ３より低い炭素を有する。
Ｂ．エピタキシャル層
３次元トランジスタの製造に使用される半導体構造は、シリコン基板の表面上にエピタキシャル層を備える。再び図３を参照すると、エピタキシャル層４３は、シリコン基板３１の前部表面３５上に、シリコン基板３１の後部表面３７上に、またはシリコン基板の前部表面および後部表面の両方の上に成膜されてもよい。１つの実施形態では、エピタキシャル層４３は、シリコン基板の１つの表面上に、好ましくは、シリコン基板の前部表面３５上に成膜される。なお、このシリコン基板３１の前部表面３５は、後続の処理の間に３次元トランジスタが作られる表面である。エピタキシャル層４５は、前部表面４７および後部表面４９を備える。この点に関して、エピタキシャル層の後部表面４９は、シリコンウェハー基板３１の前部表面３５に連続するエピタキシャル層の表面である。
エピタキシャル層４５は、概して、約１マイクロメートルから約６マイクロメートルの厚さ（すなわち、エピタキシャル層の前部表面４７からエピタキシャル層の後部表面４９へと測定する平均横断距離）に成膜される。なお、この厚さは、高性能論理デバイスおよび記憶デバイスの製造に使用されるウェハーに対して十分な厚さである。エピタキシャル層４５は、さらに一般的には、約２マイクロメートルから約４マイクロメートルの厚さに、より好ましくは、約２マイクロメートルから約３マイクロメートルの厚さに成膜される。
ここで図４を参照すると、エピタキシャル層が成膜されるシリコンウェハー基板５１の断面図が示されている。このエピタキシャル層は、３つの別個の領域、すなわち（１）エピタキシャル層の前部表面からシリコン基板の中心平面へと測定して平均横断距離Ｄ１だけ延長する表面エピタキシャル領域５３と、（２）表面エピタキシャル領域からシリコン基板の中心平面へと測定して平均横断距離Ｄ２だけ延長する終点検出エピタキシャル領域５５と、（３）終点検出エピタキシャル領域からシリコン基板の中心平面へと測定して平均横断距離Ｄ３だけ延長するバルクエピタキシャル領域５７とを備える。
バルクエピタキシャル領域５７は、概して、エピタキシャル層の最も厚い部分を含む。なぜなら、３次元トランジスタ製造のためのフィン高さは、エピタキシャル層の全体の厚さと比較して、薄いためである。終点検出エピタキシャル領域からシリコン基板の中心平面へと測定するバルクエピタキシャル領域５７の平均横断距離Ｄ３は、一般に、ウェハーの意図された用途およびデバイス製造の仕様に応じて変動する。次に、これらの考察に基づいて、エピタキシャル層の全体の厚さ、終点検出エピタキシャル領域の全体の厚さ、および表面エピタキシャル領域の全体の厚さが決定され、それらは以下でさらに詳細に説明される。概して、バルクエピタキシャル領域の平均横断距離は、エピタキシャル層の頂部から約１００ｎｍから約３００ｎｍまでの部分を除いて、エピタキシャル層全体におよび、例えば、エピタキシャル層の厚さが約２マイクロメートルである場合、バルクエピタキシャル領域の平均横断距離は、したがって、約１．７マイクロメートルから約１．９マイクロメートルの範囲となり得る。
一般に、エピタキシャル処理条件は、極めて低い濃度の終点検出不純物を含むバルクエピタキシャル領域が成膜されるよう、制御される。「終点検出不純物」は、本明細書では、炭素およびゲルマニウム等の、フィン製造の間にプラズマエッチングの終点を示すために加えられる非電気的活性ドーパント原子を含むものであると理解される。本明細書で用いられる「終点検出不純物」は、ヒ素、リン、およびホウ素等の、エピタキシャル層の電気的特性を変化させるために一般に用いられる電気的活性ドーパント原子にまで意味が及ぶことはない。エピタキシャル成膜条件は、終点検出不純物の検出限界よりも低い終点検出不純物を有するバルクエピタキシャル領域を生じさせるよう選択されることが好ましい。この検出限界は、現時点では、２次イオン質量分析法（ＳＩＭＳ：ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）の測定によると、約１ｘ１０１６原子／ｃｍ３（約０．２ＰＰＭＡ）である。現時点の実験手順を用いて、バルクエピタキシャル領域における終点検出不純物濃度を、約５ｘ１０１６原子／ｃｍ３（約１ＰＰＭＡ）より低く、好ましくは約１ｘ１０１６原子／ｃｍ３（約０．２ＰＰＭＡ）より低く、好ましくは約５ｘ１０１５原子／ｃｍ３（約０．１ＰＰＭＡ）より低く、さらにより好ましくは約１ｘ１Ｏ１５原子／ｃｍ３（約０．０２ＰＰＭＡ）、約１ｘ１Ｏ１４原子／ｃｍ３、約１ｘ１Ｏ１３原子／ｃｍ３、または約１ｘ１０１２原子／ｃｍ３より低くなるまでにも、制限することができる。
バルクエピタキシャル領域は、電気的に活性なＮ型ドーパントまたはＰ型ドーパントを含んでもよい。典型的なＮ型ドーパントは、リン、ヒ素、およびアンチモンを含む。典型的なＰ型ドーパントは、ホウ素、アルミニウム、およびガリウムを含む。１つの実施形態では、バルクエピタキシャル領域は、Ｐ型ドーパントでドーピングされる。より好ましくは、バルクエピタキシャル領域は、ホウ素でドーピングされる。ドーパント濃度は、約１ｘ１０１４ドーパント原子／ｃｍ３（約０．００２ＰＰＭＡ）から約２ｘ１０１６ドーパント原子／ｃｍ３（約０．４ＰＰＭＡ）の間で変動し得る。このドーパント濃度は、約１３１Ωｃｍから約０．７７Ωｃｍの間の抵抗率に相当する。好ましくは、バルクエピタキシャル領域におけるドーパント原子の濃度は、約１ｘ１０１５ドーパント原子／ｃｍ３（約０．０２ＰＰＭＡ）から約１０１６ドーパント原子／ｃｍ３（約０．２ＰＰＭＡ）の間である。これは、約１３Ωｃｍから約１．４Ωｃｍの間の抵抗率に相当する。エピタキシャル成膜条件は、全エピタキシャル領域、すなわちバルク領域、終点検出領域、および表面領域が、実質的に同一濃度の同一の電気的活性ドーパントでドーピングされるものであることが好ましい。そうすることにより、全エピタキシャル領域が、電気的特性に関して実質的に全体的に均質となる。
バルクエピタキシャル領域の成膜が行われた後、エピタキシャル成膜処理条件（例えば、ガス混合物、温度）は、成長するエピタキシャル層に終点検出不純物原子を成膜し、それによりエピタキシャル層の組成に急激な遷移を生じさせるために、変更することができる。エピタキシャル成膜が行われる間のガス混合物の組成の変化は即座に行われるものではないため、バルクエピタキシャル領域と終点検出エピタキシャル領域との間に狭い遷移領域が存在し得、その領域は、バルクエピタキシャル領域における低濃度から終点検出エピタキシャル領域における所望の濃度へと至る、急勾配の増加する終点検出不純物濃度により特徴付けられる。
図４を参照すると、終点検出領域５５は、表面エピタキシャル領域５３から中心平面へと測定して約５ｎｍから約１００ｎｍの平均横断距離Ｄ２（例えば、約１０ｎｍから約５０ｎｍ、またはさらに、約１０ｎｍから約２５ｎｍ）だけ延長する。いくつかの実施形態では、終点検出領域の厚さは、約８ｎｍから約１２ｎｍの範囲（例えば、１０ｎｍ）となり得る。
終点検出エピタキシャル領域は、表面エピタキシャル領域における濃度よりも実質的に高い濃度の終点検出不純物を含む。また終点検出不純物は、表面エピタキシャル領域およびバルクエピタキシャル領域の両方における濃度よりも著しく高い濃度で、終点検出エピタキシャル領域に存在することが好ましい。本明細書で用いられる終点検出不純物は、終点検出不純物が、最終的な半導体基板の、例えば抵抗率等の、電気的特性に影響することがないような、非電気的活性ドーパント原子である。したがって、終点検出不純物は、例えば、ホウ素、リン、またはヒ素等の、電気的活性ドーパント原子を含まない。終点検出不純物はまた、例えば、シリコン酸化に続くフィンエッチングが行われる間等の、後続の３次元トランジスタ処理工程の間に容易に消耗および除去され得るよう、選択される。これらの要件を満足する典型的な不純物は、炭素、ゲルマニウム、さらには炭素とゲルマニウムの組み合わせをも含む。１つの好適な実施形態において、表面エピタキシャル領域における濃度よりも実質的に高い濃度で終点検出エピタキシャル領域に存在する終点検出不純物は、炭素である。
概して、終点検出エピタキシャル領域における終点検出不純物は、表面エピタキシャル領域における終点検出不純物の少なくとも１００倍の濃度で存在する。終点検出エピタキシャル領域における終点検出不純物の濃度は、表面エピタキシャル領域における終点検出不純物の少なくとも１０００倍の濃度（例えば、表面エピタキシャル領域における終点検出不純物の少なくとも１０，０００倍の濃度）であることが好ましい。不純物の絶対濃度に関して、終点検出不純物は、約１ｘ１０１７原子／ｃｍ３（約２ＰＰＭ）から約５ｘ１Ｏ１９原子／ｃｍ３（約１０００ＰＰＭＡ）の濃度（例えば、約５ｘ１０１７原子／ｃｍ３（約１０ＰＰＭ）から約５ｘ１０１９原子／ｃｍ３（約１０００ＰＰＭＡ））で終点検出エピタキシャル領域に存在し得る。
終点検出エピタキシャル領域は、上述した終点検出不純物に加えて、電気的に活性なＮ型ドーパントまたはＰ型ドーパントをさらに含んでもよい。一般的なＮ型ドーパントは、リン、ヒ素、およびアンチモンを含む。一般的なＰ型ドーパントは、ホウ素、アルミニウム、およびガリウムを含む。１つの好適な実施形態では、終点検出エピタキシャル領域は、Ｐ型ドーパントでドーピングされる。より好ましくは、終点検出エピタキシャル領域は、ホウ素でドーピングされる。ドーパント濃度は、約１ｘ１０１４ドーパント原子／ｃｍ３（約０．００２ＰＰＭＡ）から約２ｘ１０１６ドーパント原子／ｃｍ３（約０．４ＰＰＭＡ）の間で変動し得る。これは、約１３１Ωｃｍから約０．７７Ωｃｍの抵抗率に相当する。終点検出エピタキシャル領域におけるドーパント原子の濃度は、約１ｘ１０１５ドーパント原子／ｃｍ３（約０．０２ＰＰＭＡ）から約１０１６ドーパント原子／ｃｍ３（約０．２ＰＰＭＡ）であることが好ましい。これは、約１３Ωｃｍから約１．４Ωｃｍの抵抗率に相当する。
終点検出エピタキシャル領域の成膜の後、エピタキシャル成膜処理条件（例えば、ガス混合物、温度）は、成長するエピタキシャル層に注入される終点検出不純物の濃度を低下させ、フィンが形成される機能的表面エピタキシャル領域を成長させるよう、再び変更され得る。エピタキシャル成膜が行われる間、ガス混合物の組成の変化は即座に行われるものではないため、終点検出エピタキシャル領域と表面エピタキシャル領域との間に狭い遷移領域が存在し得、その領域は、終点検出エピタキシャル領域における所望の不純物濃度から表面エピタキシャル領域における低濃度へと至る、急勾配の減少する終点検出ドーパント濃度により特徴付けられる。
再び図４を参照すると、表面エピタキシャル領域５３は、エピタキシャル層の前部表面からシリコン基板の中心平面へと測定して、約５０ｎｍから約４００ｎｍ、約１００ｎｍから約４００ｎｍ、約１００ｎｍから約３００ｎｍ、または約２００ｎｍから約３００ｎｍの平均横断距離Ｄ１だけ延長する。３次元トランジスタの製造に有用なフィンは、表面エピタキシャル領域をエッチングすることにより作られるので、表面エピタキシャル領域の全厚変動を最小とするため、表面エピタキシャル領域の成膜を注意深く制御することが好ましい。表面エピタキシャル領域の全厚変動は、以下の式により算出される。
ＴＴＶ（単位：％）＝［（Ｍａｘｉｍｕｍｔｄ−Ｍｉｎｉｍｕｍｔｄ）／ｓｔｄ ｄｅｖ］ｘ１００
式中、ＴＴＶ(単位：％)はパーセンテージで表現した全厚変動、Ｍａｘｉｍｕｍｔｄは表面エピタキシャル領域の最大横断距離、Ｍｉｎｉｍｕｍｔｄは表面エピタキシャル領域の最小横断距離、および、ｓｔｄ ｄｅｖは標準偏差である。全厚変動は、一般に、約０．５％から約４％であるが、約１％から約２％であることが好ましい。
上述のように、終点検出エピタキシャル領域における終点検出不純物濃度は、表面エピタキシャル領域における不純物濃度の少なくとも１００倍、少なくとも１０００倍、さらには少なくとも１０，００Ｏ倍であることが好ましい。エピタキシャル成膜条件は、終点検出不純物の検出限界よりも小さい終点検出不純物を有する表面エピタキシャル領域が生じるよう選択されることが好ましい。この検出限界は、現時点では、２次イオン質量分析法（ＳＩＭＳ）の測定によると、約１ｘ１０１６原子／ｃｍ３（約０．２ＰＰＭＡ）である。現時点の実験手順を用いて、表面エピタキシャル領域における終点検出不純物の濃度が、約５ｘ１０１６原子／ｃｍ３（約１ＰＰＭＡ）より低く、好ましくは約１ｘ１０１６原子／ｃｍ３（約０．２ＰＰＭＡ）より低く、好ましくは約５ｘ１０１５原子／ｃｍ３（約０．１ＰＰＭＡ）より低く、さらにより好ましくは約１ｘ１０１５原子／ｃｍ３（約０．０２ＰＰＭＡ）、約１ｘ１０１４原子／ｃｍ３、約１ｘ１０１３原子／ｃｍ３、さらに約１ｘ１０１２原子／ｃｍ３より低くなるよう、制限することができる。
表面エピタキシャル領域は、電気的に活性なＮ型ドーパントまたはＰ型ドーパントをさらに含んでもよい。一般的なＮ型ドーパントは、リン、ヒ素、およびアンチモンを含む。一般的なＰ型ドーパントは、ホウ素、アルミニウム、およびガリウムを含む。１つの好適な実施形態では、表面エピタキシャル領域は、Ｐ型ドーパントでドーピングされ、より好ましくは、表面エピタキシャル領域は、ホウ素でドーピングされる。ドーパント濃度は、約１ｘ１０１４ドーパント原子／ｃｍ３（約０．００２ＰＰＭＡ）から約２ｘ１０１６ドーパント原子／ｃｍ３（約０．４ＰＰＭＡ）の間で変動し得る。これは、約１３１Ωｃｍから約０．７７Ωｃｍの抵抗率に相当する。表面エピタキシャル領域は、約１ｘ１０１５ドーパント原子／ｃｍ３（約０．０２ＰＰＭＡ）から約１０１６ドーパント原子／ｃｍ３（約０．２ＰＰＭＡ）の濃度でドーピングされることが好ましい。これは、約１３Ωｃｍから約１．４Ωｃｍの抵抗率に相当する。
Ｃ．エピタキシャル成膜
本発明は、さらに、（ａ）中心軸と、中心軸に略垂直である前部表面および後部表面と、前部表面および後部表面の間にあり且つ前部表面および後部表面に平行である中心平面と、周縁端部と、中心軸から周縁端部へと延長する半径とを有するシリコン基板、および（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、エピタキシャル層の後部表面はシリコン基板の前部表面に連続する、半導体構造の作製方法にも関する。このプロセスは、シリコン基板の前部表面上に上述のバルクエピタキシャル領域を形成することと、次に、バルクエピタキシャル領域上に終点検出エピタキシャル領域を形成することと、最後に、終点検出エピタキシャル領域上に表面エピタキシャル領域を形成することとを含む。終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含み、終点検出不純物は、表面エピタキシャル領域における終点検出不純物の濃度の少なくとも１００倍の濃度で終点検出エピタキシャル領域に存在する。
エピタキシャル層は、ウェハーの全体上に成膜されてもよく、あるいは、ウェハーの一部のみ、例えば、ウェハーの前部表面上のみまたはウェハーの後部表面上のみに成膜されてもよい。例えば、１つの実施形態では、エピタキシャル成膜が行われる間、２つのウェハーの後部表面どうしが共に圧着されて、エピタキシャル層が２つのウェハーの前部表面のみに成膜されてもよい。図３を参照すると、エピタキシャル層４５は、ウェハーの前部表面３５上に成膜されることが好ましい。エピタキシャル層４５は、ウェハーの前部表面３５の全面に成膜されることがさらに好ましい。エピタキシャル層がウェハーの他の任意の部分に成膜されることが好ましいかどうかは、ウェハーの意図する用途による。大部分の用途では、ウェハーの他の任意の部分におけるエピタキシャル層の有無は、重要ではない。
通常の処理では、シリコン基板の表面は、例えば、無酸化物雰囲気においてウェハーの表面を加熱（例えば、Ｈ２または希ガス（例えば、ヘリウム、ネオン、またはアルゴン）を含有する雰囲気において少なくとも約１１００℃の温度で）することにより、表面酸化物が洗浄され得る。あるいは、表面酸化物は、知られているように、リン酸、ヒドロフルオロ酸、または他の酸を用いて、当業者に知られている手段により、化学的に除去し得る。
エピタキシャル成膜は、化学気相蒸着法により行われる。化学気相蒸着法では、例えばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社から入手できるＣｅｎｔｕｒａ反応器等のエピタキシャル成膜反応器において、シリコンを含有する雰囲気にウェハーの表面が曝露される。ウェハーの表面は、シリコン（例えば、ＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、またはＳｉＨ４）を含有する揮発性ガスに曝露されることが好ましい。この雰囲気は、キャリアガス（好ましくはＨ２）も含有することが好ましい。例えば、エピタキシャル成膜が行われる間のシリコン供給源はＳｉＨ２Ｃｌ２またはＳｉＨ４であり得る。ＳｉＨ２Ｃｌ２が用いられる場合、成膜が行われる間の反応器の真空圧力は、約５００トルから約７６０トルであることが好ましい。一方、ＳｉＨ４が用いられる場合、反応器の圧力は、約１００トルであることが好ましい。成膜が行われる間のシリコン供給源は、ＳｉＨＣｌ３であることが最も好ましい。ＳｉＨＣｌ３は、他の供給源よりもはるかに安価である傾向にある。加えて、ＳｉＨＣｌ３を使用するエピタキシャル成膜は、大気圧で行うことが可能である。これは、真空ポンプが要求されないため、有利であり、また反応器チャンバは、真空ポンプを用いる場合ほど、崩壊しないように堅牢である必要がない。さらに、安全上の問題も軽減され、空気または他のガスが反応器チャンバに漏入する可能性も低減される。
エピタキシャル成膜が行われる間、ウェハー表面の温度は、シリコン含有ガスを含む雰囲気が多結晶性シリコンを表面上に堆積しない程度の温度に上昇させられ維持されることが好ましい。一般に、この期間の表面温度は、少なくとも約９００℃である。表面温度は、約１０５０℃から約１１５０℃の範囲に維持されることがより好ましい。表面温度は、シリコン酸化物除去温度に維持されることが最も好ましい。
エピタキシャル成膜の成長速度は、約０．５μｍ／分から約７．０μｍ／分であることが好ましい。約３．５μｍ／分から約４．０μｍ／分の成長速度は、例えば、約１１５０℃の温度下および最大約１気圧までの絶対圧力下において、実質的に約２．５モル％のＳｉＨＣｌ３および約９７．５モル％のＨ２からなる雰囲気を使用することにより、達成され得る。
いくつかの用途では、ウェハーは、電気的特性を与えるエピタキシャル層を含む。例えば、Ｎ型エピタキシャル層を作る場合、エピタキシャル層は、リン、ヒ素、またはアンチモンで軽くドーピングされる。したがって、エピタキシャル成膜のための周囲の雰囲気は、例えば、アルシン、ＡｓＨ３、またはホスフィン、ＰＨ３等の揮発性化合物として提供される、リン、ヒ素、またはアンチモンの気体源をさらに含む。あるいは、エピタキシャル層は、ホウ素を含み得る。係る層は、例えば、成膜が行われる間、Ｂ２Ｈ６を雰囲気に含有することにより形成し得る。
上述のように、エピタキシャル層は、ゲルマニウム、炭素、またはゲルマニウムおよび炭素の組み合わせからなる群から選択される終点検出不純物を含む終点検出エピタキシャル領域を含む。どの場合においても、エピタキシャル成膜ガスの混合物（すなわち、終点検出不純物ガスの導入および成膜ガス混合物からの終点検出不純物ガスの除去の両方）の組成を急激に変化させることにより、終点検出層の厚さおよび位置を正確に制御することができる。
ゲルマニウム不純物をエピタキシャル層に組み込むためには、ゲルマニウムの揮発性供給源が、エピタキシャル成膜ガス混合物に含められる。揮発性ゲルマニウム供給源は、とりわけ、ゲルマン、二塩化ゲルマニウム、四塩化ゲルマニウムを含む。炭素不純物をエピタキシャル層に組み込むためには、炭素の供給源が、エピタキシャル成膜ガス混合物に含められる。揮発性炭素供給源は、とりわけ、メタン、エタン、塩化メチル、塩化メチレン、クロロホルム、四塩化炭素を含む。
終点検出エピタキシャル領域が所望の厚さに成膜された後、エピタキシャルガス成膜混合物は、ゲルマニウム供給源または炭素供給源を除去するように、変更される。例えば温度等の追加的な処理条件をさらに変更して、エピタキシャル成長速度を低下させることが好ましい。なぜなら、表面エピタキシャル領域の成長を、表面エピタキシャル領域を正確にエッチングして均一なフィン高さを有するフィンが形成されるよう、正確な厚さに制御することが好ましいからである。
エピタキシャル成膜は、通常、エピタキシャル成膜が行われる間に形成された副産物を取り除くために、エピタキシャル成膜の後、エピ後洗浄工程を必要とする。この工程は、時間依存性のヘイズを防ぐために用いられる。時間依存性のヘイズは、係る副産物が空気と反応した場合に結果として生じるものである。加えて、多数のエピ後洗浄技術は、シリコン酸化物層をエピタキシャル表面上に形成する傾向があり、シリコン酸化物層はエピタキシャル表面を不動態化（すなわち、保護）する傾向がある。本発明に係るエピタキシャルウェハーは、当業者に知られている方法により洗浄することができる。
Ｄ．プラズマエッチング
バルク領域を備えるエピタキシャル層、終点検出領域、および表面エピタキシャル領域の成膜が行われた後、半導体構造にプラズマエッチングが施され、３次元トランジスタの製造に使用される、所望のパターンのフィン（単数または複数）が表面エピタキシャル領域内に画成される。
図４を参照すると、フィン５９は、シリコン立方体を含む。このシリコン立方体は、半導体構造の表面から延長するものであり、長さ、深さ、および高さにより画定される。フィンの長さ寸法および深さ寸法は、フィン高さに対して垂直であり、プラズマエッチングに対する耐性を有する、ＳｉＮ等のハードマスク６１のパターンにより決定される。
フィンの長さおよび幅は、ウェハーの意図された用途に依存し得る。本明細書において、フィンの「長さ」は、フィン高さおよびフィン深さに対して垂直である横断寸法を指し、従来、深さよりも大きい値となる。同様に、フィンの「深さ」は、フィン高さおよびフィン長さに対して垂直である横断寸法を指し、従来、フィン長さよりも短い。フィンの長さ寸法および深さ寸法は、ウェハーの意図された用途およびデバイス製造者の仕様により定まる。
プラズマエッチングにより、表面エピタキシャル領域が部分的にエッチングされ、その結果、フィンパターンが現され、フィン高さが画定される。表面エピタキシャル領域がエッチングにより取り除かれ、終点検出エピタキシャル領域が現されると、プラズマエッチングチャンバ内のガス混合物の変化により、プラズマエッチングの終点が示される。プラズマエッチングチャンバ内のガス混合物は、半導体基板から取り除かれたエピタキシャル層の組成を判定するために、継続的に監視される。プラズマエッチングが表面エピタキシャル領域から終点へと達する際、ガス混合物の屈折率の変化は、たとえ変化したとしても、わずかなものであり得るため、レーザー干渉はプラズマエッチングの終点を判定する方法としては、特に有用であるとは限らない。したがって、係る例においては、発光分析（「ＯＥＳ」：ｏｐｔｉｃａｌ ｅｍｉｓｓｉｏｎ ｓｐｅｃｔｒｏｍｅｔｒｙ）が好ましい。ＯＥＳは、チャンバ内でいくつかの波長の強度を監視し、何らかの判定基準レベルのもとで、特定の波長の強度の増減を判定する。他の例では、質量分光が、プラズマ放出における気相種を検出するために用いられ得る。例えば、Silicon Processing for the VLSI era Volume 1、S. Wolf and R.N. Tauberを参照されたい。
表面エピタキシャル領域がエッチングされると、ガス混合物は、通常、もしシリコンおよび電気的活性ドーパントが存在する場合、これらを含む。表面エピタキシャル領域は低濃度の終点検出不純物を含み得るため、ＯＥＳ測定器は、終点検出不純物の基準濃度値を、プラズマエッチングチャンバにおいて検出する。表面エピタキシャル領域がエッチングにより取り除かれると、終点検出エピタキシャル領域が現され、表面エピタキシャル領域のエッチングが行われる間に測定された基準値を超えて、終点検出不純物の濃度が増加する。したがって、プラズマエッチングの終点に対する合図は、例えば、不純物濃度が、少なくとも約５％、少なくとも約１０％、少なくとも約１５％、または少なくとも約２０％だけ増加する場合の、経験的に判定され、および少なくとも部分的に基準の標準偏差による、プラズマ検出の終点を測定するための、例えば濃度増加に関する基準の標準偏差等のノイズとは区別され得る、少なくとも何らかの濃度増加である。再び図４を参照すると、この時点で、半導体基板は、シリコンウェハー基板、バルクエピタキシャル領域、わずかにエッチングされた終点検出領域、およびＳｉＮハードマスクを頂部に有する分離したフィンを備える。
このようにして、エピタキシャル層の前部表面から中心平面へと測定して、約１００ｎｍから約４００ｎｍ、約１００ｎｍから約３００ｎｍ、または約２００ｎｍから約３００ｎｍの高さだけ延長するフィン（単数または複数）が、表面エピタキシャル領域から作られる。
本発明の、または本発明の好適な実施形態（単数または複数）の構成要素を導入する際、冠詞「１つの」（「ａ」、「ａｎ」）、「この」（「ｔｈｅ」）、および「前記」（「ｓａｉｄ」）は、当該の構成要素が１つまたは複数存在することを意図するものである。用語「備える」、「含む」、および「有する」は、包括的であることを意図するものであり、列挙した構成要素の他に追加の構成要素が存在し得ることを意味する。
上記を鑑みると、本発明のいくつかの目的が達成され、他の有利な結果が得られたことが理解できるであろう。
本発明の範囲を逸脱することなく、上述の構成および方法に様々な変更例をもたらすことが可能であるので、これまでの記載に含まれた、および添付の図面に示された、すべての要件は、例示的なものであると解釈すべきであり、限定的な意味で解釈すべきでないことを意図するものである。
Claims (19)
- （ａ）中心軸と、前記中心軸に略垂直である前部表面および後部表面と、前記前部表面および前記後部表面の間にあり且つ前記前部表面および前記後部表面に平行である中心平面と、周縁端部と、前記中心軸から前記周縁端部へと延長する半径とを有するシリコン基板、および
（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、前記エピタキシャル層の前記後部表面は、前記シリコン基板の前記前部表面に連続し、
前記エピタキシャル層は、
（１）前記エピタキシャル層の前記前部表面から前記中心平面へと測定して、平均横断距離Ｄ１だけ延長する表面エピタキシャル領域と、
（２）前記表面エピタキシャル領域から前記中心平面へと測定して、平均横断距離Ｄ２だけ延長する終点検出エピタキシャル領域と、
（３）前記終点検出エピタキシャル領域から前記中心平面へと測定して、平均横断距離Ｄ３だけ延長するバルクエピタキシャル領域とを備え、
前記終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含み、前記終点検出不純物は、前記表面エピタキシャル領域における前記終点検出不純物の濃度の少なくとも１００倍の濃度で前記終点検出エピタキシャル領域に存在する、半導体構造。 - 前記終点検出エピタキシャル領域における前記終点検出不純物の前記濃度は、前記表面エピタキシャル領域における前記終点検出不純物の前記濃度の少なくとも１０００倍である、請求項１に記載の半導体構造。
- 前記終点検出エピタキシャル領域における前記終点検出不純物の前記濃度は、前記表面エピタキシャル領域における前記終点検出不純物の前記濃度の少なくとも１０，０００倍である、請求項１に記載の半導体構造。
- Ｄ１は、約５０ｎｍから約４００ｎｍ、約１００ｎｍから約４００ｎｍ、約１００ｎｍから約３００ｎｍ、または、約２００ｎｍから約３００ｎｍである、請求項１に記載の半導体構造。
- Ｄ１は、約０．５％から約４％、または約１％から約２％の全厚変動を有する、請求項４に記載の半導体構造。
- 前記表面エピタキシャル領域は、フィンを備える、請求項１記載の半導体構造。
- 前記フィンは、前記エピタキシャル層の前記前部表面から前記中心平面へと測定して、約５０ｎｍから約４００ｎｍ、約１００ｎｍから約４００ｎｍ、約１００ｎｍから約３００ｎｍ、または約２００ｎｍから約３００ｎｍの高さだけ延長する、請求項６に記載の半導体構造。
- Ｄ２は、約５ｎｍから約１００ｎｍ、約１０ｎｍから約５０ｎｍ、約１０ｎｍから約２５ｎｍ、約８ｎｍから約１２ｎｍ、または約１０ｎｍである、請求項１に記載の半導体構造。
- 前記終点検出不純物は、約１ｘ１０１７原子／ｃｍ３（約２ＰＰＭ）から約５ｘ１０１９原子／ｃｍ３（約１０００ＰＰＭＡ）、または約５ｘ１０１７原子／ｃｍ３（約１０ＰＰＭ）から約５ｘ１０１９原子／ｃｍ３（約１０００ＰＰＭＡ）の濃度で前記終点検出エピタキシャル領域に存在する、請求項１に記載の半導体構造。
- （ａ）中心軸と、前記中心軸に略垂直である前部表面および後部表面と、前記前部表面および前記部表面の間にあり且つ前記前部表面および前記部表面に平行である中心平面と、周縁端部と、前記中心軸から前記周縁端部へと延長する半径とを有するシリコン基板、および（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、前記エピタキシャル層の前記後部表面は、前記シリコン基板の前記前部表面に連続である半導体構造の作製方法であって、
前記シリコン基板の前記前部表面上にバルクエピタキシャル領域を形成することと、
前記バルクエピタキシャル領域上に終点検出エピタキシャル領域を形成することと、
前記終点検出エピタキシャル領域上に表面エピタキシャル領域を形成することとを含み、
前記終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含み、前記終点検出不純物は、前記表面エピタキシャル領域における前記終点検出不純物の濃度の少なくとも１００倍の濃度で前記終点検出エピタキシャル領域に存在する、作製方法。 - 前記終点検出エピタキシャル領域における前記終点検出不純物の前記濃度は、前記表面エピタキシャル領域における前記終点検出不純物の前記濃度の少なくとも１０００倍である、請求項１０に記載の方法。
- 前記終点検出エピタキシャル領域における前記終点検出不純物の前記濃度は、前記表面エピタキシャル領域における前記終点検出不純物の前記濃度の少なくとも１０，０００倍である、請求項１０に記載の方法。
- 前記表面エピタキシャル領域は、前記エピタキシャル層の前記前部表面から前記中心平面へと測定して、約５０ｎｍから約４００ｎｍ、約１００ｎｍから約４００ｎｍ、約１００ｎｍから約３００ｎｍ、または約２００ｎｍから約３００ｎｍの平均横断距離Ｄ１だけ延長する、請求項１０に記載の方法。
- Ｄ１は、約０．５％から約４％、または約１％から約２％の全厚変動を有する、請求項１３に記載の方法。
- 前記表面エピタキシャル領域はフィンを備える、請求項１０に記載の方法。
- 前記フィンは、前記エピタキシャル層の前記前部表面から前記中心平面へと測定して、約５０ｎｍから約４００ｎｍ、約１００ｎｍから約４００ｎｍ、約１００ｎｍから約３００ｎｍ、または約２００ｎｍから約３００ｎｍの高さだけ延長する、請求項１５に記載の方法。
- 前記終点検出エピタキシャル領域は、前記表面エピタキシャル領域から前記中心平面へと測定して、約５ｎｍから約１００ｎｍ、約１０ｎｍから約５０ｎｍ、約１０ｎｍから約２５ｎｍ、約８ｎｍから約１２ｎｍ、または約１０ｎｍの平均横断距離Ｄ２だけ延長する、請求項１０に記載の方法。
- 前記終点検出不純物は、約１ｘ１０１７原子／ｃｍ３（約２ＰＰＭ）から約５ｘ１０１９原子／ｃｍ３（約１０００ＰＰＭＡ）、または約５ｘｌＯ１７原子／ｃｍ３（約１０ＰＰＭ）から約５ｘ１０１９原子／ｃｍ３（約１０００ＰＰＭＡ）の濃度で前記終点検出エピタキシャル領域に存在する、請求項１０に記載の方法。
- （ａ）中心軸と、前記中心軸に略垂直である前部表面および後部表面と、前記前部表面および前記後部表面の間にあり且つ前記前部表面および前記後部表面に平行である中心平面と、周縁端部と、前記中心軸から前記周縁端部へと延長する半径とを有するシリコン基板、および（ｂ）前部表面および後部表面を有するエピタキシャル層を備え、前記エピタキシャル層の前記後部表面は、前記シリコン基板の前記前部表面に連続である半導体構造の作製方法であって、
前記エピタキシャル層の前記前部表面から前記中心平面へと延長する表面エピタキシャル領域と、前記表面エピタキシャル領域から前記中心平面へと延長する終点検出エピタキシャル領域とを備える前記エピタキシャル層を前記シリコン基板の前記前部表面上に形成し、前記終点検出エピタキシャル領域は、炭素、ゲルマニウム、またはそれらの組み合わせからなる群から選択される終点検出不純物を含み、前記終点検出不純物は、前記表面エピタキシャル領域における前記終点検出不純物の濃度の少なくとも１００倍の濃度で前記終点検出エピタキシャル領域に存在することと、
前記エピタキシャル層の前記前部表面に前記フィンを形成するために、前記表面エピタキシャル領域をエッチングすることと、
前記表面エピタキシャル領域がエッチングされる間、チャンバーガスの組成を監視することと、
前記チャンバーガスの組成が、少なくとも約５％、少なくとも約１０％、少なくとも約１５％、または少なくとも約２０％の終点検出不純物の濃度増加を示すとき、エッチングを停止することと、を含む作製方法。
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