KR20120063082A - 웨이퍼 및 그 제조방법 - Google Patents

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Abstract

실시예는 웨이퍼의 제1 면에 실(Seal)층을 성장시키는 단계; 상기 웨이퍼의 제1면과 마주보는 제2 면 상에 실층을 성장시키는 단계; 및 상기 제1 면 상의 실층을 제거하는 단계를 포함하는 웨이퍼 제조방법을 제공한다.

Description

웨이퍼 및 그 제조방법{WAFER AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 재료로 사용되는 웨이퍼 및 그 제조방법에 관한 것이다.
쵸크랄스키(Czochralski) 방법 등을 통해 성장시키는 단결정 실리콘 웨이퍼 표면에 결정 방향(crystal orientation)을 맞추어서 새로운 고순도의 결정층을 형성하는 공정을 에피택셜 성장법(epitaxial growth) 또는 에피택셜 (epitaxial)법이라 하고, 이렇게 형성된 층을 에피택셜층(epitaxial layer) 또는 에피층(epi-layer)이라고 한다.
이러한 웨이퍼의 품질에 가장 많은 영향을 미치는 것으로 오토도핑(Auto doping)이 있다. 오토도핑은 웨이퍼 상에 에피층을 증착시킬 때, 웨이퍼에서 확산되는 도펀트(dopant)에 의하여 에피택셜 층에 오염 및 이상 성장을 야기시킬 수 있으며 웨이퍼의 저항 균일성을 저하시킨다. 이러한 현상은 웨이퍼의 에지에서 가장 두드러지게 나타나며, 이로 인하여 발생한 저항의 불 균일성은 반도체 공정의 품질 문제를 야기한다.
상술한 문제점을 해결하기 위하여 웨이퍼 배면에 저온 산화막을 증착할 수 있다. 즉, 웨이퍼의 배면을 대기와 차폐시켜 원천적으로 도펀트들의 이동을 제어하려는 시도가 있다
통상적으로, 웨이퍼의 가공차이에 의하여 상기 웨이퍼 상에 증착되는 에피택셜층은 품질 차이를 나타낸다. 즉, 웨이퍼의 배면으로부터 확산되는 도펀트 분자들은 웨이퍼의 전면에 성장하는 에피택셜 층에 합체되어 오염 및 이상 성장을 야기시킬 수 있으며 웨이퍼 에지 근처의 저항 균일성을 저하시킨다. 이러한 현상을 자동도핑(autodoping)이라 하는데, 이러한 현상은 웨이퍼의 에지에서 가장 두드러지게 나타나며, 이로 인하여 발생한 저항의 불 균일성은 반도체 공정의 품질 문제를 야기한다.
상술한 문제점을 해결하기 위하여 웨이퍼 배면에 저온 산화막을 증착할 수 있다. 즉, 웨이퍼의 배면을 대기와 차폐시켜 원천적으로 도펀트들의 이동을 제어하려는 시도가 있다.
그러나, 상술한 방법은 아래와 같은 문제점이 있다.
종래에는 이동하는 트레이(Tray) 상에 웨이퍼를 놓고 웨이퍼의 표면에 산화막을 형성한다. 이때, 상기 트레이와 웨이퍼의 전면(Front side)가 마주보게 상기 웨이퍼를 위치시킨다.
여기서, 상기 웨이퍼의 배면에는 산화막이 형성될 수 있으나, 상기 트레이와 접촉하는 상기 웨이퍼의 전면에는 트레이와의 마찰에 의한 손상(Damage)가 발생할 수 있다.
즉, 상기 웨이퍼의 전면에 작은 크기의 손상이 군집성으로 발생할 수 있다. 그리고, 상술한 손상을 제거하기 위하여 통상적인 파이널 폴리싱(polishing)의 가공 범위를 훨씬 벗어난 가공이 필요하, 통상적인 리무벌(Removal) 가공의 3배가 넘은 양의 가공이 필요하여 웨이퍼의 평탄도가 나빠질 수 있다.
또한, 리무벌 양의 증가는 이를 위한 파이널 폴리셔의 압력 증가, 회전속도 증가 등으로 인한 장비 부속품의 노후화와 장비의 런타임(Runtime)의 증가 등으로 이어질 수 있다.
본 발명은 실리콘 웨이퍼에 에피택셜층을 성장시킬 때 실리콘 웨이퍼 전면의 손상을 방지하고, 에피택셜층 성장 이후에 리무벌 공정에서 웨이퍼의 평탄도가 나빠지거나 리무벌 공정에 소요되는 시간과 장비를 줄이고자 한다.
실시예는 웨이퍼의 제1 면에 실(Seal)층을 성장시키는 단계; 상기 웨이퍼의 제1면과 마주보는 제2 면 상에 실층을 성장시키는 단계; 및 상기 제1 면 상의 실층을 제거하는 단계를 포함하는 웨이퍼 제조방법을 제공한다.
여기서, 상기 실층을 성장시키는 단계는, 실리콘의 산화막 또는 질화막을 성장시킬 수 있다.
그리고, 상기 실층은 50 내지 5,000 옹스트롱의 두께로 형성될 수 있다.
그리고, 웨이퍼 제조방법은 상기 웨이퍼의 제2 면을 폴리싱(polishing)하는 단계를 더 포함할 수 있다.
그리고, 상기 실층을 제거하는 단계는, 상기 제1 면 상의 실층에 불산(HF) 처리를 하여 상기 실층을 에칭할 수 있다.
또한, 웨이퍼 제조방법은 상기 실층이 제거된 웨이퍼의 제1 면을 폴리싱하는 단계를 더 포함할 수 있다.
다른 실시예는 실리콘에 제3 족 또는 제5 족 원소가 도핑된 웨이퍼; 및 상기 웨이퍼의 하나의 면 상에, 실리콘의 산화물 또는 질화물로 이루어진 실층을 포함하여 이루어지고, 상기 웨이퍼의 하나의 면과 대향하는 다른 면은 실층이 제거된 후 폴리싱 처리된 웨이퍼를 제공한다.
상술한 본 발명에 따르면, 실리콘 웨이퍼의 전면에 에피택셜층을 성장시키기 전에 실층을 형성한 후 제거하고 폴리싱하여, 실리콘 웨이퍼 전면의 손상을 방지할 수 있다.
따라서, 에피택셜층 성장 이후에 웨이퍼의 전면에 파티클에 의한 손상이 감소하고, 완성된 웨이퍼 상에 회로선폭의 초미세화가 가능하며, 리무벌 공정에서의 시간과 비용을 절감할 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 웨이퍼 제조방법의 일실시예를 나타낸 도면이고,
도 2a 내지 도 3b는 상술한 제조방법에 따라 제조된 웨이퍼의 일실시예들을 종래의 웨이퍼와 비교한 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
상기의 실시예들의 설명에 있어서, 각 층(면), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1a 내지 도 1e는 본 발명에 따른 웨이퍼 제조방법의 일실시예를 나타낸 도면이다.
먼저, 도 1a에 도시된 바와 같이 웨이퍼(20)를 준비한다. 여기서, 웨이퍼(20)는 초크랄스키(Czochralski)방법 등으로 성장시키는 실리콘 단결정 웨이퍼일 수 있는데, 성장된 원통형 잉고트를 절단기를 이용하여 디스크(disc) 모양으로 얇게 절단한 후에 표면을 화학적 기계적 방법으로 연마하여 얇은 웨이퍼가 만들어진다.
그리고, 웨이퍼의 종류는 첨가된 불순물의 종류와 그 양에 의하여 결정되는데, 주기율 5족 물질인 인(Phosphorus, P) 또는 비소(Arsenic, As)와 같은 n형 불순물이 첨가되면 n형 웨이퍼로, 주기율 3족 물질인 붕소(Boron, B)와 같은 p형 불순물이 첨가되면 p형 웨이퍼로 만들어진다. 불순물은 실리콘 웨이퍼 전체에 골고루 분포되어야 하며, 불순물의 농도에 따라서 기판의 저항값은 좌우된다.
그리고, 상기 웨이퍼(20)의 제1 면(20a) 상에 실(Seal)층(30a)을 성장시킨다. 그리고, 상기 실층(30a)은 산화막으로 이루어지며, 실리콘(Si) 등의 산화물(SiO2)이 성장될 수 있다. 또한, 후술하는 제2 면(20b) 상의 실층(30b)도 상기 제1 면(20a) 상의 실층과 동일한 재료로 성장될 수 있다.
상기 실층(30a)의 성장을 상세히 설명하면 아래와 같다.
웨이퍼(20) 상에 고온에서 에피텍셜층의 성장 단계를 진행하혐 실리콘 웨이퍼의 이면을 통하여, 붕소나 인과 같은 불순물 원자들이 방출될 수 있고, 이러한 불순물 원자들의 방출을 방지하기 위하여 웨이퍼(20)에 불순물을 주입시킨 후 단결정 실리콘 웨이퍼의 이면에 화학적 기계적 증착(Chemical Mechanical Deposition) 공정을 이용하여 산화막 또는 폴리실리콘막을 덮어(sealing)줄 수 있다.
실층(30a)은 상압 기상 화확증착법(Atmosphere Pressure Chemical Vapour Deposition: APCVD), 저압 기상 화학증착법(Low Pressure Chemical Vapour Deposition: LPCVD) 및 플라즈마 강화 화학증착법(Plasma Enhanced Chemical Vapour Deposition: PECVD) 등의 방법을 통하여 성장시킬 수 있다.
상압 기상 화학증착법으로 실층(30a)을 성장시킬 때, 상기 트레이(10) 상에 웨이퍼(20)를 배치하고, 반응가스인 SiH4와 O2를 흘리면 실리콘과 산소가 결합하여 SiO2 막을 형성을 한다.
상기 실층(30a)은 실리콘 웨이퍼의 표면에 성장되므로 실리콘의 산화물 또는 실리콘의 질화물로 형성될 수 있으며, 웨이퍼(20)의 표면에 불순물의 이상증착을 막아준다.
상기 실층(30a)의 두께는 50 내지 5,000 옹스트롱(Å) 이상으로 할 수 있다. 실층(30a)의 두께가 너무 얇으면 오토 도핑 예방에 충분하지 않고, 너무 두꺼우면 제거하기가 불편할 수 있다.
이때, 상기 웨이퍼(20)는 트레이(Tray, 10) 상에 배치되어 있으며, 웨이퍼(20)의 제2 면(20b)이 상기 트레이(10)과 접촉하고 있고, 상기 웨이퍼의 제2 면(20b)은 상기 트레이(10)와의 마찰 등에 의하여 손상(damage)가 발생할 수 있다.
여기서, 상기 제1 면(20a)과 제2 면(20b)와 서로 마주보며, 후술할 공정에서 제1 면(20a)이 전면으로, 그리고 제2 면(20b)은 배면으로 작용할 수 있다.
그리고, 도 1b에 도시된 바와 같이 상기 웨이퍼(20)의 제2 면(20b)를 폴리싱한다. 폴리싱 공정을 통하여, 후술할 다른 실층(30b)이 형성되기 이전에, 웨이퍼(20)의 제2 면(20b) 상의 불순물을 제거할 수 있다. 이때, 상기 폴리싱 공정은 웨이퍼(20)의 표면 특히 제2 면(20b)을 묽은 불산이나 SC-1 용액으로 수행할 수 있다.
그리고, 도 1c에 도시된 바와 같이 상기 웨이퍼(20)의 제2 면(20b) 상에 다른 실층(30b)를 성장시킨다. 이때, 상기 웨이퍼(20)는 도 1a와 비교하여 상하가 역전되어, 제1 면(20a)이 트레이(10)를 향하고 있다. 즉, 상기 웨이퍼(20)의 제1 면(20a) 상의 실층(30a)이 상기 트레이(10)와 접촉하고 있다. 여기서, 상기 실층(30b)의 성장 방법은 상술한 제1 면(20a) 상의 실층(30a)의 성장 방법과 동일하다.
그리고, 도 1d에 도시된 바와 같이 상기 웨이퍼(20)의 제1 면 상의 실층(30a)을 제거한다. 이때, 불산(HF)을 가하여 상기 실층(30a)을 에칭(Etching)할 수 있으며, 상기 실층(30a)이 제거된 제1 면(20a)을 폴리싱하여, 상기 웨이퍼(20)의 제1 면(20a)의 불순물을 깨끗하게 제거할 수 있다. 상기 폴리싱 공정은 묽은 불산이나 SC-1 용액을 사용할 수 있다.
도 1e에 제1 면(20a), 즉 전면의 폴리싱 공정이 종료된 웨이퍼(20)가 도시되어 있다. 도시된 웨이퍼는 이후에 상하가 역전되어 실층(30b)이 형성된 제2 면(20b)이 서셉터(Susceptor) 등에 접촉하고 에피택셜(Epitaxial)층의 증착 공정 등이 진행될 수 있다.
상술한 공정으로 준비된 실리콘 웨이퍼(20)는 실리콘에 제3 족 또는 제5 족 원소가 도핑되어 있으며, 하나의 면(20b, 제2 면)은 비금속의 산화물로 이루어진 실층이 형성되고, 상기 하나의 면(20b)과 대향하는 다른 면(20a, 제 1 면)은 실층이 제거된 후 폴리싱 처리되어 잔존하는 불순물이 거의 없다.
도 2a 내지 도 3b는 상술한 제조방법에 따라 제조된 웨이퍼의 일실시예들을 종래의 웨이퍼와 비교한 도면이다.
도 2a 및 도 2b는 종래의 에피택셜 웨이퍼와 상술한 본 발명에 따른 에피택셜 웨이퍼의 전면에서 0.16 마이크로 미터(㎛) 이상의 파티클(Particle)을 측정한 맵(Map)이다. 그리고, 도 3a 및 도 3b는 종래의 에피택셜 웨이퍼와 상술한 본 발명에 따른 에피택셜 웨이퍼의 전면에서 0.7 마이크로 미터(㎛) 이상의 파티클(Particle)을 측정한 맵이다.
도시된 바와 같이, 본 발명에 따른 방법으로 웨이퍼의 전면에 실층을 성장시킨 후 폴리싱한 경우 웨이퍼의 전면에 파티클에 의한 손상이 감소하며, 반도체의 고집적화에 따라 회로선폭의 초미세화가 가능해진다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 트레이 20 : 웨이퍼
20a : 전면 20b : 배면
30a, 30b : 실층

Claims (7)

  1. 웨이퍼의 제1 면에 실(Seal)층을 성장시키는 단계;
    상기 웨이퍼의 제1면과 마주보는 제2 면 상에 실층을 성장시키는 단계; 및
    상기 제1 면 상의 실층을 제거하는 단계를 포함하는 웨이퍼 제조방법.
  2. 제 1 항에 있어서,
    상기 실층을 성장시키는 단계는, 실리콘의 산화막 또는 질화막을 성장시키는 웨이퍼 제조방법.
  3. 제 1 항에 있어서,
    상기 실층은 50 내지 5,000 옹스트롱의 두께로 형성되는 웨이퍼 제조방법.
  4. 제 1 항에 있어서,
    상기 웨이퍼의 제2 면을 폴리싱(polishing)하는 단계를 더 포함하는 웨이퍼의 제조방법.
  5. 제 1 항에 있어서,
    상기 실층을 제거하는 단계는, 상기 제1 면 상의 실층에 불산(HF) 처리를 하여 상기 실층을 에칭하는 웨이퍼의 제조방법.
  6. 제 1 항에 있어서,
    상기 실층이 제거된 웨이퍼의 제1 면을 폴리싱하는 단계를 더 포함하는 웨이퍼의 제조방법.
  7. 실리콘에 제3 족 또는 제5 족 원소가 도핑된 웨이퍼; 및
    상기 웨이퍼의 하나의 면 상에, 실리콘의 산화물 또는 질화물로 이루어진 실층을 포함하여 이루어지고,
    상기 웨이퍼의 하나의 면과 대향하는 다른 면은 실층이 제거된 후 폴리싱 처리된 웨이퍼.
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