KR101729474B1 - 접합 ｓｏｉ 웨이퍼의 제조방법 및 접합 ｓｏｉ 웨이퍼 - Google Patents

접합 ｓｏｉ 웨이퍼의 제조방법 및 접합 ｓｏｉ 웨이퍼 Download PDF

Info

Publication number
KR101729474B1
KR101729474B1 KR1020127024972A KR20127024972A KR101729474B1 KR 101729474 B1 KR101729474 B1 KR 101729474B1 KR 1020127024972 A KR1020127024972 A KR 1020127024972A KR 20127024972 A KR20127024972 A KR 20127024972A KR 101729474 B1 KR101729474 B1 KR 101729474B1
Authority
KR
South Korea
Prior art keywords
wafer
angle
silicon
single crystal
crystal substrate
Prior art date
Application number
KR1020127024972A
Other languages
English (en)
Other versions
KR20130023207A (ko
Inventor
마사히로 카토
사토시 오카
노리히로 코바야시
토루 이시즈카
노부히코 노토
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20130023207A publication Critical patent/KR20130023207A/ko
Application granted granted Critical
Publication of KR101729474B1 publication Critical patent/KR101729474B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은, 실리콘 단결정 기판의 주표면에 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼로서, 실리콘 단결정 기판의 주표면은, [100]축으로 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도θ만큼 경사지고, [01-1]방향 또는 [0-11]방향으로 각도φ만큼 경사지며, θ 및 φ가 10´ 미만이고, 실리콘 에피텍셜층의 도펀트 농도가 1×1019/cm3 이상인 것을 특징으로 하는 실리콘 에피텍셜 웨이퍼이다. 이에 의하여, 실리콘 단결정 기판 주표면에, 도펀트 농도가 1×1019/cm3 이상의 에피텍셜층이 형성된 에피텍셜 웨이퍼에 대해도, 에피텍셜층 표면의 호상의 요철이 억제된 에피텍셜 웨이퍼 및 그 제조방법, 상기 실리콘 에피텍셜 웨이퍼를 사용한 접합 SOI 웨이퍼 및 그 제조방법이 제공된다.

Description

접합 ＳＯＩ 웨이퍼의 제조방법 및 접합 ＳＯＩ 웨이퍼{METHOD FOR PRODUCING BONDED SOI WAFER AND BONDED SOI WAFER}
본 발명은, 실리콘 단결정 기판의 주표면에 실리콘 에피텍셜층이 형성된 실리콘 에피텍셜 웨이퍼 및 그 제조방법, 그리고 접합 SOI 웨이퍼 및 그 제조방법에 관한 것이다.
반도체 기판으로 사용되는 실리콘 단결정 기판은, 예를 들면 쵸크랄스키(CZ; Czochralski)법에 의해 인상된 실리콘 단결정 잉곳에 대해서, 슬라이스, 모따기, 랩핑, 에칭, 경면 연마 등을 수행하는 것으로 제작된다.
또한, 그 실리콘 단결정 기판의 표면 부분의 결정 품질을 향상시키기 위해, 고온 조건 하에서 실리콘 단결정 기판의 주표면에 실리콘 원료를 공급하는 것에 의하여, 실리콘 에피텍셜층을 기상성장시키는 방법도 이용된다.
이러한 실리콘 에피텍셜 웨이퍼(이하, 단순히 에피텍셜 웨이퍼라고 기재하는 일이 있다.)의 제조방법에 대해서는, 조건에 따라서, 표면에 요철이 형성되어 디바이스 특성을 악화시키는 것이 알려져 있다.
이러한 요철을 방지하는 방법으로서, 예를 들면 특허문헌 1에서는, 에피텍셜 성장을 행하는 실리콘 단결정 기판의 주표면의 결정학적 스텝 밀도를 약 1010개/cm2 이하로 제어하는 기술이 제안되고 있다.
또한, 특허문헌 2에서는, 실리콘 단결정 기판 표면에 대한 결정축의 각도 범위를 규정하는 것으로, 헤이즈로 불리는 요철을 저감하는 방법이 제안되고 있다.
또한, 특허문헌 3에서는, COP(Crystal　Originated　Particle)로 불리는 결함이 존재하는 실리콘 단결정 기판 상에, 에피텍셜 실리콘층을 성장시키는 경우에, 티어드롭(teardrop)으로 불리는 요철이 발생하는 것을 방지하기 위해, 실리콘 단결정 기판 표면에 대한 결정축의 각도 범위를 규정하는 기술이 제안되고 있다.
여기서, 실리콘 단결정 기판에 실리콘 에피텍셜층을 기상성장시키는 기상성장법에서, 에피텍셜층을 성장시킬 때에, 고농도의 도펀트를 도프하면, 에피텍셜층 표면에 단차가 호상(縞狀; striped shape)으로 형성되어 표면 형상이 악화되는 문제가 있다.
　
일본특허공개 H6-338464호 공보　　 일본특허공개 2000-260711호 공보 일본특허공개 2004-339003호 공보
상술한 바와 같이, 실리콘 단결정 기판의 주표면에 에피텍셜층을 성장시킬 때에, 고농도의 도펀트를 도프하면, 에피텍셜층 표면에 단차가 호상으로 형성되어 표면 형상이 악화되는 문제가 있다.
그러나, 상기 기술 중 어떠한 것도 에피텍셜층의 성장시에 고농도의 도펀트를 도프했을 경우에 발생하는 요철의 억제에 관해서는 기재되어 있지 않다. 이러한 요철이 존재하면, 디바이스 특성에 악영향을 미치며, 또한 이러한 요철이 있는 실리콘 에피텍셜 웨이퍼를 접합해서, SOI(Silicon　on　Insulator)로 불리는 웨이퍼를 제작하면, 접합면의 밀착성이 나빠져서 결함이 발생하는 문제가 있다.
본 발명은, 상기 문제를 감안하여 이루어진 것으로서, 실리콘 단결정 기판 주표면에, 도펀트 농도가 1×1019/cm3 이상으로 고농도인 에피텍셜층이 형성된 경우라도, 에피텍셜층 표면의 호상의 요철이 억제된 것으로 되는 실리콘 에피텍셜 웨이퍼, 및 그 제조방법, 그리고 상기 실리콘 에피텍셜 웨이퍼를 사용한 접합 SOI 웨이퍼 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에서는, 실리콘 단결정 기판의 주표면에 실리콘 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼로서, 상기 실리콘 단결정 기판의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 상기 각도 θ 및 각도 φ가 10´ 미만이며, 상기 실리콘 에피텍셜층의 도펀트 농도가 1×1019/cm3 이상인 것을 특징으로 하는 실리콘 에피텍셜 웨이퍼를 제공한다.
이와 같이, 실리콘 단결정 기판의 주표면을 (100)면으로부터 실질적으로 특정의 방향으로만 일정한 기울기([100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 각도 θ 및 각도 φ가 10´ 미만인 기울기)를 가지도록 조정함으로써, 상기 실리콘 단결정 기판 상에 도펀트 농도가 1×1019/cm3 이상이라는 고농도의 에피텍셜층이 형성된 경우라도, 에피텍셜층 표면의 호상의 요철이 억제된 실리콘 에피텍셜 웨이퍼가 된다.
여기서, 도펀트는 인으로 할 수 있다.
또한, 본 발명에서는, 실리콘 단결정 기판의 주표면에, 실리콘 에피텍셜층을 기상성장시키는 공정을 가지는 실리콘 에피텍셜 웨이퍼의 제조방법으로서, 상기 실리콘 단결정 기판으로서, 주표면이 [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 상기 각도 θ 및 각도 φ가 10´ 미만인 실리콘 단결정 기판을 이용하고, 상기 실리콘 단결정 기판의 주표면에 도펀트 농도가 1×1019/cm3 이상의 에피텍셜층을 기상성장시키는 것을 특징으로 하는 실리콘 에피텍셜 웨이퍼의 제조방법을 제공한다.
이러한 본 발명의 실리콘 에피텍셜 웨이퍼의 제조방법을 이용하면, 도펀트를 고농도에 도프하는 경우에도, 실리콘 에피텍셜층 표면의 호상의 요철이 억제된 실리콘 에피텍셜 웨이퍼를 제조할 수 있다.　
여기서, 도펀트를 인으로 할 수 있다.
또한, 본 발명에서는, 본드 웨이퍼와 베이스 웨이퍼를 접합하여 접합 SOI 웨이퍼를 제조하는 방법으로서, 상기의 방법에 의하여 제조된 실리콘 에피텍셜 웨이퍼를, 상기 본드 웨이퍼 및/또는 상기 베이스 웨이퍼로서 이용해서 접합 SOI 웨이퍼를 제조하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
이와 같이, 상기의 방법에 의해 제조된 실리콘 에피텍셜 웨이퍼를 본드 웨이퍼로서 이용하면, 고농도(도펀트 농도가 1×1019/cm3 이상)의 SOI층을 가지는 접합 SOI 웨이퍼를 제조할 수 있다. 또한, 상기의 방법에 의해 제조된 실리콘 에피텍셜 웨이퍼를 베이스 웨이퍼로서 이용하면, 절연막(매입 산화막) 바로 아래에 고농도층(에피텍셜층)을 가지는 접합 SOI 웨이퍼를 제조할 수 있다. 또한, 상기의 방법에 의해 제조된 실리콘 에피텍셜 웨이퍼를, 본드 웨이퍼와 베이스 웨이퍼의 양쪽 모두에 이용할 수도 있다.
또한, 본 발명에서는, 베이스 웨이퍼의 상부에, 적어도, 매입 산화막, SOI층이 순차적으로 형성된 접합 SOI 웨이퍼로서, 상기 SOI층의 도펀트 농도가 1×1019/cm3 이상이며, 상기 SOI층 주표면은 [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고 있으며, 상기 각도 θ 및 각도 φ가 10´ 미만인 것을 특징으로 하는 접합 SOI 웨이퍼를 제공한다.
이러한 본 발명의 접합 SOI 웨이퍼는, 도펀트 농도가 1×1019/cm3 이상의 고농도의 SOI층을 가지는 접합 SOI 웨이퍼이며, 또한, 접합 계면의 밀착성이 개선된 것이 되어서, 접합 불량에 기인하는 결함의 발생이 억제된 고품질의 접합 SOI 웨이퍼가 된다.
이 경우, 상기 베이스 웨이퍼는, 실리콘 단결정 기판에 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼이며, 상기 실리콘 에피텍셜 웨이퍼의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 상기 각도 θ 및 각도 φ를 10´ 미만으로 할 수 있다.
이와 같이, 베이스 웨이퍼가 상기 실리콘 에피텍셜 웨이퍼이면, 매입 산화막 바로 아래에 고농도층(에피텍셜층)을 가지는 것으로 할 수 있으며, 또한, 접합 SOI 웨이퍼의 접합 계면의 밀착성이 개선된 것이 되어, 접합 SOI 웨이퍼의 결함의 발생이 큰 폭으로 억제된 것이 된다.
또한, 본 발명에서는, 베이스 웨이퍼의 상부에, 적어도, 매입 산화막, SOI층이 순차적으로 형성된 접합 SOI 웨이퍼로서, 상기 베이스 웨이퍼는, 실리콘 단결정 기판에 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼이며, 상기 실리콘 에피텍셜 웨이퍼의 주표면은, [100]축으로 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 상기 각도 θ 및 각도 φ가 10´ 미만인 것을 특징으로 하는 접합 SOI 웨이퍼를 제공한다.
이러한 본 발명의 접합 SOI 웨이퍼는, 매입 산화막 바로 아래에 고농도층(에피텍셜층)을 가지는 접합 SOI 웨이퍼가 되며, 또한, 접합 계면의 밀착성이 개선된 것이 되어서, 접합 불량에 기인하는 결함의 발생이 억제된 고품질의 접합 SOI 웨이퍼가 된다. 또한 이 때, 도펀트를 인으로 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 실리콘 단결정 기판 주표면에, 도펀트 농도가 1×1019/cm3 이상으로 고농도인 에피텍셜층이 형성된 에피텍셜 웨이퍼이고, 에피텍셜층 표면의 호상의 요철이 억제된 실리콘 에피텍셜 웨이퍼 및 그 제조방법을 제공할 수 있다. 또한, 본 발명에 의하면, 결함의 발생이 억제된 고품질인, 고농도(도펀트 농도가 1×1019/cm3 이상)의 SOI층을 가지는 접합 SOI 웨이퍼나, 절연막(매입 산화막) 바로 아래에 고농도층(에피텍셜층)을 가지는 접합 SOI 웨이퍼, 및 그 제조방법을 제공할 수 있다.
도 1의 (a)는 [0-1-1]방향을 나타내는 밀러 지수에 의한 표시이고, 도 1의 (b)는 [01-1]방향을 나타내는 밀러 지수에 의한 표시이며, 도 1의 (c)는 [0-11]방향을 나타내는 밀러 지수에 의한 표시이다.
도 2는 본 발명에 관한 실리콘 에피텍셜 웨이퍼를 나타내는 종단면도이다.　
도 3은 실리콘 단결정 기판의 주표면의 기울기(오프 앵글)를 설명하기 위한 도면이다.
도 4는 실리콘 단결정 기판의 주표면의 경사 범위를 나타내는 도면이다.
도 5는 도펀트 농도가 낮은 경우의 실리콘 에피텍셜 성장의 설명도이다.
도 6은 도펀트 농도가 높은 경우의 실리콘 에피텍셜 성장의 설명도이다.
도 7은 본 발명에 관한 실리콘 에피텍셜 웨이퍼의 에피텍셜 성장의 설명도이다.　
도 8은 본 발명에 관한 접합 SOI 웨이퍼의 제조방법의 일례를 나타낸 흐름도이다.
도 9는 본 발명에 관한 접합 SOI 웨이퍼의 다른 예를 나타내는 도면이다.　
도 10의 (a)는 실시예 1, 비교예 1 및 비교예 2에서 얻어진 실리콘 에피텍셜 웨이퍼의 표면의 단차의 크기를 비교하는 도면이다. 도 10의 (b)는 AFM 장치에 의해 실시예 1 및 비교예 1에서 얻어진 에피텍셜 웨이퍼의 표면의 관찰도이다.
도 11은 실시예 2 및 비교예 3에서 얻어진 SOI 웨이퍼 상의 접합 불량 결함의 개수를 비교하는 도면이다.
이하, 본 발명에 대하여 보다 구체적으로 설명한다.
상술한 바와 같이, 실리콘 단결정 기판의 주표면에 실리콘 에피텍셜층을 기상성장시킨 에피텍셜 웨이퍼에서, 에피텍셜층의 성장시에 고농도의 도펀트를 도프했을 경우에 호상의 요철이 발생하는 문제가 생겼었다.
본 발명자들이 여러 가지 검토한 결과, 실리콘 단결정 기판의 주표면에 실리콘 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼에서, 실리콘 단결정 기판의 주표면을 (100)면으로부터 실질적으로 특정의 방향으로만 일정한 기울기를 가지도록 조정하는 것에 의해, 실리콘 단결정 기판의 주표면에 도펀트 농도가 1×1019/cm3 이상이 되는 조건에서 에피텍셜층을 형성해도, 에피텍셜층 표면의 요철이 억제된 것이 되는 것을 알아내었다.
즉, 본 발명의 실리콘 에피텍셜 웨이퍼는, 실리콘 단결정 기판의 주표면에 실리콘 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼로서, 실리콘 단결정 기판의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 각도 θ 및 각도 φ가 10´ 미만이며, 실리콘 에피텍셜층의 도펀트 농도가 1×1019/cm3 이상인 것을 특징으로 한다.　
여기서, [0-1-1]방향, [01-1]방향, [0-11]방향이란, 도 1의 (a) 내지 (c)에서 나타내는 방향이다.　
본 발명에 의하면, 실리콘 단결정 기판의 주표면을, [100]축에 대하여 (100) 면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 오프 앵글 시키는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 오프 앵글시키고, 또한 오프 앵글 각도 θ 및 오프 앵글 각도 φ를 10´ 미만으로 하는 것에 의해, 그 실리콘 단결정 기판의 주표면에 실리콘 에피텍셜층을 기상성장시켰을 때에, 실리콘 에피텍셜층의 도펀트 농도가 1×1019/cm3 이상이 되는 조건에서도, 에피텍셜층 표면의 요철이 큰 폭으로 억제된 것으로 된다.
이하, 도 2는 본 발명의 실리콘 에피텍셜 웨이퍼를 나타내는 종단면도이다. 도 2에 나타내는 바와 같이, 실리콘 에피텍셜 웨이퍼(W)는, 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층(2)을, 주표면(1a) 상에 기상성장시킨 실리콘 단결정 기판(1)을 구비하고 있다.　
실리콘 단결정 기판(1)의 주표면(1a)은, (100)면으로부터 실질적으로 특정의 방향으로만 일정한 기울기(오프 앵글)를 가지도록 조정되고 있다. 여기서, 실리콘 단결정 기판(1)의 주표면(1a)의 오프 앵글에 대해 도 3을 참조하여 설명한다.
도 3에서, (100)면(3) 내의 한 점을 O점으로 한다. 또한, (100)면(3) 내에, O점을 통과하는 결정축 [011], [0-1-1], [01-1] 및 [0-11]을 취한다. 또한, (100)면(3) 내에 직방체(4)를 배치한다. 보다 상세하게는, 직방체(4)의 하나의 정점을 O점에 두고, 이 정점으로 모이는 3변을 [011], [01-1] 및 [100]축으로 일치시켜 직방체(4)를 배치한다.
이 때, 직방체(4)의 측면(5, 6)의 대각선 OA, OB가 [100]축과 이루는 경사 각도(오프 앵글 각도)를 각도 θ, 각도 φ라고 하면, 직방체(4)의 대각선 OC를 법선으로 하는 실리콘 단결정 기판(1)은, 그 주표면(1a)이 [100]축으로 대하여 (100)면으로부터 [011]방향으로 각도 θ만큼 경사지고, 또한 [01-1]방향으로 각도 φ만큼 경사진 것이 된다. 이들, 각도 θ 및 각도 φ는, 도 4에 나타내는 것처럼, 모두 10´ 미만으로 되어 있다.　
실리콘 단결정 기판의 [100]축에 대하여, 주표면의 경사 각도 φ 및 θ이 커지면, 실리콘 단결정 기판의 주표면 상에 결정학적인 원자 스텝이 형성된다. 이 경우의 주표면에서의 실리콘 에피텍셜 성장의 모습을 도면을 이용하여 설명한다.
인 등의 도펀트 농도가 낮은 통상의 에피텍셜 성장에서는, 도 5의 (a)와 같이, 스텝 위치에 실리콘 원자가 고착하는 것으로, 실리콘 원자층이 적층된다. 이 경우 적층이 진행하여도, 도 5의 (b)에 나타낸 바와 같이, 스텝의 높이는 1 원자분을 유지하여, 극단적이게 커질 것은 없다.
이에 대해, 에피텍셜층 중의 도펀트(예컨대, 인)의 농도가 1×1019/cm3 이상이 되는 조건에서의 에피텍셜 성장에 대해, 도 6을 이용하여 설명한다. 인의 농도가 1×1019/cm3 이상으로 높은 경우에는, 도 6의 (a)와 같이, 스텝 위치에 인 원자가 고착할 확률이 높아진다. 이러한 인 원자의 위치에서는, 도 6의 (b)와 같이, 실리콘의 고착이 저해되어 일시적으로 성장이 늦어진다. 스텝의 밀도가 높은 경우는, 이 지연의 사이에 다음의 스텝이 따라잡아, 원자 2개 분의 단차를 가지는 스텝이 형성된다. 2 원자 분의 스텝은 1 원자 스텝에 비해, 성장에 필요한 실리콘 원자의 수가 2배가 되어, 스텝의 성장 이동이 늦어진다. 따라서, 이러한 이상 스텝이 형성되면, 도 6의 (c)에 나타낸 바와 같이, 1 원자 스텝이 차례 차례로 따라잡아, 단차가 한층 더 커진다. 이 현상이 복수의 장소에서 발생하면, 도 6의 (d)에 나타내는 주표면의 요철이 형성되어 버린다. 이러한 현상은, 인 이외의 도펀트(안티몬, 비소, 붕소)에 대해서도 발생한다.　
본 발명에서는, 경사 각도 φ및 θ을 10´ 미만으로 설정하는 것으로, 에피텍셜 성장을 실시하는 실리콘 단결정 기판의 주표면의 결정학적인 원자 스텝의 밀도를 저감한다. 이 경우의 효과를 도 7을 이용하여 설명한다. 스텝의 밀도가 낮은 경우, 도 7의 (a)에 나타낸 바와 같이, 인 원자에 의한 일시적인 스텝의 성장 지연이 생겼을 경우에서도, 도 7의 (b)과 같이, 다음의 원자 스텝이 도착하기 전에 실리콘의 성장이 재개되는 확률이 높아진다. 이 경우, 원자 스텝의 간격에 다소의 변화가 생기지만, 도 7의 (c) 및 (d)에 나타낸 바와 같이 원자 스텝의 단차는 1단 분까지 있다. 따라서, 고농도의 도펀트를 포함한 에피텍셜 성장이어도 실리콘 에피텍셜 웨이퍼 주표면의 요철을 저감할 수 있다.　
다음에, 본 발명에 따른 도 2의 실리콘 에피텍셜 웨이퍼(W)의 제조방법에 대해 설명한다.
우선, CZ법에 따라 실리콘 단결정 잉곳(도시하지 않음)을 인상한다. 다음에, 실리콘 단결정 잉곳에 대해서, 블록 절단을 실시한다. 계속하여, 실리콘 단결정 잉곳을 슬라이스 한다.
여기서, 생성되어야 할 실리콘 단결정 기판(1)의 주표면(1a)이, [100]축에 대해 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 또한 이러한 각도 θ및 각도 φ가 10´ 미만이 되도록, 실리콘 단결정 잉곳을 슬라이스한다. 또한, 모따기, 랩핑, 에칭, 경면연마 및 세정 등의 표면 처리를 실시하여, 실리콘 단결정 기판(1)을 준비한다.
그리고, 실리콘 단결정 기판(1)의 주표면(1a)에, 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층(2)을 기상성장시킨다.
또한, 기상성장은 종래의 일반적인 방법으로 실시할 수 있다. 본 발명에서는, 도펀트 가스로서 포스핀 가스 등, 원료 가스로서 디클로로실란 가스나 모노실란 가스 등을 이용하여 도펀트 농도가 1×1019/cm3 이상이 되는 조건에서, 에피텍셜층(2)을 기상성장시킨다. 또한, 도펀트로서는 인 이외의, 안티몬, 비소, 붕소 등을 채용할 수도 있다.
종래, 고농도의 도펀트가 도프된 에피텍셜층의 표면에는 요철이 발생하는 문제가 생기고 있었지만, 본 발명의 실리콘 에피텍셜층(2)의 표면은 이러한 호상의 요철이 큰폭으로 억제된 것이 된다.
또한, 이와 같이 하여 얻어진 실리콘 에피텍셜 웨이퍼(W)를 본드 웨이퍼 및/또는 베이스 웨이퍼로서 이용하여, 접합 SOI 웨이퍼를 제작하면, 접합면에 있어서의 밀착성이 향상하기 때문에, 접합 SOI 웨이퍼의 결함의 발생을 억제할 수 있다.
접합 웨이퍼의 제조방법에 있어서는, 2매의 웨이퍼를 접합한 후, 한편의 웨이퍼를 박막화하는 방법으로서, 연삭·연마로 실시하는 방법과 이온 주입 박리법(스마트 컷법(등록상표)이라고도 함)이 일반적으로 알려져 있지만, 어느 방법에도, 본 발명의 실리콘 에피텍셜 웨이퍼를 이용할 수 있다.
본 발명에 따른 접합 SOI 웨이퍼의 제조방법(스마트 컷법(등록상표))의 일례를 도 8에 나타낸다.
우선, 도 8의 공정 (a)에서는, 본드 웨이퍼(7) 및 베이스 웨이퍼(8)를 준비한다. 본 발명에서는, 본드 웨이퍼(7) 및/또는 베이스 웨이퍼(8)로서 상기 에피텍셜 웨이퍼(W)를 사용할 수 있다. 도 8에서는, 상기 에피텍셜 웨이퍼(W)를 본드 웨이퍼(7)로서 이용했을 때의 접합 SOI 웨이퍼의 제조방법을 나타낸다.
또한, 상기 에피텍셜 웨이퍼(W)를 이용하지 않는 쪽의 웨이퍼로서는, 예를 들면, 실리콘 단결정의 폴리시드(polished) 웨이퍼, 열처리 웨이퍼 등, 여러 가지 웨이퍼를 적용할 수 있다.
미리 본드 웨이퍼(7) 및 베이스 웨이퍼(8)의 양 웨이퍼에, 또는 어느 쪽의 한편에 절연막(9)을 형성한다. 또한, 양 웨이퍼 모두 형성되어 있지 않아도 좋다. 도 8의 (a)에서는, 본드 웨이퍼(7)에 절연막(9)이 형성되어 있다. 이때 절연막(9)으로서는, 예를 들면 열산화막, CVD 산화막 등을 형성시킬 수 있다.
다음에, 공정 (b)에서는, 본드 웨이퍼(7)의 절연막(9)의 표면으로부터 수소 이온, 희가스 이온 등의 적어도 1 종류 이상의 가스 이온을 이온 주입하여 웨이퍼(에피텍셜층) 내부에 이온 주입층(10)을 형성한다. 이때, 주입 에너지, 주입량, 주입 온도 등 그 외의 이온 주입 조건을, 소정의 두께의 SOI층을 얻을 수 있도록 적당하게 선택할 수 있다.
다음에, 공정 (c)에서는, 본드 웨이퍼(7)의 절연막(9)과, 베이스 웨이퍼(8)를 밀착시켜 접합한다.
다음에, 공정 (d)에서는, 박리 열처리를 실시하는 것에 의해, 본드 웨이퍼(7)를 이온 주입층(10)으로 박리하여 베이스 웨이퍼(8) 상에 매입 산화막(절연막)(9)을 개입시켜서, SOI층(11)이 형성된 접합 SOI 웨이퍼(12)를 제작한다.
　
이 박리 열처리로서는, 특히 한정되지 않지만, 접합시킨 웨이퍼를 질소 분위기로 500~600℃까지 온도 상승시키면서 열처리를 실시하는 것으로 본드 웨이퍼(7)의 박리를 실시할 수 있다.
이와 같이 제작된 접합 SOI 웨이퍼(12)에, 예를 들면 접합 계면의 결합 강도를 높이기 위한 결합 열처리를 산화성 분위기 하 또는 비산화성 분위기 하에서 1000℃ 이상으로 실시하고, 그 후 SOI층 측을 소망한 두께까지 박막화하도록 연마나 희생 산화 처리를 실시하는 등으로, 최종적인 접합 SOI 웨이퍼를 완성한다.
　
이와 같이, 본 발명의 실리콘 에피텍셜 웨이퍼(W)를, 본드 웨이퍼(7)로서 이용하는 것으로, 접합 SOI 웨이퍼(12)를 제조할 수 있다.
즉, 본 발명에서는, 도 8의 (d)에 나타내는, 베이스 웨이퍼(8)의 상부에, 적어도, 매입 산화막(9), SOI층(11)이 순차적으로 형성된 접합 SOI 웨이퍼(12)로서, SOI층(11)의 도펀트 농도가 1×1019/cm3 이상이며, 또한 이 SOI층(11)의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고 있고, 이 각도 θ 및 각도 φ가 10´ 미만인 접합 SOI 웨이퍼(12)를 제공할 수 있다.
그리고, 도펀트 농도가 1×1019/cm3 이상인 고농도 에피텍셜층을 가지는 에피텍셜 웨이퍼(W)를 본드 웨이퍼(7)로서 이용하면, 고농도 SOI층(11)을 가지는 SOI 웨이퍼(12)를 제공할 수 있다. 또한, 이러한 접합 SOI 웨이퍼(12)는, 접합 계면의 밀착성이 개선된 것이 되어, 결함의 발생이 억제된 고품질의 접합 SOI 웨이퍼(12)가 된다.
도 8에 나타내는 본 발명의 접합 SOI 웨이퍼의 제조방법에 있어서, 또한 베이스 웨이퍼(8)로서도, 본 발명의 실리콘 에피텍셜 웨이퍼(W)를 이용할 수 있다.
즉, 본 발명에 의하면, 도 9의 (a)에 나타낸 바와 같이, 실리콘 단결정 기판(1)에 도펀트 농도가 1×1019/cm3 이상인 실리콘 에피텍셜층(2)을 기상성장시킨 실리콘 에피텍셜 웨이퍼(W)로서, 실리콘 에피텍셜 웨이퍼(W)의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 상기 각도 θ 및 각도 φ가 10´ 미만인 실리콘 에피텍셜 웨이퍼(W)의 상부에, 매입 산화막(9), SOI층(11)이 순차적으로 형성된 접합 SOI 웨이퍼(13)를 제조할 수 있다. 이와 같이, 고농도 에피텍셜층을 가지는 에피텍셜 웨이퍼(W)를, 본드 웨이퍼(7)와 베이스 웨이퍼(8) 양쪽 모두에 이용해도 괜찮다.
　
또한, 본 발명의 고농도 에피텍셜층을 가지는 에피텍셜 웨이퍼(W)를, 베이스 웨이퍼(8)에만 이용할 수 있다.
즉, 본 발명에 의하면, 도 9의 (b)에 나타낸 바와 같이, 실리콘 단결정 기판(1)에 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층(2)을 기상성장시킨 실리콘 에피텍셜 웨이퍼(W)로서, 상기 실리콘 에피텍셜 웨이퍼(W)의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향 또는 [0-11]방향으로 각도 φ만큼 경사지고, 상기 각도 θ 및 각도 φ가 10´ 미만인 실리콘 에피텍셜 웨이퍼(W)의 상부에, 적어도, 매입 산화막(9), SOI층(11')이 순차적으로 형성된 접합 SOI 웨이퍼(14)를 제공할 수 있다. 즉, 매입 산화막(9) 바로 아래에 고농도의 에피텍셜층(2)을 가지는 접합 SOI 웨이퍼(14)를 제작할 수 있다.
본 발명의 실리콘 에피텍셜 웨이퍼를, 본드 웨이퍼 및/또는 베이스 웨이퍼에 이용하는지의 선택은, 접합 SOI 웨이퍼를 이용하여 제작되는 디바이스의 사양에 따라 결정된다.
이러한 본 발명의 접합 SOI 웨이퍼(12, 13, 14)는, 접합 불량에 기인하는 SOI 표면의 결함이 큰 폭으로 억제된 것이 된다.
실시예
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것으로 한정되는 것은 아니다.
(실시예 1)
실리콘 단결정 기판의 주표면이, [100]축에 대하여 (100)면으로부터 [011]방향으로 각도 θ만큼 경사지는 동시에, [01-1]방향으로 각도 φ만큼 경사지고, 각도 θ와 φ가 6´(0.1°)≤θ≤9´(0.15°), φ=1´을 만족하는 복수의 실리콘 단결정 기판(직경 300 mm)의 주표면에, 에피텍셜층 중의 인의 농도가 2×1019/cm3가 되는 조건으로, 포스핀(PH3) 가스를 도입하면서, 1080℃의 성장 온도로 3 ㎛의 에피텍셜층을 기상성장시켰다. 원료 가스는 디클로로실란을 이용했다.
(비교예 1)
상기 각도 θ와 φ가 10´≤θ≤14´, 1´≤φ≤5´를 만족하는 복수의 실리콘 단결정 기판(직경 300 mm)의 주표면에, 에피텍셜층 중의 인의 농도가 2×1019/cm3가 되는 조건으로, 포스핀(PH3) 가스를 도입하면서, 1080℃의 성장 온도로 3 ㎛의 에피텍셜층을 기상성장시켰다. 원료 가스는 디클로로실란을 이용했다.
(비교예 2)
상기의 각도 θ와 φ가 10´≤θ≤14´, 1´≤φ≤5´를 만족하는 복수의 실리콘 단결정 기판(직경 300 mm)의 주표면에, 에피텍셜층 중의 인의 농도가 5×1018/cm3가 되는 조건으로, 포스핀(PH3) 가스를 도입하면서, 1080℃의 성장 온도로 3㎛의 에피텍셜층을 기상성장시켰다. 원료 가스는 디클로로실란을 이용했다.
　
실시예 1, 비교예 1, 및 비교예 2에서 얻어진 실리콘 에피텍셜 웨이퍼의 표면의 단차의 크기를 비교하는 그래프를 도 10의 (a)에 나타낸다. 또한, 단차의 측정에는 AFM(Atomic　Force　Microscope) 장치를 사용하여, 30 ㎛ 각의 영역의 측정을 실시하고, 그 영역 내의 P-V(Peak　to　Valley) 값을 단차로 했다. 또한, AFM 장치에 의한 실시예 1 및 비교예 1에서 얻어진 에피텍셜 웨이퍼의 표면의 관찰도를 도 10의 (b)에 나타낸다.
비교예 1에서 얻어진 에피텍셜 웨이퍼는, 0.5 nm를 초과하는 단차가 형성되는 한편, 그 크기는 θ의 오프각에 의존하여 커지는 경향을 볼 수 있었다. 이에 대해, 실시예 1의 웨이퍼의 표면의 단차는 0.5 nm 미만으로 억제되었다. 이로부터, θ를 10´ 미만으로 하는 것으로, 웨이퍼의 표면의 단차를 0.5 nm 미만으로 억제할 수 있는 것이 확인되었다. 또한, 0.5 nm라고 하는 단차의 값은 이 측정 장치로 측정되는 단차의 하한값과 거의 같고, 이 값 이하이면 단차는 경미하다고 판단된다.
또한, 실시예 1과 비교예 1에서는, 어느 쪽도 φ를 5´이하로 고정하고, θ를 변화시켰지만, 결정학적으로 θ와 φ는 등가의 관계에 있는 것으로부터, φ에 대해서도 같은 각도 의존성이 있는 것은 분명하다.
또한, 비교예 2에서는, 비교예 1과 같이 θ를 변화시키고 있지만, 이 경우는 θ에 관계없이 0.5 nm 미만의 단차로 억제되었다. 이것은, 비교예 2에서는, 도펀트의 농도가 낮고, θ의 각도가 크더라도, 단차가 커지지 않았던 것이라고 생각된다.
　
또한, 에피텍셜층의 인 농도를 1×1019/cm3, 3×1019/cm3, 5×1019/cm3로 한 것 이외는, 실시예 1과 동일 조건으로 제작된 실리콘 에피텍셜 웨이퍼의 표면의 단차의 크기를 측정했는데, 어느 경우도 0.5 nm 미만의 단차로 억제되었다. 이것으로부터, 본 발명은 에피텍셜층의 인 농도가 1×1019/cm3 이상이 되는 경우에, 유효라고 할 수 있다.
다음에, 상기 실험으로 얻어진 에피텍셜 웨이퍼를 사용하여, 접합 SOI 웨이퍼를 제작했을 경우의 효과에 대해, 이하의 실시예와 비교예를 이용하여 설명한다.
(실시예 2)
실시예 1에서 얻어진 에피텍셜 웨이퍼를 본드 웨이퍼(SOI층을 형성하는 웨이퍼)로서 이용하여, 도 8에 나타내는 접합 SOI 웨이퍼의 제조방법(이온 주입 박리법)에 의해, 이하의 조건으로 접합 SOI 웨이퍼를 제작했다.
(본드 웨이퍼) 실시예 1에서 제작한 에피텍셜 웨이퍼
(베이스 웨이퍼) 실리콘 단결정 기판, 직경 300 mm, p형(100), 10Ωcm
(산화막 형성) 본드 웨이퍼의 표면에 150 nm의 열산화막 형성
(이온 주입) 본드 웨이퍼 표면의 산화막을 통하여, 수소 이온, 50 keV, 6×1016/cm2
(박리 열처리) 500℃, 30분
박리 후의 SOI 웨이퍼에 대해 산화성 분위기로 결합 열처리를 실시하고, 표면 산화막을 제거한 후, 평탄 가열 처리로서 Ar 분위기 하에서, 1200℃, 1시간의 열처리를 실시하고, 또한, 최종 SOI층 막두께가 100 nm가 되도록 희생 산화 처리를 실시했다. 그 후, SOI 표면을 표면 결함 검사 장치 SP2(KLA-Tencor사제)를 이용하여 관찰하고, 0.5 ㎛ 이상의 사이즈의 결함을 접합 불량 결함의 개수로서 카운트했다.
(비교예 3)
비교예 1에서 얻어진 단차가 있는 에피텍셜 웨이퍼 웨이퍼를 본드 웨이퍼(SOI층을 형성하는 웨이퍼)로서 이용하여, 실시예 2와 같은 조건으로 이온 주입 박리법에 의해 접합 SOI 웨이퍼를 제작하여, 표면의 결함을 관찰했다.
　
실시예 2 및, 비교예 3에서 얻어진, SOI 웨이퍼 상의 접합 불량 결함의 개수를 비교하는 그래프를 도 11에 나타낸다. 비교예 3의 SOI 웨이퍼는, 재료가 되는 에피텍셜 웨이퍼의 요철에 의해, 접합 불량에 기인하는 SOI 표면의 결함이 다수 발생한 것에 대하여, 실시예 2에서는 결함의 발생이 억제되었다.
　
아울러, 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 상기 실시 형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용 효과를 나타내는 것은 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
예를 들면, 본 발명에서는, 실리콘 단결정 기판의 주표면으로서 (100)면, 주표면으로부터의 경사 방향으로서 [011] 또는 [0-1-1], [01-1] 또는 [0-11]로 개시하고 있지만, 이것들과 등가인 주표면 및 경사 방향이면 본 발명과 같은 작용 효과를 나타내는 것이므로, 본 발명의 기술적 범위에 포함된다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 본드 웨이퍼와 베이스 웨이퍼를 접합하여 접합 SOI 웨이퍼를 제조하는 방법에 있어서,
    실리콘 단결정 기판으로서, 주표면이 [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도θ만큼 경사지는 것과 동시에, [01-1]방향 또는 [0-11]방향으로 각도φ만큼 경사지고, 상기 각도θ 및 각도φ가 10´ 미만인 실리콘 단결정 기판을 이용하고,
    상기 실리콘 단결정 기판의 주표면에 도펀트 농도가 1×1019/cm3 이상의 에피텍셜층을 기상성장시키는 것을 포함하는 실리콘 에피텍셜 웨이퍼의 제조방법에 의하여 제조되는, 상기 도펀트를 인(phosphorus)으로 하는 실리콘 에피텍셜 웨이퍼를,
    상기 본드 웨이퍼와 상기 베이스 웨이퍼 중 어느 하나 이상으로서 이용해서 접합 SOI 웨이퍼를 제조하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
  4. 삭제
  5. 삭제
  6. 베이스 웨이퍼의 상부에, 매입 산화막, SOI층이 순차적으로 형성된 접합 SOI 웨이퍼로서,
    상기 SOI층의 도펀트 농도가 1×1019/cm3 이상이고, 상기 도펀트가 인(phosphorus)이며, 상기 SOI층 주표면은 [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도θ만큼 경사지는 것과 동시에, [01-1]방향 또는 [0-11]방향으로 각도φ만큼 경사지고 있으며, 상기 각도θ 및 각도φ가 10´ 미만인 것을 특징으로 하는 접합 SOI 웨이퍼.
  7. 제6항에 있어서,
    상기 베이스 웨이퍼는, 실리콘 단결정 기판에 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층을 기상성장시킨 실리콘 에피텍셜 웨이퍼이며, 상기 실리콘 에피텍셜 웨이퍼의 주표면은, [100]축에 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도θ만큼 경사지는 것과 동시에, [01-1]방향 또는 [0-11]방향으로 각도φ만큼 경사지고, 상기 각도θ 및 각도φ가 10´ 미만인 것을 특징으로 하는 접합 SOI 웨이퍼.
  8. 베이스 웨이퍼의 상부에, 매입 산화막, SOI층이 순차적으로 형성된 접합 SOI 웨이퍼로서,
    상기 베이스 웨이퍼는, 실리콘 단결정 기판에 도펀트 농도가 1×1019/cm3 이상의 실리콘 에피텍셜층을 기상성장시킨 상기 도펀트가 인(phosphorus)인 실리콘 에피텍셜 웨이퍼이며, 상기 실리콘 에피텍셜 웨이퍼의 주표면은, [100]축으로 대하여 (100)면으로부터 [011]방향 또는 [0-1-1]방향으로 각도θ만큼 경사지는 것과 동시에, [01-1]방향 또는 [0-11]방향으로 각도φ만큼 경사지고, 상기 각도θ 및 각도φ가 10´ 미만인 것을 특징으로 하는 접합 SOI 웨이퍼.
  9. 삭제
KR1020127024972A 2010-04-01 2011-03-01 접합 ｓｏｉ 웨이퍼의 제조방법 및 접합 ｓｏｉ 웨이퍼 KR101729474B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010085381A JP5544986B2 (ja) 2010-04-01 2010-04-01 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
JPJP-P-2010-085381 2010-04-01
PCT/JP2011/001175 WO2011125282A1 (ja) 2010-04-01 2011-03-01 シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせｓｏｉウェーハ及びその製造方法

Publications (2)

Publication Number Publication Date
KR20130023207A KR20130023207A (ko) 2013-03-07
KR101729474B1 true KR101729474B1 (ko) 2017-04-24

Family

ID=44762253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127024972A KR101729474B1 (ko) 2010-04-01 2011-03-01 접합 ｓｏｉ 웨이퍼의 제조방법 및 접합 ｓｏｉ 웨이퍼

Country Status (6)

Country Link
US (1) US8823130B2 (ko)
EP (1) EP2555227B1 (ko)
JP (1) JP5544986B2 (ko)
KR (1) KR101729474B1 (ko)
CN (1) CN102859649B (ko)
WO (1) WO2011125282A1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
US20150270344A1 (en) * 2014-03-21 2015-09-24 International Business Machines Corporation P-fet with graded silicon-germanium channel
CN103871902A (zh) 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法
CN105869991B (zh) 2015-01-23 2018-05-11 上海华力微电子有限公司 用于改善SiGe厚度的均匀性的方法和系统
CN105990172B (zh) 2015-01-30 2018-07-31 上海华力微电子有限公司 嵌入式SiGe外延测试块的设计
CN105990342B (zh) 2015-02-13 2019-07-19 上海华力微电子有限公司 具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺
CN104851884A (zh) 2015-04-14 2015-08-19 上海华力微电子有限公司 用于锗硅填充材料的成形腔
CN104821336B (zh) 2015-04-20 2017-12-12 上海华力微电子有限公司 用于使用保形填充层改善器件表面均匀性的方法和系统
FR3036845B1 (fr) * 2015-05-28 2017-05-26 Soitec Silicon On Insulator Procede de transfert d'une couche d'un substrat monocristallin
CN105097554B (zh) 2015-08-24 2018-12-07 上海华力微电子有限公司 用于减少高浓度外延工艺中的位错缺陷的方法和系统
EP3179093A1 (en) * 2015-12-08 2017-06-14 Winfoor AB Rotor blade for a wind turbine and a sub-member
JP6474048B2 (ja) * 2015-12-25 2019-02-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
DE112017004005B4 (de) * 2016-08-10 2024-07-18 Sumco Corporation Verfahren zur herstellung von siliziumepitaxialwafern
JP7037544B2 (ja) * 2016-08-12 2022-03-16 コーボ ユーエス，インコーポレイティド 性能を向上させたウエハレベルパッケージ
JP6662250B2 (ja) * 2016-09-07 2020-03-11 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
CN110603350B (zh) * 2017-04-06 2021-07-16 胜高股份有限公司 外延硅晶片的制造方法及外延硅晶片
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
WO2020009759A1 (en) 2018-07-02 2020-01-09 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020174828A1 (en) * 2001-03-30 2002-11-28 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
JP2003204048A (ja) 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2008171958A (ja) * 2007-01-10 2008-07-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226891A (ja) * 1986-03-28 1987-10-05 Shin Etsu Handotai Co Ltd 半導体装置用基板
JPH03194921A (ja) * 1989-12-22 1991-08-26 Showa Denko Kk 半導体エピタキシャルウェハー及びその製造方法
JP2772183B2 (ja) * 1991-11-30 1998-07-02 東芝セラミックス株式会社 シリコンウェハの製造方法
JPH06338464A (ja) * 1993-05-31 1994-12-06 Toshiba Corp 半導体装置用基板
JP2000260711A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体基板製造方法
JP2001274049A (ja) * 2000-03-27 2001-10-05 Toshiba Microelectronics Corp 半導体基板及びその製造方法
JP4089354B2 (ja) * 2002-08-30 2008-05-28 株式会社Ｓｕｍｃｏ エピタキシャルウェーハとその製造方法
JP2004339003A (ja) * 2003-05-15 2004-12-02 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP4423903B2 (ja) * 2003-07-17 2010-03-03 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
US20090117706A1 (en) * 2005-04-06 2009-05-07 Shin-Etsu Handotai Co., Ltd. Manufacturing Method of SOI Wafer and SOI Wafer Manufactured by This Method
JP2008159667A (ja) * 2006-12-21 2008-07-10 Siltronic Ag Ｓｏｉ基板及びｓｏｉ基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020174828A1 (en) * 2001-03-30 2002-11-28 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
JP2003204048A (ja) 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2008171958A (ja) * 2007-01-10 2008-07-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
US20120326268A1 (en) 2012-12-27
EP2555227A1 (en) 2013-02-06
CN102859649A (zh) 2013-01-02
KR20130023207A (ko) 2013-03-07
US8823130B2 (en) 2014-09-02
EP2555227B1 (en) 2019-07-03
WO2011125282A1 (ja) 2011-10-13
JP2011216780A (ja) 2011-10-27
JP5544986B2 (ja) 2014-07-09
CN102859649B (zh) 2015-06-24
EP2555227A4 (en) 2015-08-26

Similar Documents

Publication Publication Date Title
KR101729474B1 (ko) 접합 ｓｏｉ 웨이퍼의 제조방법 및 접합 ｓｏｉ 웨이퍼
TWI793755B (zh) 用於功率及rf應用的工程基板結構
JP5604629B2 (ja) 半導体バッファ構造体内の歪み層
US7442992B2 (en) Bonded SOI substrate, and method for manufacturing the same
CN101501836A (zh) 多层半导体晶片及其制造方法
KR20160145600A (ko) 접합 soi 웨이퍼의 제조방법
JPWO2005027204A1 (ja) 貼り合わせウェーハおよびその製造方法
EP2012346B1 (en) Method for producing soi wafer
EP2466626A2 (en) Relaxation and transfer of strained material layers
US8659020B2 (en) Epitaxial silicon wafer and method for manufacturing same
EP0702401B1 (en) Method for producing a semiconductor substrate suitable for IGBTs
JP5045095B2 (ja) 半導体デバイスの製造方法
US8389382B2 (en) Method for manufacturing bonded wafer
JP5672021B2 (ja) 半導体基板の製造方法
WO2021246279A1 (ja) 貼り合わせウェーハ用の支持基板
JP5505845B2 (ja) 歪み層緩和のための硬化層
US20190304831A1 (en) Epitaxy substrate and method of manufacturing the same
KR20210020024A (ko) 첩합soi웨이퍼의 제조방법 및 첩합soi웨이퍼
WO2022054429A1 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2022067962A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
TW202429726A (zh) 用於功率及rf應用的工程基板結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
GRNT Written decision to grant