JP2000260711A - 半導体基板製造方法 - Google Patents
半導体基板製造方法Info
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- JP2000260711A JP2000260711A JP6562999A JP6562999A JP2000260711A JP 2000260711 A JP2000260711 A JP 2000260711A JP 6562999 A JP6562999 A JP 6562999A JP 6562999 A JP6562999 A JP 6562999A JP 2000260711 A JP2000260711 A JP 2000260711A
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Links
Abstract
(57)【要約】
【課題】 ヘイズの少ない品質の良い単結晶半導体基板
を提供する 【解決手段】 法線が[１,０,０]軸に対し[０,１,１]方
向（又は[０,−１,−１]方向）および[０,１,−１]方向
（又は[０,−１,１]方向）にそれぞれ角度θおよび角度
φ傾斜した主表面を有するシリコン基板を加熱し、シリ
コン基板上に原料ガスを所定のエピタキシャル成長温度
Ｔでエピタキシャル成長させることによりシリコン基板
を製造する半導体基板製造方法において、角度θ、φお
よびエピタキシャル成長温度Ｔは、０．０２≦θ≦（２
×１０-6）ｅ0.0088T、０．０２≦φ≦（２×１０-6）
ｅ0.0088Tの条件を満たすようにする。
を提供する 【解決手段】 法線が[１,０,０]軸に対し[０,１,１]方
向（又は[０,−１,−１]方向）および[０,１,−１]方向
（又は[０,−１,１]方向）にそれぞれ角度θおよび角度
φ傾斜した主表面を有するシリコン基板を加熱し、シリ
コン基板上に原料ガスを所定のエピタキシャル成長温度
Ｔでエピタキシャル成長させることによりシリコン基板
を製造する半導体基板製造方法において、角度θ、φお
よびエピタキシャル成長温度Ｔは、０．０２≦θ≦（２
×１０-6）ｅ0.0088T、０．０２≦φ≦（２×１０-6）
ｅ0.0088Tの条件を満たすようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に原
料ガスをエピタキシャル成長させることにより単結晶半
導体基板を製造する半導体基板製造方法に係わり、特
に、ヘイズ等の欠陥の発生を抑制し、単結晶半導体基板
の品質を向上させる技術に関する。
料ガスをエピタキシャル成長させることにより単結晶半
導体基板を製造する半導体基板製造方法に係わり、特
に、ヘイズ等の欠陥の発生を抑制し、単結晶半導体基板
の品質を向上させる技術に関する。
【０００２】
【従来の技術】一般に、半導体デバイスに用いられるシ
リコン単結晶基板は、＜１００＞結晶軸方向に伸びたシ
リコン単結晶棒を＜１００＞結晶軸方向に対してほぼ垂
直な（１００）±１°面（±１°は一般的にオフアング
ル角と呼ばれる）で切断することにより所定の厚さを有
するシリコン基板を切り出し、シリコン基板の切断面を
表面研磨し、その後、シリコン基板上に原料ガスを用い
てＳｉ原子をエピタキシャル成長させる（気相成長）工
程を経て作製される。
リコン単結晶基板は、＜１００＞結晶軸方向に伸びたシ
リコン単結晶棒を＜１００＞結晶軸方向に対してほぼ垂
直な（１００）±１°面（±１°は一般的にオフアング
ル角と呼ばれる）で切断することにより所定の厚さを有
するシリコン基板を切り出し、シリコン基板の切断面を
表面研磨し、その後、シリコン基板上に原料ガスを用い
てＳｉ原子をエピタキシャル成長させる（気相成長）工
程を経て作製される。
【０００３】上記のエピタキシャル成長工程において
は、原料ガスとしてＳｉＨＣｌ3ガスが一般的に利用さ
れているが、近年の半導体基板の大口径化に伴い、エピ
タキシャル成長工程の際の基板温度が高い（１３７３−
１４２３Ｋ）ことに起因するスリップの発生が懸念され
るようになってきた。そこで、最近では、エピタキシャ
ル成長時のスリップの発生を抑制するために、原料ガス
としてモノシラン（ＳｉＨ4）やジクロルシラン（Ｓｉ
Ｈ2Ｃｌ2）ガスを用い、低温（１１７３−１３７３Ｋ）
でエピタキシャル成長工程を行う低温エピタキシャル成
長技術が検討されるようになっている。
は、原料ガスとしてＳｉＨＣｌ3ガスが一般的に利用さ
れているが、近年の半導体基板の大口径化に伴い、エピ
タキシャル成長工程の際の基板温度が高い（１３７３−
１４２３Ｋ）ことに起因するスリップの発生が懸念され
るようになってきた。そこで、最近では、エピタキシャ
ル成長時のスリップの発生を抑制するために、原料ガス
としてモノシラン（ＳｉＨ4）やジクロルシラン（Ｓｉ
Ｈ2Ｃｌ2）ガスを用い、低温（１１７３−１３７３Ｋ）
でエピタキシャル成長工程を行う低温エピタキシャル成
長技術が検討されるようになっている。
【０００４】
【発明が解決しようとする課題】以上述べてきたよう
に、最近の単結晶半導体基板製造分野においては、エピ
タキシャル成長時のスリップ発生を抑制するために低温
エピタキシャル成長技術が検討され始めている。しかし
ながら、この低温エピタキシャル成長技術には、以下に
示すような技術的課題がある。
に、最近の単結晶半導体基板製造分野においては、エピ
タキシャル成長時のスリップ発生を抑制するために低温
エピタキシャル成長技術が検討され始めている。しかし
ながら、この低温エピタキシャル成長技術には、以下に
示すような技術的課題がある。
【０００５】すなわち、一般に、エピタキシャル成長温
度の低温化に伴い半導体基板表面上にはヘイズと呼ばれ
る面荒れが生じることが知られている。このヘイズと
は、図５に示すような、０．５〜３．０μｍの周期で連
続する高低差約１ｎｍ程度の凹凸を意味し、原子間力顕
微鏡（Atomic Force Microscope ：AFM）や光学反射方
式の評価装置で検出され、この凹凸が大きいとスポット
ライト下で基板表面が曇って見える程になる。
度の低温化に伴い半導体基板表面上にはヘイズと呼ばれ
る面荒れが生じることが知られている。このヘイズと
は、図５に示すような、０．５〜３．０μｍの周期で連
続する高低差約１ｎｍ程度の凹凸を意味し、原子間力顕
微鏡（Atomic Force Microscope ：AFM）や光学反射方
式の評価装置で検出され、この凹凸が大きいとスポット
ライト下で基板表面が曇って見える程になる。
【０００６】このようなヘイズの発生は、半導体デバイ
スの微細化・高集積化が叫ばれている昨今、低温エピタ
キシャル成長技術において解決すべき大きな技術的課題
であり、さらには、半導体デバイスのサブミクロンオー
ダーの設計精度が要求されている現在、基板上に凹凸が
あることは半導体デバイスの電気特性に悪影響を与える
ことは必至である。
スの微細化・高集積化が叫ばれている昨今、低温エピタ
キシャル成長技術において解決すべき大きな技術的課題
であり、さらには、半導体デバイスのサブミクロンオー
ダーの設計精度が要求されている現在、基板上に凹凸が
あることは半導体デバイスの電気特性に悪影響を与える
ことは必至である。
【０００７】本発明は、上記技術的課題を鑑みてなされ
たものであり、その目的は、ヘイズ等の半導体基板上に
おける欠陥の発生を抑制する半導体基板製造方法を提供
することにある。
たものであり、その目的は、ヘイズ等の半導体基板上に
おける欠陥の発生を抑制する半導体基板製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】上記の問題を解決するた
めに、発明者らは、半導体基板を単結晶棒から切り出す
際のオフアングル角を従来よりも小さい角度で行うとエ
ピタキシャル成長工程時のヘイズの発生を効果的に抑制
でき、また、エピタキシャル成長工程を所定の条件下で
行うことによりさらなるヘイズ発生抑制効果が得られる
という考えに至った。
めに、発明者らは、半導体基板を単結晶棒から切り出す
際のオフアングル角を従来よりも小さい角度で行うとエ
ピタキシャル成長工程時のヘイズの発生を効果的に抑制
でき、また、エピタキシャル成長工程を所定の条件下で
行うことによりさらなるヘイズ発生抑制効果が得られる
という考えに至った。
【０００９】上記の考えから、本発明の特徴は、法線が
[１,０,０]軸に対し[０,１,１]方向（又は[０,−１,−
１]方向）および[０,１,−１]方向（又は[０,−１,１]
方向）にそれぞれ角度θおよび角度φ傾斜した主表面を
有するシリコン基板を加熱し、シリコン基板上に原料ガ
スを所定のエピタキシャル成長温度Ｔでエピタキシャル
成長させることによりシリコン単結晶基板を製造する半
導体基板製造方法において、角度θ、φおよびエピタキ
シャル成長温度Ｔは、０．０２≦θ≦（２×１０-6）ｅ
0.0088T、０．０２≦φ≦（２×１０-6）ｅ0.0088Tの条
件下にある半導体基板製造方法であることにある。
[１,０,０]軸に対し[０,１,１]方向（又は[０,−１,−
１]方向）および[０,１,−１]方向（又は[０,−１,１]
方向）にそれぞれ角度θおよび角度φ傾斜した主表面を
有するシリコン基板を加熱し、シリコン基板上に原料ガ
スを所定のエピタキシャル成長温度Ｔでエピタキシャル
成長させることによりシリコン単結晶基板を製造する半
導体基板製造方法において、角度θ、φおよびエピタキ
シャル成長温度Ｔは、０．０２≦θ≦（２×１０-6）ｅ
0.0088T、０．０２≦φ≦（２×１０-6）ｅ0.0088Tの条
件下にある半導体基板製造方法であることにある。
【００１０】尚、上記のエピタキシャル成長温度Ｔは１
１７３〜１４２３[Ｋ]（Ｋ：ケルビン、絶対温度）の範
囲内にあることが望ましい。
１７３〜１４２３[Ｋ]（Ｋ：ケルビン、絶対温度）の範
囲内にあることが望ましい。
【００１１】また、原料ガスとしてモノシランガス又は
ジクロルシランガスを用いることが好ましい。
ジクロルシランガスを用いることが好ましい。
【００１２】
【発明の実施の形態】以下、本発明の実施形態に係わる
半導体基板製造方法について説明するが、本発明の半導
体基板製造方法においては、半導体基板を単結晶棒から
切り出す際のオフアングル角の大きさに１つの特徴を有
している。そこで、本発明の要旨の理解を容易にするた
めに、実施形態に係わる詳細な説明に移行する前にオフ
アングル角の定義について図６を用いて簡単を説明を加
えておく。
半導体基板製造方法について説明するが、本発明の半導
体基板製造方法においては、半導体基板を単結晶棒から
切り出す際のオフアングル角の大きさに１つの特徴を有
している。そこで、本発明の要旨の理解を容易にするた
めに、実施形態に係わる詳細な説明に移行する前にオフ
アングル角の定義について図６を用いて簡単を説明を加
えておく。
【００１３】（オフアングル角の定義）今、（１００）
ベクトルを法線とする（１００）平面５上の１点を原点
Ｏとし、結晶軸方向[０、１、１]、[０、−１、−１]、
[０、１、−１]、[０、−１、１]（これらの結晶軸方向
の記載は結晶構造学で定義されているものと異なるが、
これは記載上の問題でありその意味・定義が異なるもの
ではないことに留意されたい。本記載と通常の記載との
対応関係は図６上に表記する。）を図６に示すように定
義し、（１００）平面５上に、頂点の１つが原点Ｏにあ
り、原点Ｏから伸びる３辺が[０、１、１]、[０、１、
−１]、[１、０、０]方向に沿うような直方体７を配置
する。この時、線分ＯＡ、ＯＢが[１、０、０]軸となす
角をそれぞれ角度θ、φとすると、Ｏ点を通る線分ＯＣ
を法線とする半導体基板１の主表面は[１、０、０]軸に
対して[０、１、１]方向に角度θ、[０、１、−１]軸方
向に角度φ傾斜しているということができる。以下の説
明では、この角度θ、φを半導体基板切り出し時のオフ
アングル角として定義し、オフアングル角θ、φで半導
体基板を単結晶棒より切り出した場合には、半導体基板
の主表面の法線は[１、０、０]軸に対して角度θ、φだ
け傾斜することとなる。尚、結晶軸方向[０、１、１]、
[０、−１、−１]、[０、１、−１]、[０、−１、１]は
結晶構造学に従えば互いに等価であるので、互いに垂直
な結晶軸方向であれば（例えば、[０、−１、−１]と
[０、−１、１]や[０、１、１]と[０、−１、１]等）オ
フアングル角の定義に用いることができることは当業者
であらば容易に理解できることであろう。
ベクトルを法線とする（１００）平面５上の１点を原点
Ｏとし、結晶軸方向[０、１、１]、[０、−１、−１]、
[０、１、−１]、[０、−１、１]（これらの結晶軸方向
の記載は結晶構造学で定義されているものと異なるが、
これは記載上の問題でありその意味・定義が異なるもの
ではないことに留意されたい。本記載と通常の記載との
対応関係は図６上に表記する。）を図６に示すように定
義し、（１００）平面５上に、頂点の１つが原点Ｏにあ
り、原点Ｏから伸びる３辺が[０、１、１]、[０、１、
−１]、[１、０、０]方向に沿うような直方体７を配置
する。この時、線分ＯＡ、ＯＢが[１、０、０]軸となす
角をそれぞれ角度θ、φとすると、Ｏ点を通る線分ＯＣ
を法線とする半導体基板１の主表面は[１、０、０]軸に
対して[０、１、１]方向に角度θ、[０、１、−１]軸方
向に角度φ傾斜しているということができる。以下の説
明では、この角度θ、φを半導体基板切り出し時のオフ
アングル角として定義し、オフアングル角θ、φで半導
体基板を単結晶棒より切り出した場合には、半導体基板
の主表面の法線は[１、０、０]軸に対して角度θ、φだ
け傾斜することとなる。尚、結晶軸方向[０、１、１]、
[０、−１、−１]、[０、１、−１]、[０、−１、１]は
結晶構造学に従えば互いに等価であるので、互いに垂直
な結晶軸方向であれば（例えば、[０、−１、−１]と
[０、−１、１]や[０、１、１]と[０、−１、１]等）オ
フアングル角の定義に用いることができることは当業者
であらば容易に理解できることであろう。
【００１４】（実施の形態）それでは、本発明の実施形
態に係わる半導体基板製造方法を図１乃至図４を用いて
説明しよう。
態に係わる半導体基板製造方法を図１乃至図４を用いて
説明しよう。
【００１５】本発明の実施形態に係わる半導体基板製造
方法は、図１乃至図３に示すように、オフアングル角
θ、φを小さく（図１、２）、また、エピタキシャル成
長速度（ＧＲ）を低く（図３（ａ））、さらに、エピタ
キシャル成長温度（Ｔ）を高くする（図３（ｂ））こと
によりヘイズの発生が抑制されることできるという知見
を実験から得ることにより発案された。
方法は、図１乃至図３に示すように、オフアングル角
θ、φを小さく（図１、２）、また、エピタキシャル成
長速度（ＧＲ）を低く（図３（ａ））、さらに、エピタ
キシャル成長温度（Ｔ）を高くする（図３（ｂ））こと
によりヘイズの発生が抑制されることできるという知見
を実験から得ることにより発案された。
【００１６】すなわち、図１、２に示す実験結果によれ
ば、オフアングル角が小さくなるにしたがって、ヘイズ
レベルが減少することがわかる。また、図３（ａ）に示
す実験結果によればエピタキシャル成長速度が小さくな
るにしたがって、図３（ｂ）に示す実験結果によればエ
ピタキシャル成長温度が高くなるにしたがってヘイズレ
ベルが減少することがわかり、これらの実験結果から図
４に示すハッチ領域のエピタキシャル成長条件によれば
許容可能なヘイズレベルの単結晶半導体基板が得られる
という知見が得られたのである。
ば、オフアングル角が小さくなるにしたがって、ヘイズ
レベルが減少することがわかる。また、図３（ａ）に示
す実験結果によればエピタキシャル成長速度が小さくな
るにしたがって、図３（ｂ）に示す実験結果によればエ
ピタキシャル成長温度が高くなるにしたがってヘイズレ
ベルが減少することがわかり、これらの実験結果から図
４に示すハッチ領域のエピタキシャル成長条件によれば
許容可能なヘイズレベルの単結晶半導体基板が得られる
という知見が得られたのである。
【００１７】以下では、これらの実験結果を示し、さら
に、本発明の実施形態に係わる半導体基板製造方法の効
果が最も得られる具体的なエピタキシャル成長条件につ
いて言及する。尚、半導体基板上のヘイズの評価にあた
っては、原子間力顕微鏡（ＤＩ社製）、光学反射方式評
価装置（サーフスキャン６２００、テンコール社製）を
使用し、半導体基板上のヘイズ量の評価は、光学反射方
式評価装置から半導体基板表面上に照射したスポットラ
イトの光量と半導体基板上のヘイズにより散乱されたス
ポットライトの光量との比を評価することにより求め、
[ｐｐｍ]をその単位とした。
に、本発明の実施形態に係わる半導体基板製造方法の効
果が最も得られる具体的なエピタキシャル成長条件につ
いて言及する。尚、半導体基板上のヘイズの評価にあた
っては、原子間力顕微鏡（ＤＩ社製）、光学反射方式評
価装置（サーフスキャン６２００、テンコール社製）を
使用し、半導体基板上のヘイズ量の評価は、光学反射方
式評価装置から半導体基板表面上に照射したスポットラ
イトの光量と半導体基板上のヘイズにより散乱されたス
ポットライトの光量との比を評価することにより求め、
[ｐｐｍ]をその単位とした。
【００１８】（実験１）[１、０、０]軸に対するオフア
ングル角が０．３°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１３７３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ2Ｃｌ2の混合ガスを供給し、エ
ピタキシャル成長温度１３７３[Ｋ]、エピタキシャル成
長速度１．０μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜
を膜厚２．５μｍまでエピタキシャル成長させた。その
後、光学反射方式評価装置を用いて半導体基板表面のヘ
イズレベルを測定した結果、ヘイズレベルは１．５[ｐ
ｐｍ]以下であった。
ングル角が０．３°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１３７３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ2Ｃｌ2の混合ガスを供給し、エ
ピタキシャル成長温度１３７３[Ｋ]、エピタキシャル成
長速度１．０μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜
を膜厚２．５μｍまでエピタキシャル成長させた。その
後、光学反射方式評価装置を用いて半導体基板表面のヘ
イズレベルを測定した結果、ヘイズレベルは１．５[ｐ
ｐｍ]以下であった。
【００１９】（実験２）[１、０、０]軸に対するオフア
ングル角が０．２°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１３２３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ4の混合ガスを供給し、エピタ
キシャル成長温度１３２３[Ｋ]、エピタキシャル成長速
度０．５μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜を膜
厚２．５μｍまでエピタキシャル成長させた。その後、
光学反射方式評価装置を用いて半導体基板表面のヘイズ
レベルを測定した結果、ヘイズレベルは１．５[ｐｐｍ]
以下であった。
ングル角が０．２°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１３２３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ4の混合ガスを供給し、エピタ
キシャル成長温度１３２３[Ｋ]、エピタキシャル成長速
度０．５μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜を膜
厚２．５μｍまでエピタキシャル成長させた。その後、
光学反射方式評価装置を用いて半導体基板表面のヘイズ
レベルを測定した結果、ヘイズレベルは１．５[ｐｐｍ]
以下であった。
【００２０】（実験３）[１、０、０]軸に対するオフア
ングル角が０．５°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１３７３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ2Ｃｌ2の混合ガスを供給し、エ
ピタキシャル成長温度１３７３[Ｋ]、エピタキシャル成
長速度１．０μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜
を膜厚２．５μｍまでエピタキシャル成長させた。その
後、光学反射方式評価装置を用いて半導体基板表面のヘ
イズレベルを測定した結果、ヘイズレベルは２．０[ｐ
ｐｍ]と多いことが確認され、（実験１）との比較から
オフアングル角を大きくするとヘイズレベルが増加する
ことが明らかとなった。
ングル角が０．５°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１３７３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ2Ｃｌ2の混合ガスを供給し、エ
ピタキシャル成長温度１３７３[Ｋ]、エピタキシャル成
長速度１．０μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜
を膜厚２．５μｍまでエピタキシャル成長させた。その
後、光学反射方式評価装置を用いて半導体基板表面のヘ
イズレベルを測定した結果、ヘイズレベルは２．０[ｐ
ｐｍ]と多いことが確認され、（実験１）との比較から
オフアングル角を大きくするとヘイズレベルが増加する
ことが明らかとなった。
【００２１】（実験４）[１、０、０]軸に対するオフア
ングル角が０．２°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１２７３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ4の混合ガスを供給し、エピタ
キシャル成長温度１２７３[Ｋ]、エピタキシャル成長速
度３．０μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜を膜
厚２．５μｍまでエピタキシャル成長させた。その後、
光学反射方式評価装置を用いて半導体基板表面のヘイズ
レベルを測定した結果、ヘイズレベルは６．０[ｐｐｍ]
程度と多いことが確認され、原子間力顕微鏡にてヘイズ
の形状を観察した結果、高低差が１ｎｍ程度もあるヘイ
ズが基板全体に見られた。この結果、（実験２）との比
較からエピタキシャル成長温度を高く且つエピタキシャ
ル成長速度を遅くすることによりヘイズの発生を抑える
ことができることが確認された。
ングル角が０．２°である主表面を有する半導体基板を
反応容器内に入れ、水素ガス雰囲気中で１２７３[Ｋ]に
加熱し、半導体基板を６０秒間水素アニールした後、水
素ガスと原料ガスＳｉＨ4の混合ガスを供給し、エピタ
キシャル成長温度１２７３[Ｋ]、エピタキシャル成長速
度３．０μｍ／ｍｉｎの成長条件でＳｉ単結晶薄膜を膜
厚２．５μｍまでエピタキシャル成長させた。その後、
光学反射方式評価装置を用いて半導体基板表面のヘイズ
レベルを測定した結果、ヘイズレベルは６．０[ｐｐｍ]
程度と多いことが確認され、原子間力顕微鏡にてヘイズ
の形状を観察した結果、高低差が１ｎｍ程度もあるヘイ
ズが基板全体に見られた。この結果、（実験２）との比
較からエピタキシャル成長温度を高く且つエピタキシャ
ル成長速度を遅くすることによりヘイズの発生を抑える
ことができることが確認された。
【００２２】（実験５）[１、０、０]軸に対するオフア
ングル角が０．０２°である主表面を有する半導体基板
を反応容器内に入れ、水素ガス雰囲気中で１３７３[Ｋ]
に加熱し、半導体基板を６０[ｓｅｃ]の間水素アニール
した後、水素ガスと原料ガスＳｉＨ2Ｃｌ2の混合ガスを
供給し、エピタキシャル成長温度１３７３[Ｋ]、エピタ
キシャル成長速度１．０μｍ／ｍｉｎの成長条件でＳｉ
薄膜を膜厚１．０μｍまでエピタキシャル成長させた。
このようにして得られた半導体基板表面をスポットライ
トを表面上に照射して評価した所、ヘイズの周期的な凹
凸によってスポットライト光が回折・干渉することによ
り生じる虹状のヘイズ（レインボウヘイズ）が観察され
た。エピタキシャル成長（水素アニール）においては、
基板表面における表面エネルギーが最小となるようにエ
ピタキシャル原子種が移動、配列し、オフアングルの大
きさに応じたステップ・テラス構造が形成されるが、オ
フアングルが０．０２°程度となると、ステップ長が可
視光の波長と同程度の大きさとなる。このため、半導体
基板上にスポットライト光を照射すると、基板上のステ
ップがスポットライト光に対する回折格子の役割を担う
こととなり、レインボウヘイズが発生する。したがっ
て、可視光から紫外線領域の光を使用する光学反射方式
評価装置の使用は、オフアングルが０．０２°近傍の半
導体基板に対しては避けなければならない。また、オフ
アングルが０°近傍になると、エピタキシャル成長に必
要とされるキンクが半導体基板上に少なくなり、エピタ
キシャル膜が島状成長し、半導体基板の品質が劣化する
可能性がある。これら２つの条件を考え合わせると、オ
フアングル角は０．０２°以上であることが望ましいこ
とが知見として得られる。
ングル角が０．０２°である主表面を有する半導体基板
を反応容器内に入れ、水素ガス雰囲気中で１３７３[Ｋ]
に加熱し、半導体基板を６０[ｓｅｃ]の間水素アニール
した後、水素ガスと原料ガスＳｉＨ2Ｃｌ2の混合ガスを
供給し、エピタキシャル成長温度１３７３[Ｋ]、エピタ
キシャル成長速度１．０μｍ／ｍｉｎの成長条件でＳｉ
薄膜を膜厚１．０μｍまでエピタキシャル成長させた。
このようにして得られた半導体基板表面をスポットライ
トを表面上に照射して評価した所、ヘイズの周期的な凹
凸によってスポットライト光が回折・干渉することによ
り生じる虹状のヘイズ（レインボウヘイズ）が観察され
た。エピタキシャル成長（水素アニール）においては、
基板表面における表面エネルギーが最小となるようにエ
ピタキシャル原子種が移動、配列し、オフアングルの大
きさに応じたステップ・テラス構造が形成されるが、オ
フアングルが０．０２°程度となると、ステップ長が可
視光の波長と同程度の大きさとなる。このため、半導体
基板上にスポットライト光を照射すると、基板上のステ
ップがスポットライト光に対する回折格子の役割を担う
こととなり、レインボウヘイズが発生する。したがっ
て、可視光から紫外線領域の光を使用する光学反射方式
評価装置の使用は、オフアングルが０．０２°近傍の半
導体基板に対しては避けなければならない。また、オフ
アングルが０°近傍になると、エピタキシャル成長に必
要とされるキンクが半導体基板上に少なくなり、エピタ
キシャル膜が島状成長し、半導体基板の品質が劣化する
可能性がある。これら２つの条件を考え合わせると、オ
フアングル角は０．０２°以上であることが望ましいこ
とが知見として得られる。
【００２３】以上の（実験１）〜（実験５）の実験結果
をまとめると、発明者は図４中のハッチ領域内のオフア
ングル角θ、φおよびエピタキシャル成長温度Ｔにおい
て、ヘイズの発生を効果的に抑制することができるとい
う考えに至った。
をまとめると、発明者は図４中のハッチ領域内のオフア
ングル角θ、φおよびエピタキシャル成長温度Ｔにおい
て、ヘイズの発生を効果的に抑制することができるとい
う考えに至った。
【００２４】すなわち、オフアングル角度θ、φおよび
エピタキシャル成長温度Ｔが、 ０．０２≦θ≦（２×１０-6）ｅ0.0088T （１−１） ０．０２≦φ≦（２×１０-6）ｅ0.0088T （１−２） とすることにより本発明の実施形態に係わる半導体基板
製造方法の効果を最も得ることができるのである。
エピタキシャル成長温度Ｔが、 ０．０２≦θ≦（２×１０-6）ｅ0.0088T （１−１） ０．０２≦φ≦（２×１０-6）ｅ0.0088T （１−２） とすることにより本発明の実施形態に係わる半導体基板
製造方法の効果を最も得ることができるのである。
【００２５】このように、本発明はここでは記載してい
ない様々な実施の形態を包含するということは十分に理
解すべきである。したがって、本発明はこの開示から妥
当な特許請求の範囲に係わる発明特定事項によってのみ
限定されるものでなければならない。
ない様々な実施の形態を包含するということは十分に理
解すべきである。したがって、本発明はこの開示から妥
当な特許請求の範囲に係わる発明特定事項によってのみ
限定されるものでなければならない。
【００２６】
【発明の効果】以上述べてきたように、本発明の半導体
基板製造方法によれば、ヘイズの発生を効果的に抑制す
ることができるので、凹凸の少ない半導体基板を作製す
ることができ、半導体デバイスの微細化、高集積化を進
めることができる。
基板製造方法によれば、ヘイズの発生を効果的に抑制す
ることができるので、凹凸の少ない半導体基板を作製す
ることができ、半導体デバイスの微細化、高集積化を進
めることができる。
【図１】本発明の実施形態に係わる半導体基板製造方法
のオフアングル条件を示す図である。
のオフアングル条件を示す図である。
【図２】本発明の実施形態に係わる半導体基板製造方法
のオフアングル条件を示す図である。
のオフアングル条件を示す図である。
【図３】本発明の実施形態に係わる半導体基板製造方法
のエピタキシャル成長速度条件およびエピタキシャル成
長温度条件を示す図である。
のエピタキシャル成長速度条件およびエピタキシャル成
長温度条件を示す図である。
【図４】本発明の実施形態に係わる半導体基板製造方法
のエピタキシャル成長温度条件を示す図である。
のエピタキシャル成長温度条件を示す図である。
【図５】半導体基板表面上におけるヘイズを説明するた
めの模式図である。
めの模式図である。
【図６】オフアングル角の定義を説明するための模式図
である。
である。
１ 半導体基板 ３ ヘイズ
Claims (3)
- 【請求項１】 法線が[１,０,０]軸に対し[０,１,１]方
向（又は[０,−１,−１]方向）および[０,１,−１]方向
（又は[０,−１,１]方向）にそれぞれ角度θおよび角度
φ傾斜した主表面を有するシリコン基板を加熱し、当該
シリコン基板上に原料ガスを所定のエピタキシャル成長
温度Ｔでエピタキシャル成長させることによりシリコン
単結晶基板を製造する半導体基板製造方法において、 前記角度θ、φおよびエピタキシャル成長温度Ｔは、
０．０２≦θ≦（２×１０-6）ｅ0.0088T、０．０２≦
φ≦（２×１０-6）ｅ0.0088Tの条件下にあることを特
徴とする半導体基板製造方法。 - 【請求項２】 前記エピタキシャル成長温度Ｔは１１７
３〜１４２３[Ｋ]の範囲内にあることを特徴とする請求
項１に記載の半導体基板製造方法。 - 【請求項３】 前記原料ガスとしてモノシランガス又は
ジクロルシランガスを用いることを特徴とする請求項
１、２に記載の半導体基板製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6562999A JP2000260711A (ja) | 1999-03-11 | 1999-03-11 | 半導体基板製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6562999A JP2000260711A (ja) | 1999-03-11 | 1999-03-11 | 半導体基板製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260711A true JP2000260711A (ja) | 2000-09-22 |
Family
ID=13292511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6562999A Pending JP2000260711A (ja) | 1999-03-11 | 1999-03-11 | 半導体基板製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260711A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039111A (ja) * | 2003-07-17 | 2005-02-10 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びその製造方法 |
| JP2007116094A (ja) * | 2005-09-21 | 2007-05-10 | Sumco Corp | エピタキシャル成長装置の温度管理方法 |
| WO2011125282A1 (ja) | 2010-04-01 | 2011-10-13 | 信越半導体株式会社 | シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせｓｏｉウェーハ及びその製造方法 |
| JP2015213102A (ja) * | 2014-05-01 | 2015-11-26 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
| JP2017117974A (ja) * | 2015-12-25 | 2017-06-29 | 信越半導体株式会社 | エピタキシャルウェーハ及びエピタキシャルウェーハの製造方法 |
| JP2017168523A (ja) * | 2016-03-14 | 2017-09-21 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
-
1999
- 1999-03-11 JP JP6562999A patent/JP2000260711A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011216780A (ja) * | 2010-04-01 | 2011-10-27 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ |
| US8823130B2 (en) | 2010-04-01 | 2014-09-02 | Shin-Etsu Handotai Co., Ltd. | Silicon epitaxial wafer, method for manufacturing the same, bonded SOI wafer and method for manufacturing the same |
| JP2015213102A (ja) * | 2014-05-01 | 2015-11-26 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
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| JP2017168523A (ja) * | 2016-03-14 | 2017-09-21 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
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