JP2011216780A - シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ - Google Patents
シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ Download PDFInfo
- Publication number
- JP2011216780A JP2011216780A JP2010085381A JP2010085381A JP2011216780A JP 2011216780 A JP2011216780 A JP 2011216780A JP 2010085381 A JP2010085381 A JP 2010085381A JP 2010085381 A JP2010085381 A JP 2010085381A JP 2011216780 A JP2011216780 A JP 2011216780A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- angle
- silicon
- silicon epitaxial
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 163
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 161
- 239000010703 silicon Substances 0.000 title claims abstract description 161
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000013078 crystal Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000002019 doping agent Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 28
- 229910052698 phosphorus Inorganic materials 0.000 claims description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 16
- 239000011574 phosphorus Substances 0.000 claims description 16
- 239000012808 vapor phase Substances 0.000 claims description 10
- 238000001947 vapour-phase growth Methods 0.000 claims description 10
- 235000012431 wafers Nutrition 0.000 description 174
- 230000000052 comparative effect Effects 0.000 description 20
- 230000007547 defect Effects 0.000 description 17
- 239000007789 gas Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 208000012766 Growth delay Diseases 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002050 diffraction method Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【解決手段】 シリコン単結晶基板の主表面にエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、シリコン単結晶基板の主表面は、[100]軸に対して(100)面から[011]方向又は[0−1−1]方向に角度θだけ傾斜し、[01−1]方向又は[0−11]方向に角度φ傾斜し、θ及びφが10′未満であり、シリコンエピタキシャル層のドーパント濃度が1×1019/cm3以上であることを特徴とするシリコンエピタキシャルウェーハ。
【選択図】図2
Description
このようなシリコンエピタキシャルウェーハ(以下、単にエピタキシャルウェーハと記載することがある。)の製造方法においては、条件によっては、表面に凹凸が形成され、デバイス特性を悪化させることが知られている。
また、特許文献2では、シリコン単結晶基板表面に対する結晶軸の角度範囲を規定することで、ヘイズと呼ばれる凹凸を低減する方法が提案されている。
また、特許文献3では、COP(Crystal Originated Particle)と呼ばれる欠陥が存在するシリコン単結晶基板上に、エピタキシャルシリコン層を成長させる場合に、ティアドロップと呼ばれる凹凸が発生するのを防ぐため、シリコン単結晶基板表面に対する結晶軸の角度範囲を規定する技術が提案されている。
ここで、ドーパントはリンとすることができる。
ここで、ドーパントをリンとすることができる。
前述のように、シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたエピタキシャルウェーハにおいて、エピタキシャル層の成長時に高濃度のドーパントをドープした場合に縞状の凹凸が発生する問題が生じていた。
ここで、[0−1−1]方向、[01−1]方向、[0−11]方向とは、図1(a)〜(c)に示す方向のことである。
まず、CZ法によってシリコン単結晶インゴット(不図示)を引上げる。次に、シリコン単結晶インゴットに対して、ブロック切断を行う。続いて、シリコン単結晶インゴットをスライスする。
ここで、生成されるべきシリコン単結晶基板1の主表面1aが、[100]軸に対して(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、かつ、これらの角度θ及び角度φが10′未満になるように、シリコン単結晶インゴットをスライスする。更に、面取り、ラッピング、エッチング、鏡面研磨及び洗浄などの表面処理を行い、シリコン単結晶基板1を準備する。
尚、気相成長は従来の一般的な方法で行うことができる。本発明においては、ドーパントガスとしてホスフィンガス等、原料ガスとしてジクロロシランガスやモノシランガス等を用い、ドーパント濃度が1×1019/cm3以上となる条件で、エピタキシャル層2を気相成長させる。尚、ドーパントとしてはリン以外の、アンチモン、砒素、ボロン等を採用することもできる。
従来、高濃度のドーパントがドープされたエピタキシャル層の表面には凹凸が発生する問題が生じていたが、本発明のシリコンエピタキシャル層2の表面はこのような縞状の凹凸が大幅に抑制されたものとなる。
本発明に係る貼り合わせSOIウェーハの製造方法(スマートカット法(登録商標))の一例を図8に示す。
尚、上記エピタキシャルウェーハWを用いない方のウェーハとしては、例えば、シリコン単結晶のポリッシュドウェーハ、熱処理ウェーハ等、様々なウェーハを適用することができる。
そして、ドーパント濃度が1×1019/cm3以上という高濃度エピタキシャル層を有するエピタキシャルウェーハWをボンドウェーハ7として用いると、高濃度SOI層11を有するSOIウェーハ12を提供することができる。また、このような貼り合わせSOIウェーハ12は、貼り合わせ界面の密着性が改善されたものとなり、欠陥の発生が抑制された高品質な貼り合わせSOIウェーハ12となる。
即ち、本発明によれば、図9(a)に示すように、シリコン単結晶基板1にドーパント濃度が1×1019/cm3以上のシリコンエピタキシャル層2を気相成長させたシリコンエピタキシャルウェーハWであり、シリコンエピタキシャルウェーハWの主表面は、[100]軸に対し(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、前記角度θ及び角度φが10′未満であるシリコンエピタキシャルウェーハWの上部に、埋め込み酸化膜9、SOI層11が順次形成された貼り合わせSOIウェーハ13を製造することができる。このように、高濃度エピタキシャル層を有するエピタキシャルウェーハWを、ボンドウェーハ7とベースウェーハ8の両方に用いてもよい。
すなわち、本発明によれば、図9(b)に示すように、シリコン単結晶基板1にドーパント濃度が1×1019/cm3以上のシリコンエピタキシャル層2を気相成長させたシリコンエピタキシャルウェーハWであり、該シリコンエピタキシャルウェーハWの主表面は、[100]軸に対し(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、前記角度θ及び角度φが10′未満であるリコンエピタキシャルウェーハWの上部に、少なくとも、埋め込み酸化膜9、SOI層11’が順次形成された貼り合わせSOIウェーハ14を提供することができる。即ち、埋め込み酸化膜9直下に高濃度のエピタキシャル層2を有する貼り合わせSOIウェーハ14を作製することができる。
このような本発明の貼り合わせSOIウェーハ12、13、14は、貼り合わせ不良に起因するSOI表面の欠陥が大幅に抑制されたものとなる。
シリコン単結晶基板の主表面が、[100]軸に対して(100)面から[011]方向に角度θだけ傾斜するとともに、[01−1]方向に角度φだけ傾斜し、角度θとφが6′(0.1°)≦θ≦9′(0.15°)、φ=1′を満たす複数のシリコン単結晶基板(直径300mm)の主表面に、エピタキシャル層中のリンの濃度が2×1019/cm3となる条件で、ホスフィン(PH3)ガスを導入しながら、1080℃の成長温度で3μmのエピタキシャル層を気相成長させた。原料ガスはジクロロシランを用いた。
上記角度θとφが10′≦θ≦14′、1′≦φ≦5′を満たす複数のシリコン単結晶基板(直径300mm)の主表面に、エピタキシャル層中のリンの濃度が2×1019/cm3となる条件で、ホスフィン(PH3)ガスを導入しながら、1080℃の成長温度で3μmのエピタキシャル層を気相成長させた。原料ガスはジクロロシランを用いた。
上記の角度θとφが10′≦θ≦14′、1′≦φ≦5′を満たす複数のシリコン単結晶基板(直径300mm)の主表面に、エピタキシャル層中のリンの濃度が5×1018/cm3となる条件で、ホスフィン(PH3)ガスを導入しながら、1080℃の成長温度で3μmのエピタキシャル層を気相成長させた。原料ガスはジクロロシランを用いた。
また、比較例2では、比較例1と同様にθを変化させているが、この場合はθに関係なく0.5nm未満の段差に抑制された。これは、比較例2では、ドーパントの濃度が低く、θの角度が大きくても、段差が大きくならなかったものと思われる。
実施例1で得られたエピタキシャルウェーハをボンドウェーハ(SOI層を形成するウェーハ)として利用し、図8に示す貼り合わせSOIウェーハの製造方法(イオン注入剥離法)により、以下の条件で貼り合わせSOIウェーハを作製した。
(ボンドウェーハ)実施例1で作製したエピタキシャルウェーハ
(ベースウェーハ)シリコン単結晶基板、直径300mm 、p型(100)、10Ωcm
(酸化膜形成)ボンドウェーハの表面に150nmの熱酸化膜形成
(イオン注入)ボンドウェーハ表面の酸化膜を通して、水素イオン、50keV、6×1016/cm2
(剥離熱処理)500℃、30分
比較例1で得られた段差のあるエピタキシャルウェーハウェーハをボンドウェーハ(SOI層を形成するウェーハ)として利用し、実施例3と同様の条件でイオン注入剥離法により貼り合わせSOIウェーハを作製し、表面の欠陥を観察した。
例えば、本発明においては、シリコン単結晶基板の主表面として(100)面、主表面からの傾斜方向として[011]又は[0−1−1]、[01−1]又は[0−11]と開示しているが、これらと等価な主表面及び傾斜方向であれば本発明と同様な作用効果を奏するものであり、本発明の技術的範囲に包含される。
Claims (9)
- シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、
前記シリコン単結晶基板の主表面は、[100]軸に対して(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、前記角度θ及び角度φが10′未満であり、
前記シリコンエピタキシャル層のドーパント濃度が1×1019/cm3以上であることを特徴とするシリコンエピタキシャルウェーハ。 - 前記ドーパントがリンであることを特徴とする請求項1に記載のシリコンエピタキシャルウェーハ。
- シリコン単結晶基板の主表面に、シリコンエピタキシャル層を気相成長させる工程を有するシリコンエピタキシャルウェーハの製造方法において、
前記シリコン単結晶基板として、主表面が[100]軸に対し(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、前記角度θ及び角度φが10′未満であるシリコン単結晶基板を用い、
該シリコン単結晶基板の主表面にドーパント濃度が1×1019/cm3以上のエピタキシャル層を気相成長させることを特徴とするシリコンエピタキシャルウェーハの製造方法。 - 前記ドーパントをリンとすることを特徴とする請求項3に記載のシリコンエピタキシャルウェーハの製造方法。
- ボンドウェーハとベースウェーハとを貼り合わせて貼り合わせSOIウェーハを製造する方法において、請求項3又は請求項4に記載の方法により製造されたシリコンエピタキシャルウェーハを、前記ボンドウェーハ及び/又は前記ベースウェーハとして用いて貼り合わせSOIウェーハを製造することを特徴とする貼り合わせSOIウェーハの製造方法。
- ベースウェーハの上部に、少なくとも、埋め込み酸化膜、SOI層が順次形成された貼り合わせSOIウェーハであって、
前記SOI層のドーパント濃度が1×1019/cm3以上であり、かつ、該SOI層主表面は、[100]軸に対し(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜しており、前記角度θ及び角度φが10′未満であることを特徴とする貼り合わせSOIウェーハ。 - 前記ベースウェーハは、シリコン単結晶基板にドーパント濃度が1×1019/cm3以上のシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであり、該シリコンエピタキシャルウェーハの主表面は、[100]軸に対し(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、前記角度θ及び角度φが10′未満であることを特徴とする請求項6に記載の貼り合わせSOIウェーハ。
- ベースウェーハの上部に、少なくとも、埋め込み酸化膜、SOI層が順次形成された貼り合わせSOIウェーハであって、
前記ベースウェーハは、シリコン単結晶基板にドーパント濃度が1×1019/cm3以上のシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであり、該シリコンエピタキシャルウェーハの主表面は、[100]軸に対し(100)面から[011]方向または[0−1−1]方向に角度θだけ傾斜するとともに、[01−1]方向または[0−11]方向に角度φだけ傾斜し、前記角度θ及び角度φが10′未満であることを特徴とする貼り合わせSOIウェーハ。 - 前記ドーパントがリンであることを特徴とする請求項6乃至請求項8のいずれか一項に記載の貼り合わせSOIウェーハ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010085381A JP5544986B2 (ja) | 2010-04-01 | 2010-04-01 | 貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ |
EP11765184.4A EP2555227B1 (en) | 2010-04-01 | 2011-03-01 | Bonded soi wafer and method for producing the same |
CN201180017235.6A CN102859649B (zh) | 2010-04-01 | 2011-03-01 | 外延硅晶片及其制造方法、以及贴合soi晶片及其制造方法 |
PCT/JP2011/001175 WO2011125282A1 (ja) | 2010-04-01 | 2011-03-01 | シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせsoiウェーハ及びその製造方法 |
KR1020127024972A KR101729474B1 (ko) | 2010-04-01 | 2011-03-01 | 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼 |
US13/582,614 US8823130B2 (en) | 2010-04-01 | 2011-03-01 | Silicon epitaxial wafer, method for manufacturing the same, bonded SOI wafer and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010085381A JP5544986B2 (ja) | 2010-04-01 | 2010-04-01 | 貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011216780A true JP2011216780A (ja) | 2011-10-27 |
JP2011216780A5 JP2011216780A5 (ja) | 2012-10-18 |
JP5544986B2 JP5544986B2 (ja) | 2014-07-09 |
Family
ID=44762253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010085381A Active JP5544986B2 (ja) | 2010-04-01 | 2010-04-01 | 貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ |
Country Status (6)
Country | Link |
---|---|
US (1) | US8823130B2 (ja) |
EP (1) | EP2555227B1 (ja) |
JP (1) | JP5544986B2 (ja) |
KR (1) | KR101729474B1 (ja) |
CN (1) | CN102859649B (ja) |
WO (1) | WO2011125282A1 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016222525A (ja) * | 2015-05-28 | 2016-12-28 | ソイテックSoitec | 単結晶基板から層を移動させるための方法 |
JP2017117974A (ja) * | 2015-12-25 | 2017-06-29 | 信越半導体株式会社 | エピタキシャルウェーハ及びエピタキシャルウェーハの製造方法 |
JP2019525488A (ja) * | 2016-08-12 | 2019-09-05 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウエハレベルパッケージ |
JPWO2018186248A1 (ja) * | 2017-04-06 | 2020-01-16 | 株式会社Sumco | エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ |
US20200235054A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US20210296199A1 (en) | 2018-11-29 | 2021-09-23 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
US20220139862A1 (en) | 2019-01-23 | 2022-05-05 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11710680B2 (en) | 2019-01-23 | 2023-07-25 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6200273B2 (ja) * | 2013-10-17 | 2017-09-20 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
US20150270344A1 (en) * | 2014-03-21 | 2015-09-24 | International Business Machines Corporation | P-fet with graded silicon-germanium channel |
CN103871902A (zh) | 2014-03-24 | 2014-06-18 | 上海华力微电子有限公司 | 半导体处理工艺及半导体器件的制备方法 |
CN105869991B (zh) | 2015-01-23 | 2018-05-11 | 上海华力微电子有限公司 | 用于改善SiGe厚度的均匀性的方法和系统 |
CN105990172B (zh) | 2015-01-30 | 2018-07-31 | 上海华力微电子有限公司 | 嵌入式SiGe外延测试块的设计 |
CN105990342B (zh) | 2015-02-13 | 2019-07-19 | 上海华力微电子有限公司 | 具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺 |
CN104851884A (zh) | 2015-04-14 | 2015-08-19 | 上海华力微电子有限公司 | 用于锗硅填充材料的成形腔 |
CN104821336B (zh) | 2015-04-20 | 2017-12-12 | 上海华力微电子有限公司 | 用于使用保形填充层改善器件表面均匀性的方法和系统 |
CN105097554B (zh) | 2015-08-24 | 2018-12-07 | 上海华力微电子有限公司 | 用于减少高浓度外延工艺中的位错缺陷的方法和系统 |
EP3179093A1 (en) * | 2015-12-08 | 2017-06-14 | Winfoor AB | Rotor blade for a wind turbine and a sub-member |
CN109791878B (zh) * | 2016-08-10 | 2023-05-09 | 胜高股份有限公司 | 外延硅晶片及外延硅晶片的制造方法 |
JP6662250B2 (ja) * | 2016-09-07 | 2020-03-11 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62226891A (ja) * | 1986-03-28 | 1987-10-05 | Shin Etsu Handotai Co Ltd | 半導体装置用基板 |
JPH03194921A (ja) * | 1989-12-22 | 1991-08-26 | Showa Denko Kk | 半導体エピタキシャルウェハー及びその製造方法 |
JPH05152179A (ja) * | 1991-11-30 | 1993-06-18 | Toshiba Ceramics Co Ltd | シリコンウエハの製造方法 |
JPH06338464A (ja) * | 1993-05-31 | 1994-12-06 | Toshiba Corp | 半導体装置用基板 |
JP2000260711A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体基板製造方法 |
JP2001274049A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Microelectronics Corp | 半導体基板及びその製造方法 |
JP2003204048A (ja) * | 2002-01-09 | 2003-07-18 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法及びsoiウエーハ |
JP2004091234A (ja) * | 2002-08-30 | 2004-03-25 | Sumitomo Mitsubishi Silicon Corp | エピタキシャルウェーハとその製造方法 |
JP2004339003A (ja) * | 2003-05-15 | 2004-12-02 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法 |
JP2005039111A (ja) * | 2003-07-17 | 2005-02-10 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びその製造方法 |
JP2008171958A (ja) * | 2007-01-10 | 2008-07-24 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6743495B2 (en) * | 2001-03-30 | 2004-06-01 | Memc Electronic Materials, Inc. | Thermal annealing process for producing silicon wafers with improved surface characteristics |
EP1868230B1 (en) * | 2005-04-06 | 2013-10-23 | Shin-Etsu Handotai Co., Ltd. | Manufacting method of soi wafer and soi wafer manufactured by this method |
JP2008159667A (ja) * | 2006-12-21 | 2008-07-10 | Siltronic Ag | Soi基板及びsoi基板の製造方法 |
-
2010
- 2010-04-01 JP JP2010085381A patent/JP5544986B2/ja active Active
-
2011
- 2011-03-01 KR KR1020127024972A patent/KR101729474B1/ko active IP Right Grant
- 2011-03-01 EP EP11765184.4A patent/EP2555227B1/en active Active
- 2011-03-01 CN CN201180017235.6A patent/CN102859649B/zh active Active
- 2011-03-01 WO PCT/JP2011/001175 patent/WO2011125282A1/ja active Application Filing
- 2011-03-01 US US13/582,614 patent/US8823130B2/en active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62226891A (ja) * | 1986-03-28 | 1987-10-05 | Shin Etsu Handotai Co Ltd | 半導体装置用基板 |
JPH03194921A (ja) * | 1989-12-22 | 1991-08-26 | Showa Denko Kk | 半導体エピタキシャルウェハー及びその製造方法 |
JPH05152179A (ja) * | 1991-11-30 | 1993-06-18 | Toshiba Ceramics Co Ltd | シリコンウエハの製造方法 |
JPH06338464A (ja) * | 1993-05-31 | 1994-12-06 | Toshiba Corp | 半導体装置用基板 |
JP2000260711A (ja) * | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体基板製造方法 |
JP2001274049A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Microelectronics Corp | 半導体基板及びその製造方法 |
JP2003204048A (ja) * | 2002-01-09 | 2003-07-18 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法及びsoiウエーハ |
JP2004091234A (ja) * | 2002-08-30 | 2004-03-25 | Sumitomo Mitsubishi Silicon Corp | エピタキシャルウェーハとその製造方法 |
JP2004339003A (ja) * | 2003-05-15 | 2004-12-02 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法 |
JP2005039111A (ja) * | 2003-07-17 | 2005-02-10 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びその製造方法 |
JP2008171958A (ja) * | 2007-01-10 | 2008-07-24 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016222525A (ja) * | 2015-05-28 | 2016-12-28 | ソイテックSoitec | 単結晶基板から層を移動させるための方法 |
JP2017117974A (ja) * | 2015-12-25 | 2017-06-29 | 信越半導体株式会社 | エピタキシャルウェーハ及びエピタキシャルウェーハの製造方法 |
JP7265052B2 (ja) | 2016-08-12 | 2023-04-25 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウエハレベルパッケージ |
JP2019525488A (ja) * | 2016-08-12 | 2019-09-05 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウエハレベルパッケージ |
JP7037544B2 (ja) | 2016-08-12 | 2022-03-16 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウエハレベルパッケージ |
JP2022071128A (ja) * | 2016-08-12 | 2022-05-13 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウエハレベルパッケージ |
JPWO2018186248A1 (ja) * | 2017-04-06 | 2020-01-16 | 株式会社Sumco | エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
US11942389B2 (en) | 2018-11-29 | 2024-03-26 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US20210296199A1 (en) | 2018-11-29 | 2021-09-23 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US20220139862A1 (en) | 2019-01-23 | 2022-05-05 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11710680B2 (en) | 2019-01-23 | 2023-07-25 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923313B2 (en) | 2019-01-23 | 2024-03-05 | Qorvo Us, Inc. | RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same |
US20200235054A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11961813B2 (en) | 2019-01-23 | 2024-04-16 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
Also Published As
Publication number | Publication date |
---|---|
CN102859649B (zh) | 2015-06-24 |
EP2555227B1 (en) | 2019-07-03 |
US8823130B2 (en) | 2014-09-02 |
CN102859649A (zh) | 2013-01-02 |
US20120326268A1 (en) | 2012-12-27 |
WO2011125282A1 (ja) | 2011-10-13 |
KR20130023207A (ko) | 2013-03-07 |
JP5544986B2 (ja) | 2014-07-09 |
EP2555227A1 (en) | 2013-02-06 |
KR101729474B1 (ko) | 2017-04-24 |
EP2555227A4 (en) | 2015-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5544986B2 (ja) | 貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ | |
JP5604629B2 (ja) | 半導体バッファ構造体内の歪み層 | |
JP4552858B2 (ja) | 貼り合わせウェーハの製造方法 | |
US20060049399A1 (en) | Germanium-on-insulator fabrication utilizing wafer bonding | |
TWI693640B (zh) | 使半導體表面平整之製造方法 | |
US20090093106A1 (en) | Bonded soi substrate, and method for manufacturing the same | |
US7910455B2 (en) | Method for producing SOI wafer | |
JP6210043B2 (ja) | 貼り合わせウェーハの製造方法 | |
US8659020B2 (en) | Epitaxial silicon wafer and method for manufacturing same | |
EP1632591A1 (en) | Silicon epitaxial wafer, and silicon epitaxial wafer producing method | |
JP5533869B2 (ja) | エピタキシャルシリコンウェーハとその製造方法 | |
JP2001253797A (ja) | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ | |
JP5045095B2 (ja) | 半導体デバイスの製造方法 | |
JP2008166646A (ja) | 半導体基板の製造方法 | |
JP6485406B2 (ja) | Soiウェーハの製造方法 | |
JP5359991B2 (ja) | シリコンエピタキシャルウェーハ及びその製造方法 | |
JP2010171330A (ja) | エピタキシャルウェハの製造方法、欠陥除去方法およびエピタキシャルウェハ | |
JP6702422B2 (ja) | エピタキシャルシリコンウェーハの製造方法 | |
JP4539053B2 (ja) | 単結晶基板及びその製造方法 | |
US20150011079A1 (en) | Method for manufacturing silicon epitaxial wafer | |
JP6474048B2 (ja) | エピタキシャルウェーハの製造方法 | |
WO2017183277A1 (ja) | エピタキシャルウェーハの製造方法 | |
JP2011073900A (ja) | シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120315 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130909 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140415 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140428 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5544986 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |