JP6662250B2 - シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 - Google Patents

シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 Download PDF

Info

Publication number
JP6662250B2
JP6662250B2 JP2016174640A JP2016174640A JP6662250B2 JP 6662250 B2 JP6662250 B2 JP 6662250B2 JP 2016174640 A JP2016174640 A JP 2016174640A JP 2016174640 A JP2016174640 A JP 2016174640A JP 6662250 B2 JP6662250 B2 JP 6662250B2
Authority
JP
Japan
Prior art keywords
silicon wafer
silicon
wafer
multilayer film
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016174640A
Other languages
English (en)
Other versions
JP2018041829A (ja
Inventor
康 水澤
康 水澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2016174640A priority Critical patent/JP6662250B2/ja
Priority to US16/326,832 priority patent/US10734220B2/en
Priority to CN201780055108.2A priority patent/CN109690738B/zh
Priority to PCT/JP2017/029484 priority patent/WO2018047595A1/ja
Priority to KR1020197005933A priority patent/KR102352511B1/ko
Publication of JP2018041829A publication Critical patent/JP2018041829A/ja
Application granted granted Critical
Publication of JP6662250B2 publication Critical patent/JP6662250B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法に関する。
半導体集積回路を作製するための基板として、主にＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によって作製されたシリコンウェーハが用いられている。近年の最先端メモリー素子では、大容量化とビットコスト低減のためにシリコンウェーハ上に多層膜を積層するプロセスを有する３次元構造のＮＡＮＤフラッシュメモリーが使用されている。プロセスの比較的初期段階に「ＳｉＯ２＋ＳｉＮ」膜を数十組積層する工程がある。積層後は、基板まで円柱形にエッチングを行うホールエッチング工程や、ポリシリコンを側壁に成膜する工程、ＳｉＮをエッチングする工程、電極形成工程等、３次元的で複雑な工程が多数あり、ウェーハが大きく反った状態で各工程を実施することは不良の原因となる。
特許文献１の請求項８には、反対方向に湾曲させた状態で、基板の一方の主表面上に薄膜を成膜させることが記載されている。しかし、当該先行技術では、湾曲させるために、エッチングを行っている。エッチングによる反り量の制御は、エッチング速度を同心円状に一定にする必要があり、成膜による反りを打ち消すような同心円状の反り形状を作りこむことは難しい。
また、特許文献２にはエピタキシャルウェーハの反りを予め識別して、基板の反りの方向をエピタキシャルウェーハ成長で生じる反り変化の方向と逆向きの方向に揃えて、エピタキシャルシリコンウェーハの反りの絶対値を低減することが記載されている。この先行技術では、基板となるシリコンウェーハの凹凸形状を選別することで、格子不整合による反りを低減することを目的としているが、数百μｍの大きさのＷａｒｐを低減させることは難しい。
特開２００９−３０２１６３号公報 特開平６−１１２１２０号公報
図２は、３Ｄ−ＮＡＮＤデバイスのプロセスにおいてシリコンウェーハ（シリコン基板）上に多層膜が積層された状態を示す模式図である。多層膜が積層されたシリコンウェーハ１では、シリコンウェーハ（シリコン基板）２上に、ＳｉＯ２膜３とＳｉＮ膜又はポリシリコン膜４とが交互にこの順に積層され、ＳｉＯ２膜３とＳｉＮ膜又はポリシリコン膜４とからなる１組の「ＳｉＯ２＋ＳｉＮ」膜又は「ＳｉＯ２＋ポリシリコン」膜５が複数組積層された多層膜６が積層（形成）されている。なお、図２中の点線の四角で囲まれた部分は、複数組積層された「ＳｉＯ２＋ＳｉＮ」膜又は「ＳｉＯ２＋ポリシリコン」膜５のうち、その一部を省略したものである。
このように、３Ｄ−ＮＡＮＤデバイスのプロセスでは、プロセス初期段階に、「ＳｉＯ２＋ＳｉＮ」膜や「ＳｉＯ２＋ポリシリコン」膜等の薄膜を何層も堆積させる工程が存在する。
その工程では、各種薄膜の膜厚や基板であるＳｉと膜材料の線膨張率の差、成膜時の真性応力等によりウェーハが大きく反ることがわかっている。その後のプロセスは、反りの大きな状態で行われるため、デバイス不良の原因となることがある。
本発明は、上記課題を解決するためになされたものであり、多層膜を形成したときの反りが低減されるシリコンエピタキシャルウェーハを製造することができるシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、
シリコンウェーハと、該シリコンウェーハ上に形成されたエピタキシャル層からなり、前記エピタキシャル層上に多層膜を形成するためのシリコンエピタキシャルウェーハの製造方法であって、
予め、試験用のシリコンウェーハを準備し、該試験用のシリコンウェーハの表面に前記多層膜を形成し、該多層膜を形成したシリコンウェーハの反り方向及び反り量（Ｗａｒｐ）Ｗを測定する工程と、
前記測定した反り方向とは反対方向に前記測定した反り量Ｗを相殺する反りが形成されるように、デバイス形成用基板であるシリコンウェーハと該デバイス形成用基板であるシリコンウェーハ上に形成するエピタキシャル層の形成条件とを選択し、前記選択したデバイス形成用基板であるシリコンウェーハの前記多層膜を形成する表面上に前記選択したエピタキシャル層の形成条件で前記エピタキシャル層を形成する工程を含むシリコンエピタキシャルウェーハの製造方法を提供する。
このようなシリコンエピタキシャルウェーハの製造方法であれば、多層膜を形成したときの反りが低減されるシリコンエピタキシャルウェーハを製造することができる。
このとき、前記エピタキシャル層を形成する工程において、前記シリコンエピタキシャルウェーハに前記エピタキシャル層側が凹形状となる凹形状の反りを形成する場合は、前記デバイス形成用基板であるシリコンウェーハとして、ゲルマニウム又はスズがドープされたシリコンウェーハを用い、前記シリコンエピタキシャルウェーハに前記エピタキシャル層側が凸形状となる凸形状の反りを形成する場合は、前記デバイス形成用基板であるシリコンウェーハとして、リン又はボロンがドープされたシリコンウェーハを用いることが好ましい。
本発明の製造方法では、例えばこのような方法でデバイス形成用基板であるシリコンウェーハを選択することができる。
またこのとき、前記エピタキシャル層を形成する工程において、前記シリコンエピタキシャルウェーハに形成する反りの反り量が前記反り量Ｗ（ただし、前記多層膜を形成したシリコンウェーハが、前記多層膜側が凹形状となる凹形状の反りを形成する場合は、Ｗを正の値とし、前記多層膜を形成したシリコンウェーハが、前記多層膜側が凸形状となる凸形状の反りを形成する場合は、Ｗを負の値とする。）となるように、前記デバイス形成用基板であるシリコンウェーハの条件及び前記エピタキシャル層の形成条件を下記式より決定することが好ましい。
Ｗ＝｛（３×ｌ２×ｈｆ）／（４×ｈｓ ２）｝×｛（ｒＳｉ−ｒＸ）／ｒＳｉ｝×［Ｘ］／ＮＳ
ｌ：前記デバイス形成用基板であるシリコンウェーハの直径、
ｈｆ：前記エピタキシャル層の厚さ、
ｈｓ：前記デバイス形成用基板であるシリコンウェーハの厚さ、
ｒＳｉ：Ｓｉの共有結合半径、
ｒＸ：前記デバイス形成用基板であるシリコンウェーハにドープする元素の共有結合半径、
ＮＳ：Ｓｉの原子密度、
［Ｘ］：前記デバイス形成用基板であるシリコンウェーハにドープする元素のドープ濃度。
本発明では、デバイス形成用基板であるシリコンウェーハの条件及びエピタキシャル層の形成条件を、例えばこのような方法で決定することができる。
またこのとき、前記多層膜を、ＳｉＯ２膜とＳｉＮ膜とが交互に積層された多層膜又はＳｉＯ２膜とポリシリコン膜とが交互に積層された多層膜とすることが好ましい。
本発明のシリコンエピタキシャルウェーハの製造方法では、多層膜をＳｉＯ２膜とＳｉＮ膜とが交互に積層された多層膜又はＳｉＯ２膜とポリシリコン膜とが交互に積層された多層膜とすることができる。
また、本発明では、上述のシリコンエピタキシャルウェーハの製造方法で製造されたシリコンエピタキシャルウェーハの前記エピタキシャル層を形成した表面に前記多層膜を形成する半導体デバイスの製造方法を提供する。
本発明の半導体デバイスの製造方法であれば、シリコンエピタキシャルウェーハのエピタキシャル層を形成した表面に多層膜を形成したときの反りを低減させることができることから、その後のプロセスは反りが小さな状態で行われるため、デバイス不良が起きることなく半導体デバイスを製造することができる。
本発明のシリコンエピタキシャルウェーハの製造方法であれば、多層膜を形成したときの反りが低減されるシリコンエピタキシャルウェーハを製造することができる。また、本発明の半導体デバイスの製造方法であれば、シリコンエピタキシャルウェーハのエピタキシャル層を形成した表面に多層膜を形成したときの反りを低減させることができることから、その後のプロセスは反りが小さな状態で行われるため、デバイス不良が起きることなく半導体デバイスを製造することができる。
本発明のシリコンエピタキシャルウェーハの製造方法によって製造されたシリコンエピタキシャルウェーハを用いた半導体デバイスの製造方法の一例を示すフロー図である。 ３Ｄ−ＮＡＮＤデバイスのプロセスにおいてシリコンウェーハ（シリコン基板）上に多層膜が積層された状態を示す模式図である。 実施例の試験用のシリコンウェーハにおける、積層する「ＳｉＯ２＋ＳｉＮ」膜の組数とＷａｒｐとの関係を示すグラフである。 実施例において算出したエピタキシャル層の厚さと基板ボロンドープ濃度との相関関係を示すグラフである。 実施例１〜３のシリコンエピタキシャルウェーハにおける、積層する「ＳｉＯ２＋ＳｉＮ」膜の組数とＷａｒｐとの関係を示すグラフである。
以下、本発明について図面を参照して詳細に説明するが、本発明はこれらに限定されるものではない。
本発明は、シリコンウェーハと、該シリコンウェーハ上に形成されたエピタキシャル層からなり、前記エピタキシャル層上に多層膜を形成するためのシリコンエピタキシャルウェーハの製造方法である。本発明のシリコンエピタキシャルウェーハの製造方法は、予め、試験用のシリコンウェーハを準備し、該試験用のシリコンウェーハの表面に前記多層膜を形成し、該多層膜を形成したシリコンウェーハの反り方向及び反り量（Ｗａｒｐ）Ｗを測定する工程と、前記測定した反り方向とは反対方向に前記測定した反り量Ｗを相殺する反りが形成されるように、デバイス形成用基板であるシリコンウェーハと該デバイス形成用基板であるシリコンウェーハ上に形成するエピタキシャル層の形成条件とを選択し、前記選択したデバイス形成用基板であるシリコンウェーハの前記多層膜を形成する表面上に前記選択したエピタキシャル層の形成条件で前記エピタキシャル層を形成する工程を含む。以下、本発明のシリコンエピタキシャルウェーハの製造方法についてより詳細に説明する。
図１は、本発明のシリコンエピタキシャルウェーハの製造方法によって製造されたシリコンエピタキシャルウェーハを用いた半導体デバイスの製造方法の一例を示すフロー図である。
まず、予め、試験用のシリコンウェーハを準備する（図１のステップＳ１１参照）。この試験用のシリコンウェーハとしては、特に限定されないが、後述する反り量（Ｗａｒｐ）Ｗを容易に測定できるように、反りの少ない（例えば、Ｗａｒｐが数μｍ程度と非常に小さい）シリコンウェーハを用いることが好ましい。
次に、試験用のシリコンウェーハの表面に多層膜を形成する（図１のステップＳ１２参照）。この多層膜は、ＳｉＯ２膜とＳｉＮ膜とが交互に積層された多層膜又はＳｉＯ２膜とポリシリコン（ｐｏｌｙ−Ｓｉ）膜とが交互に積層された多層膜とすることが好ましい。
その後、多層膜を形成したシリコンウェーハの反り方向及び反り量（Ｗａｒｐ）Ｗを測定する工程を行う（図１のステップＳ１３参照）。なお、以下では、多層膜を形成したシリコンウェーハの反り方向については、多層膜側が凹形状となる凹形状の反りを形成する場合を凹形状とし、多層膜側が凸形状となる凸形状の反りを形成する場合を凸形状として説明を行う。
この後、測定した反り方向とは反対方向に測定した反り量Ｗを相殺する反りが形成されるように、デバイス形成用基板であるシリコンウェーハと該デバイス形成用基板であるシリコンウェーハ上に形成するエピタキシャル層の形成条件とを選択する（図１のステップＳ１４参照）。
このとき選択するデバイス形成用基板であるシリコンウェーハとしては、例えば、シリコンとは共有結合半径が異なる元素がドープされたシリコンウェーハを選択すればよい。
多層プロセスでの反りによる不良を低減するためには、プロセスでの反りとは逆の形状に反ったウェーハを用いることで、成膜後の反りを低減できる。具体的には、プロセスでの反りが凹形状であれば、使用するウェーハ（シリコンエピタキシャルウェーハ）の初期状態を凹形状とは逆の凸形状にする（即ち、エピタキシャル層側が凸形状となる凸形状の反りを形成する）ということである。シリコンエピタキシャルウェーハにエピタキシャル層側が凸形状となる凸形状の反りを形成する場合は、デバイス形成用基板であるシリコンウェーハとして、リン又はボロンがドープされたシリコンウェーハを用いることが好ましい。例えば、デバイス形成用基板であるシリコンウェーハとして、ボロンが高濃度にドープされたシリコンウェーハを用いることで、エピタキシャル層（通常抵抗率）の格子定数とボロンがドープされたシリコンウェーハの格子定数との間にミスフィットが生じ、エピタキシャル層に膜応力が発生し、シリコンエピタキシャルウェーハは、エピタキシャル層側が凸形状となるような反りを形成する。ボロンはシリコンよりも共有結合半径が小さいことから、ボロンを高濃度に添加したシリコンウェーハを用いたシリコンエピタキシャルウェーハは、エピタキシャル層側が凸形状に反ることがわかっている。
他方、多層プロセスでの反りが凸形状であれば、使用するウェーハの初期状態を凹形状にする（即ち、エピタキシャル層側が凹形状となる凹形状の反りを形成する）ことで、プロセス中の反り不良を低減できる。シリコンエピタキシャルウェーハにエピタキシャル層側が凹形状となる凹形状の反りを形成する場合は、デバイス形成用基板であるシリコンウェーハとして、シリコンよりも共有結合半径の大きい元素を多量にドープしたシリコンウェーハを用いることで実現できる。例えば、デバイス形成用基板であるシリコンウェーハとして、ゲルマニウム又はスズがドープされたシリコンウェーハを用いることが好ましい。
なお、デバイス形成用基板であるシリコンウェーハと該デバイス形成用基板であるシリコンウェーハ上に形成するエピタキシャル層の形成条件とを選択するにあたり、シリコンエピタキシャルウェーハに形成する反りの反り量が前記反り量Ｗ（ただし、前記多層膜を形成したシリコンウェーハが、前記多層膜側が凹形状となる凹形状の反りを形成する場合は、Ｗを正の値とし、前記多層膜を形成したシリコンウェーハが、前記多層膜側が凸形状となる凸形状の反りを形成する場合は、Ｗを負の値とする。）となるように、前記デバイス形成用基板であるシリコンウェーハの条件及び前記エピタキシャル層の形成条件を下記式より決定することが好ましい。
Ｗ＝｛（３×ｌ２×ｈｆ）／（４×ｈｓ ２）｝×｛（ｒＳｉ−ｒＸ）／ｒＳｉ｝×［Ｘ］／ＮＳ
ｌ：前記デバイス形成用基板であるシリコンウェーハの直径、
ｈｆ：前記エピタキシャル層の厚さ、
ｈｓ：前記デバイス形成用基板であるシリコンウェーハの厚さ、
ｒＳｉ：Ｓｉの共有結合半径、
ｒＸ：前記デバイス形成用基板であるシリコンウェーハにドープする元素の共有結合半径、
ＮＳ：Ｓｉの原子密度、
［Ｘ］：前記デバイス形成用基板であるシリコンウェーハにドープする元素のドープ濃度。
上記式を用いて、デバイス形成用基板であるシリコンウェーハの条件及びエピタキシャル層の形成条件を決定する方法としては、特に限定されないが、例えば、測定した反り量Ｗを上記式に代入し、上記式中のｌ，ｈｓ，ｒＳｉ，ｒＸ，及びＮＳを定数とし、ｈｆ（エピタキシャル層の厚さ）と［Ｘ］（デバイス形成用基板であるシリコンウェーハにドープする元素のドープ濃度）を変数として上記条件を決定する方法が挙げられる。この場合、エピタキシャル層の厚さが厚くなるほど、デバイス形成用基板であるシリコンウェーハにドープする元素のドープ濃度は低くなる関係となる。
なお、上記式は、下記式を計算することによって導出することができる。
Figure 0006662250
 （式中、ｌ，ｈｓ，及びｈｆは上記と同様であり、σｆ及びＭＳｉは下記式で表される。）
Figure 0006662250
 （式中、ｒＳｉ，ｒＸ，［Ｘ］，及びＮＳは上記と同様であり、ＭＳｉは下記式で表される。）
Figure 0006662250
 （式中、ＥＳｉはＳｉのヤング率を示し、νＳｉはＳｉのポアソン比を示す。）
なお、シリコンエピタキシャルウェーハに形成する反りの反り量は前記反り量Ｗと同一にするのが望ましいが、完全に同一にならなくとも、シリコンエピタキシャルウェーハのエピタキシャル層を形成した表面に多層膜を形成したときの反りを相殺して低減し、多層膜を形成したときの反りを改善することができれば、デバイス工程における歩留りの向上を計ることができる。
次に、選択したデバイス形成用基板であるシリコンウェーハの多層膜を形成する表面上に選択したエピタキシャル層の形成条件でエピタキシャル層を形成する工程を行い（図１のステップＳ１５参照）、シリコンエピタキシャルウェーハを製造する。形成するエピタキシャル層の組成は、例えばシリコンとすることができる。
その後、製造されたシリコンエピタキシャルウェーハのエピタキシャル層を形成した表面に多層膜を形成する（図１のステップＳ１６参照）。エピタキシャル層上に形成する多層膜としては、ステップＳ１２において試験用のシリコンウェーハの表面に形成した多層膜と同じ多層膜とすればよい。
上記のようにして半導体デバイスを製造することができる。
以上説明したように、本発明のシリコンエピタキシャルウェーハの製造方法であれば、多層膜を形成したときの反りが低減されるシリコンエピタキシャルウェーハを製造することができる。また、本発明の半導体デバイスの製造方法であれば、シリコンエピタキシャルウェーハのエピタキシャル層を形成した表面に多層膜を形成したときの反りを低減させることができることから、その後のプロセスは反りが小さな状態で行われるため、デバイス不良が起きることなく半導体デバイスを製造することができる。
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
まず、試験用のシリコンウェーハ（エピタキシャル層は形成されていない。）を用いて、３Ｄ−ＮＡＮＤデバイスにおける最初の積層工程である「ＳｉＯ２＋ＳｉＮ」膜の積層工程（多層膜工程）での反り方向及び反り量を実測した。試験用のシリコンウェーハとしては、具体的には、Ｗａｒｐが非常に小さい（数μｍ）の直径３００ｍｍのｐ型で抵抗率が１０Ω・ｃｍのシリコンウェーハを用いた。
この試験用のシリコンウェーハに「ＳｉＯ２＋ＳｉＮ」膜を１〜２０組積層した。各膜の成膜条件は実際のプロセスを模した条件とした。ＳｉＯ２膜はＴＥＯＳ（成膜温度３８０℃）で成膜し、ＳｉＮ膜は減圧ＣＶＤで成膜（ＳｉＨ４：４０ｓｃｃｍ，ＮＨ３：２０００ｓｃｃｍ，圧力２５０〜３００ｔｏｒｒ）した。いずれの層も厚さは２５ｎｍであった。
次に、「ＳｉＯ２＋ＳｉＮ」膜を積層したシリコンウェーハについて、成膜後のＷａｒｐを静電容量式の測定器で評価し、図３に示した。図３に示すように、結果として、Ｗａｒｐは積層する「ＳｉＯ２＋ＳｉＮ」膜の組数が増えるに従って大きくなった。また、「ＳｉＯ２＋ＳｉＮ」膜を積層したシリコンウェーハの形状は、「ＳｉＯ２＋ＳｉＮ」膜側が凹形状となる形状となった。
そして、上記測定した反り方向とは反対方向で、上記測定したＷａｒｐ量を相殺する反りが形成されるように、デバイス形成用基板であるシリコンウェーハの条件及びエピタキシャル層の形成条件を下記式から見積もった。なお、デバイス形成用基板であるシリコンウェーハとしては、ボロンをドープしたシリコンウェーハを用いることとした。デバイス形成用基板であるシリコンウェーハとして、ボロンを高濃度に添加したシリコンウェーハを用いたシリコンエピタキシャルウェーハは、ボロンを添加したシリコンウェーハとエピタキシャル層の格子不整合により、エピタキシャル層側が凸形状となるように反るため、上述した「ＳｉＯ２＋ＳｉＮ」膜の多層膜構造を形成したときの反り量を低減することができる。
Ｗ＝｛（３×ｌ２×ｈｆ）／（４×ｈｓ ２）｝×｛（ｒＳｉ−ｒＸ）／ｒＳｉ｝×［Ｘ］／ＮＳ
ｌ：前記デバイス形成用基板であるシリコンウェーハの直径、
ｈｆ：前記エピタキシャル層の厚さ、
ｈｓ：前記デバイス形成用基板であるシリコンウェーハの厚さ、
ｒＳｉ：Ｓｉの共有結合半径、
ｒＸ：前記デバイス形成用基板であるシリコンウェーハにドープする元素の共有結合半径、
ＮＳ：Ｓｉの原子密度、
［Ｘ］：前記デバイス形成用基板であるシリコンウェーハにドープする元素のドープ濃度。
次に、「ＳｉＯ２＋ＳｉＮ」膜を１６組積層した場合のＷａｒｐ約２８０μｍを打ち消すためのデバイス形成用基板であるシリコンウェーハの条件及びエピタキシャル層の形成条件を上記式から算出した。上記式にＷ＝２８０μｍを代入し、変数は、基板ボロンドープ濃度（［Ｘ］）とエピタキシャル層の厚さ（ｈｆ）とした。また、その他の因子はｌ：３００ｍｍ、ｈｓ：７７５μｍ、ｒＳｉ：１．１７、ｒＸ：０．８８、ＮＳ：５×１０２２ｃｍ−３とした。この場合における基板ボロンドープ濃度とエピタキシャル層の厚さとの関係を図４に示した。この場合、エピタキシャル層の厚さが厚いほど、基板にドープしなければいけないボロンの濃度は低くなる。この条件で製造されたシリコンエピタキシャルウェーハは、エピタキシャル層上に「ＳｉＯ２＋ＳｉＮ」膜を１６組積層した場合に生じる反りを打ち消すことができる。なお、「ＳｉＯ２＋ＳｉＮ」膜を２４組積層した場合に相当するＷａｒｐ（Ｗ＝４２０μｍ）を打ち消すためのデバイス形成用基板であるシリコンウェーハの条件及びエピタキシャル層の形成条件についても、ｌ、ｈｓ、ｒＳｉ、ｒＸ、ＮＳの値を上記と同じ値として計算を行い、基板ボロンドープ濃度とエピタキシャル層の厚さとの関係について図４に併せて示した。
図４中のＷ＝２８０μｍの場合のグラフに基づいて、エピタキシャル層の厚さ（ｈｆ）を５μｍとし、基板ボロンドープ濃度（［Ｘ］）を１×１０２０ｃｍ−３として、選択したデバイス形成用基板であるシリコンウェーハの多層膜を形成する表面上に選択したエピタキシャル層の形成条件でエピタキシャル層の形成を行い、シリコンエピタキシャルウェーハを製造した。なお、エピタキシャル層の組成は、シリコンとした。
上記のように製造されたシリコンエピタキシャルウェーハのエピタキシャル層上に「ＳｉＯ２＋ＳｉＮ」膜を形成し、形成した「ＳｉＯ２＋ＳｉＮ」膜の組数とシリコンエピタキシャルウェーハのＷａｒｐの値との関係を図５に示した。なお、図５中のＷａｒｐの値がマイナスの場合は、シリコンエピタキシャルウェーハの反りの形状がエピタキシャル層側が凸形状となっていることを示し、プラスの場合は、シリコンエピタキシャルウェーハの反りの形状がエピタキシャル層側が凹形状となっていることを示す。
（実施例２）
エピタキシャル層の厚さ（ｈｆ）を１０μｍとし、基板ボロンドープ濃度（［Ｘ］）を５×１０１９ｃｍ−３とした以外は実施例１と同様にしてシリコンエピタキシャルウェーハを製造し、エピタキシャル層上に「ＳｉＯ２＋ＳｉＮ」膜を形成した。形成した「ＳｉＯ２＋ＳｉＮ」膜の組数とシリコンエピタキシャルウェーハのＷａｒｐの値との関係を図５に示した。
（実施例３）
エピタキシャル層の厚さ（ｈｆ）を１５μｍとし、基板ボロンドープ濃度（［Ｘ］）を３×１０１９ｃｍ−３とした以外は実施例１と同様にしてシリコンエピタキシャルウェーハを製造し、エピタキシャル層上に「ＳｉＯ２＋ＳｉＮ」膜を形成した。形成した「ＳｉＯ２＋ＳｉＮ」膜の組数とシリコンエピタキシャルウェーハのＷａｒｐの値との関係を図５に示した。
実施例１〜３の条件はいずれも「ＳｉＯ２＋ＳｉＮ」膜を１６組積層した場合に反りを打ち消すことができる条件である。実際、図５に示されるように、実施例１〜３のいずれの条件で製造されたシリコンエピタキシャルウェーハも、「ＳｉＯ２＋ＳｉＮ」膜を１６組積層した時にＷａｒｐがほぼ０になることが分かった。なお、実施例１〜３における「ＳｉＯ２＋ＳｉＮ」膜の組数とＷａｒｐの値との関係を示す３つのグラフは、図５に示す通り重なっている。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…多層膜が積層されたシリコンウェーハ、
２…シリコンウェーハ（シリコン基板）、 ３…ＳｉＯ２膜、
４…ＳｉＮ膜又はポリシリコン膜、
５…「ＳｉＯ２＋ＳｉＮ」膜又は「ＳｉＯ２＋ポリシリコン」膜、 ６…多層膜。

Claims (4)

  1. シリコンウェーハと、該シリコンウェーハ上に形成されたエピタキシャル層からなり、前記エピタキシャル層上に多層膜を形成するためのシリコンエピタキシャルウェーハの製造方法であって、
    予め、試験用のシリコンウェーハを準備し、該試験用のシリコンウェーハの表面に前記多層膜を形成し、該多層膜を形成したシリコンウェーハの反り方向及び反り量（Ｗａｒｐ）Ｗを測定する工程と、
    前記測定した反り方向とは反対方向に前記測定した反り量Ｗを相殺する反りが形成されるように、デバイス形成用基板であるシリコンウェーハと該デバイス形成用基板であるシリコンウェーハ上に形成するエピタキシャル層の形成条件とを選択し、前記選択したデバイス形成用基板であるシリコンウェーハの前記多層膜を形成する表面上に前記選択したエピタキシャル層の形成条件で前記エピタキシャル層を形成する工程を含み、
    前記エピタキシャル層を形成する工程において、前記シリコンエピタキシャルウェーハに形成する反りの反り量が前記反り量Ｗ（ただし、前記多層膜を形成したシリコンウェーハが、前記多層膜側が凹形状となる凹形状の反りを形成する場合は、Ｗを正の値とし、前記多層膜を形成したシリコンウェーハが、前記多層膜側が凸形状となる凸形状の反りを形成する場合は、Ｗを負の値とする。）となるように、前記デバイス形成用基板であるシリコンウェーハの条件及び前記エピタキシャル層の形成条件を下記式より決定することを特徴とするシリコンエピタキシャルウェーハの製造方法。
    Ｗ＝｛（３×ｌ ２ ×ｈ ｆ ）／（４×ｈ ｓ ２ ）｝×｛（ｒ Ｓｉ −ｒ Ｘ ）／ｒ Ｓｉ ｝×［Ｘ］／Ｎ Ｓ
    ｌ：前記デバイス形成用基板であるシリコンウェーハの直径、
    ｈ ｆ ：前記エピタキシャル層の厚さ、
    ｈ ｓ ：前記デバイス形成用基板であるシリコンウェーハの厚さ、
    ｒ Ｓｉ ：Ｓｉの共有結合半径、
    ｒ Ｘ ：前記デバイス形成用基板であるシリコンウェーハにドープする元素の共有結合半径、
    Ｎ Ｓ ：Ｓｉの原子密度、
    ［Ｘ］：前記デバイス形成用基板であるシリコンウェーハにドープする元素のドープ濃度。
  2. 前記エピタキシャル層を形成する工程において、前記シリコンエピタキシャルウェーハに前記エピタキシャル層側が凹形状となる凹形状の反りを形成する場合は、前記デバイス形成用基板であるシリコンウェーハとして、ゲルマニウム又はスズがドープされたシリコンウェーハを用い、前記シリコンエピタキシャルウェーハに前記エピタキシャル層側が凸形状となる凸形状の反りを形成する場合は、前記デバイス形成用基板であるシリコンウェーハとして、リン又はボロンがドープされたシリコンウェーハを用いることを特徴とする請求項１に記載のシリコンエピタキシャルウェーハの製造方法。
  3. 前記多層膜を、ＳｉＯ２膜とＳｉＮ膜とが交互に積層された多層膜又はＳｉＯ２膜とポリシリコン膜とが交互に積層された多層膜とすることを特徴とする請求項１又は請求項２に記載のシリコンエピタキシャルウェーハの製造方法。
  4. 請求項１から請求項３のいずれか一項に記載のシリコンエピタキシャルウェーハの製造方法で製造されたシリコンエピタキシャルウェーハの前記エピタキシャル層を形成した表面に前記多層膜を形成することを特徴とする半導体デバイスの製造方法。
JP2016174640A 2016-09-07 2016-09-07 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法 Active JP6662250B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016174640A JP6662250B2 (ja) 2016-09-07 2016-09-07 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US16/326,832 US10734220B2 (en) 2016-09-07 2017-08-17 Method for manufacturing silicon epitaxial wafer and method for manufacturing semiconductor device
CN201780055108.2A CN109690738B (zh) 2016-09-07 2017-08-17 外延硅晶片的制造方法及半导体器件的制造方法
PCT/JP2017/029484 WO2018047595A1 (ja) 2016-09-07 2017-08-17 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
KR1020197005933A KR102352511B1 (ko) 2016-09-07 2017-08-17 실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016174640A JP6662250B2 (ja) 2016-09-07 2016-09-07 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2018041829A JP2018041829A (ja) 2018-03-15
JP6662250B2 true JP6662250B2 (ja) 2020-03-11

Family

ID=61562099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016174640A Active JP6662250B2 (ja) 2016-09-07 2016-09-07 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Country Status (5)

Country Link
US (1) US10734220B2 (ja)
JP (1) JP6662250B2 (ja)
KR (1) KR102352511B1 (ja)
CN (1) CN109690738B (ja)
WO (1) WO2018047595A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08753B2 (ja) * 1986-09-26 1996-01-10 徳三 助川 シリコン素子用基板作製方法
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JP3274190B2 (ja) * 1992-09-26 2002-04-15 株式会社東芝 半導体エピタキシャル基板の製造方法
JPH07249573A (ja) * 1994-03-14 1995-09-26 Nippon Steel Corp 半導体基板の製造方法
JP4569026B2 (ja) * 2001-03-30 2010-10-27 信越半導体株式会社 半導体基板及びその製造方法
JP4521327B2 (ja) * 2005-07-19 2010-08-11 株式会社東芝 半導体装置の製造方法
JP4984046B2 (ja) * 2007-01-29 2012-07-25 信越半導体株式会社 気相成長用サセプタ及び気相成長装置並びに気相成長用サセプタの設計方法及び気相成長方法
JP2009302163A (ja) 2008-06-11 2009-12-24 Sumco Corp シリコンウェーハ及びそれを用いたエピタキシャルシリコンウェーハ及び貼り合わせｓｏｉウェーハ並びにそれらの製造方法。
JP2010080685A (ja) 2008-09-26 2010-04-08 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2010118487A (ja) * 2008-11-13 2010-05-27 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの評価方法およびエピタキシャルウェーハの製造方法
JP5544986B2 (ja) * 2010-04-01 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
KR101175148B1 (ko) * 2010-10-14 2012-08-20 주식회사 유진테크 3차원 구조의 메모리 소자를 제조하는 방법 및 장치
JP5418564B2 (ja) * 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの反りを算出する方法、及び貼り合わせｓｏｉウェーハの製造方法
KR102003526B1 (ko) * 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP6166383B2 (ja) * 2012-12-28 2017-07-19 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ エピタキシャル後反りの予測および制御方法

Also Published As

Publication number Publication date
JP2018041829A (ja) 2018-03-15
US20190228962A1 (en) 2019-07-25
KR20190045189A (ko) 2019-05-02
US10734220B2 (en) 2020-08-04
WO2018047595A1 (ja) 2018-03-15
CN109690738B (zh) 2023-05-23
KR102352511B1 (ko) 2022-01-18
CN109690738A (zh) 2019-04-26

Similar Documents

Publication Publication Date Title
JP6717267B2 (ja) シリコンウェーハの製造方法
US11501968B2 (en) Method for providing a semiconductor device with silicon filled gaps
JP6777029B2 (ja) シリコンウェーハ及びその製造方法
KR100939777B1 (ko) 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법
US9583559B2 (en) Capacitor having a top compressive polycrystalline plate
CN108604572A (zh) 用于改善晶片平面度的方法和由该方法制成的接合晶片组件
TWI474397B (zh) Method for forming silicon oxide film of SOI wafer
JP6662250B2 (ja) シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP2008300678A (ja) 半導体素子の製造方法、及び半導体素子
CN110600475B (zh) 通孔填充方法以及三维存储器的制备方法
JP2018520510A5 (ja) 多層構造体の製造方法
JP2020150225A (ja) 半導体装置の製造方法
JP2017005105A (ja) 半導体装置の製造方法
CN107425007A (zh) 一种3d nand存储器件的金属栅极制备方法
JP2017168584A (ja) シリコンウェーハの評価方法及びシリコンウェーハの製造方法
JP4943172B2 (ja) シリコンエピタキシャル膜を有するｓｏｓ基板の形成法
TWI682524B (zh) 矽晶圓
KR102156349B1 (ko) 표면 스트레스가 완화된 결정질의 탄화실리콘 박막 구조체 제조방법
CN115377288A (zh) 深沟槽结构及其形成方法
JPWO2004086488A1 (ja) 半導体エピタキシャルウェーハ
JP2016076675A (ja) 半導体装置およびその製造方法
JP2009245968A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200127

R150 Certificate of patent or registration of utility model

Ref document number: 6662250

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250