KR20190045189A - 실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법 - Google Patents

실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법 Download PDF

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Abstract

본 발명은, 미리, 시험용의 실리콘 웨이퍼를 준비하고, 이 시험용의 실리콘 웨이퍼의 표면에 상기 다층막을 형성하고, 이 다층막을 형성한 실리콘 웨이퍼의 휨방향 및 휨량(Warp)W를 측정하는 공정과, 상기 측정한 휨방향과는 반대방향으로 상기 측정한 휨량W를 상쇄하는 휨이 형성되도록, 디바이스 형성용 기판인 실리콘 웨이퍼와 이 디바이스 형성용 기판인 실리콘 웨이퍼 상에 형성하는 에피택셜층의 형성조건을 선택하고, 상기 선택한 디바이스 형성용 기판인 실리콘 웨이퍼의 상기 다층막을 형성하는 표면 상에 상기 선택한 에피택셜층의 형성조건으로 상기 에피택셜층을 형성하는 공정을 포함하는 실리콘에피택셜 웨이퍼의 제조방법이다. 이에 따라, 다층막을 형성했을 때의 휨이 저감되는 실리콘에피택셜 웨이퍼를 제조할 수 있는 실리콘에피택셜 웨이퍼의 제조방법이 제공된다.

Description

실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법
본 발명은, 실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법에 관한 것이다.
반도체 집적회로를 제작하기 위한 기판으로서, 주로 CZ(Czochralski)법에 의해 제작된 실리콘 웨이퍼가 이용되고 있다. 최근의 최첨단 메모리소자에서는, 대용량화와 비트코스트 저감을 위해 실리콘 웨이퍼 상에 다층막을 적층하는 프로세스를 갖는 3차원 구조의 NAND 플래시 메모리가 사용되고 있다. 프로세스의 비교적 초기단계에 「SiO2+SiN」막을 수십조(組) 적층하는 공정이 있다. 적층 후는, 기판까지 원기둥형으로 에칭을 행하는 홀에칭공정이나, 폴리실리콘을 측벽에 성막하는 공정, SiN을 에칭하는 공정, 전극형성공정 등, 3차원적이고 복잡한 공정이 다수 있으며, 웨이퍼가 크게 휜 상태로 각 공정을 실시하는 것은 불량의 원인이 된다.
특허문헌 1의 청구항 8에는, 반대방향으로 만곡시킨 상태로, 기판의 일방의 주표면 상에 박막을 성막시키는 것이 기재되어 있다. 그러나, 해당 선행기술에서는, 만곡시키기 위해, 에칭을 행하고 있다. 에칭에 의한 휨량의 제어는, 에칭속도를 동심원상으로 일정하게 할 필요가 있으며, 성막에 의한 휨을 없애는 동심원상의 휨형상을 만들기는 어렵다.
또한, 특허문헌 2에는 에피택셜 웨이퍼의 휨을 미리 식별하여, 기판의 휨의 방향을 에피택셜 웨이퍼 성장에서 생기는 휨 변화의 방향과 역방향의 방향으로 맞추어, 에피택셜실리콘 웨이퍼의 휨의 절대값을 저감하는 것이 기재되어 있다. 이 선행기술에서는, 기판이 되는 실리콘 웨이퍼의 요철형상을 선별함으로써, 격자부정합에 의한 휨을 저감하는 것을 목적으로 하고 있으나, 수백μm의 크기의 휨량(Warp)을 저감시키기는 어렵다.
일본특허공개 2009-302163호 공보 일본특허공개 H6-112120호 공보
도 2는, 3D-NAND 디바이스의 프로세스에 있어서 실리콘 웨이퍼(실리콘기판) 상에 다층막이 적층된 상태를 나타내는 모식도이다. 다층막이 적층된 실리콘 웨이퍼(1)에서는, 실리콘 웨이퍼(실리콘기판)(2) 상에, SiO2막(3)과 SiN막 또는 폴리실리콘막(4)이 교호로 이 순서대로 적층되고, SiO2막(3)과 SiN막 또는 폴리실리콘막(4)으로 이루어지는 1조의 「SiO2+SiN」막 또는 「SiO2+폴리실리콘」막(5)이 복수조 적층된 다층막(6)이 적층(형성)되어 있다. 한편, 도 2 중의 점선의 사각으로 둘러싸인 부분은, 복수조 적층된 「SiO2+SiN」막 또는 「SiO2+폴리실리콘」막(5) 중, 그 일부를 생략한 것이다.
이와 같이, 3D-NAND 디바이스의 프로세스에서는, 프로세스 초기단계에, 「SiO2+SiN」막이나 「SiO2+폴리실리콘」막 등의 박막을 몇층이나 퇴적시키는 공정이 존재한다.
그 공정에서는, 각종 박막의 막두께나 기판인 Si와 막재료의 선팽창률의 차, 성막시의 진성응력 등에 의해 웨이퍼가 크게 휘는 것을 알 수 있다. 그 후의 프로세스는, 휨이 큰 상태로 행해지므로, 디바이스 불량의 원인이 되는 경우가 있다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 다층막을 형성했을 때의 휨이 저감되는 실리콘에피택셜 웨이퍼를 제조할 수 있는 실리콘에피택셜 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에서는,
실리콘 웨이퍼와, 이 실리콘 웨이퍼 상에 형성된 에피택셜층으로 이루어지며, 상기 에피택셜층 상에 다층막을 형성하기 위한 실리콘에피택셜 웨이퍼의 제조방법으로서,
미리, 시험용의 실리콘 웨이퍼를 준비하고, 이 시험용의 실리콘 웨이퍼의 표면에 상기 다층막을 형성하고, 이 다층막을 형성한 실리콘 웨이퍼의 휨방향 및 휨량(Warp)W를 측정하는 공정과,
상기 측정한 휨방향과는 반대방향으로 상기 측정한 휨량W를 상쇄하는 휨이 형성되도록, 디바이스 형성용 기판인 실리콘 웨이퍼와 이 디바이스 형성용 기판인 실리콘 웨이퍼 상에 형성하는 에피택셜층의 형성조건을 선택하고, 상기 선택한 디바이스 형성용 기판인 실리콘 웨이퍼의 상기 다층막을 형성하는 표면 상에 상기 선택한 에피택셜층의 형성조건으로 상기 에피택셜층을 형성하는 공정을 포함하는 실리콘에피택셜 웨이퍼의 제조방법을 제공한다.
이러한 실리콘에피택셜 웨이퍼의 제조방법이면, 다층막을 형성했을 때의 휨이 저감되는 실리콘에피택셜 웨이퍼를 제조할 수 있다.
이때, 상기 에피택셜층을 형성하는 공정에 있어서, 상기 실리콘에피택셜 웨이퍼에 상기 에피택셜층측이 오목형상이 되는 오목형상의 휨을 형성하는 경우는, 상기 디바이스 형성용 기판인 실리콘 웨이퍼로서, 게르마늄 또는 주석이 도프된 실리콘 웨이퍼를 이용하고, 상기 실리콘에피택셜 웨이퍼에 상기 에피택셜층측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우는, 상기 디바이스 형성용 기판인 실리콘 웨이퍼로서, 인 또는 보론이 도프된 실리콘 웨이퍼를 이용하는 것이 바람직하다.
본 발명의 제조방법에서는, 예를 들어 이러한 방법으로 디바이스 형성용 기판인 실리콘 웨이퍼를 선택할 수 있다.
또한 이때, 상기 에피택셜층을 형성하는 공정에 있어서, 상기 실리콘에피택셜 웨이퍼에 형성하는 휨의 휨량이 상기 휨량W(단, 상기 다층막을 형성한 실리콘 웨이퍼가, 상기 다층막측이 오목형상이 되는 오목형상의 휨을 형성하는 경우는, W를 양의 값으로 하고, 상기 다층막을 형성한 실리콘 웨이퍼가, 상기 다층막측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우는, W를 음의 값으로 한다.)가 되도록, 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 상기 에피택셜층의 형성조건을 하기 식으로부터 결정하는 것이 바람직하다.
W={(3×l2×hf)/(4×hs 2)}×{(rSi-rX)/rSi}×[X]/NS
l: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 직경,
hf: 상기 에피택셜층의 두께,
hs: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 두께,
rSi: Si의 공유결합반경,
rX: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 공유결합반경,
NS: Si의 원자밀도,
[X]: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 도프농도.
본 발명에서는, 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 에피택셜층의 형성조건을, 예를 들어 이러한 방법으로 결정할 수 있다.
또한 이때, 상기 다층막을, SiO2막과 SiN막이 교호로 적층된 다층막 또는 SiO2막과 폴리실리콘막이 교호로 적층된 다층막으로 하는 것이 바람직하다.
본 발명의 실리콘에피택셜 웨이퍼의 제조방법에서는, 다층막을 SiO2막과 SiN막이 교호로 적층된 다층막 또는 SiO2막과 폴리실리콘막이 교호로 적층된 다층막으로 할 수 있다.
또한, 본 발명에서는, 상기 서술한 실리콘에피택셜 웨이퍼의 제조방법으로 제조된 실리콘에피택셜 웨이퍼의 상기 에피택셜층을 형성한 표면에 상기 다층막을 형성하는 반도체 디바이스의 제조방법을 제공한다.
본 발명의 반도체 디바이스의 제조방법이면, 실리콘에피택셜 웨이퍼의 에피택셜층을 형성한 표면에 다층막을 형성할 때의 휨을 저감시킬 수 있다는 점에서, 그 후의 프로세스는 휨이 작은 상태로 행해지므로, 디바이스 불량이 일어나는 일 없이 반도체 디바이스를 제조할 수 있다.
본 발명의 실리콘에피택셜 웨이퍼의 제조방법이면, 다층막을 형성했을 때의 휨이 저감되는 실리콘에피택셜 웨이퍼를 제조할 수 있다. 또한, 본 발명의 반도체 디바이스의 제조방법이면, 실리콘에피택셜 웨이퍼의 에피택셜층을 형성한 표면에 다층막을 형성할 때의 휨을 저감시킬 수 있다는 점에서, 그 후의 프로세스는 휨이 작은 상태로 행해지므로, 디바이스 불량이 일어나는 일 없이 반도체 디바이스를 제조할 수 있다.
도 1은 본 발명의 실리콘에피택셜 웨이퍼의 제조방법에 의해 제조된 실리콘에피택셜 웨이퍼를 이용한 반도체 디바이스의 제조방법의 일 예를 나타내는 플로우도이다.
도 2는 3D-NAND 디바이스의 프로세스에 있어서 실리콘 웨이퍼(실리콘기판) 상에 다층막이 적층된 상태를 나타내는 모식도이다.
도 3은 실시예의 시험용의 실리콘 웨이퍼에 있어서의, 적층하는 「SiO2+SiN」막의 조(組)수와 Warp의 관계를 나타내는 그래프이다.
도 4는 실시예에 있어서 산출한 에피택셜층의 두께와 기판 보론도프농도의 상관관계를 나타내는 그래프이다.
도 5는 실시예 1~3의 실리콘에피택셜 웨이퍼에 있어서의, 적층하는 「SiO2+SiN」막의 조(組)수와 Warp의 관계를 나타내는 그래프이다.
이하, 본 발명에 대하여 도면을 참조하여 상세하게 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
본 발명은, 실리콘 웨이퍼와, 이 실리콘 웨이퍼 상에 형성된 에피택셜층으로 이루어지며, 상기 에피택셜층 상에 다층막을 형성하기 위한 실리콘에피택셜 웨이퍼의 제조방법이다. 본 발명의 실리콘에피택셜 웨이퍼의 제조방법은, 미리, 시험용의 실리콘 웨이퍼를 준비하고, 이 시험용의 실리콘 웨이퍼의 표면에 상기 다층막을 형성하고, 이 다층막을 형성한 실리콘 웨이퍼의 휨방향 및 휨량(Warp)W를 측정하는 공정과, 상기 측정한 휨방향과는 반대방향으로 상기 측정한 휨량W를 상쇄하는 휨이 형성되도록, 디바이스 형성용 기판인 실리콘 웨이퍼와 이 디바이스 형성용 기판인 실리콘 웨이퍼 상에 형성하는 에피택셜층의 형성조건을 선택하고, 상기 선택한 디바이스 형성용 기판인 실리콘 웨이퍼의 상기 다층막을 형성하는 표면 상에 상기 선택한 에피택셜층의 형성조건으로 상기 에피택셜층을 형성하는 공정을 포함한다. 이하, 본 발명의 실리콘에피택셜 웨이퍼의 제조방법에 대하여 보다 상세하게 설명한다.
도 1은, 본 발명의 실리콘에피택셜 웨이퍼의 제조방법에 의해 제조된 실리콘에피택셜 웨이퍼를 이용한 반도체 디바이스의 제조방법의 일 예를 나타내는 플로우도이다.
우선, 미리, 시험용의 실리콘 웨이퍼를 준비한다(도 1의 스텝S11 참조). 이 시험용의 실리콘 웨이퍼로는, 특별히 한정되지 않으나, 후술하는 휨량(Warp)W를 용이하게 측정할 수 있도록, 휨이 적은(예를 들어, Warp가 수μm 정도로 매우 작은) 실리콘 웨이퍼를 이용하는 것이 바람직하다.
다음에, 시험용의 실리콘 웨이퍼의 표면에 다층막을 형성한다(도 1의 스텝S12 참조). 이 다층막은, SiO2막과 SiN막이 교호로 적층된 다층막 또는 SiO2막과 폴리실리콘(poly-Si)막이 교호로 적층된 다층막으로 하는 것이 바람직하다.
그 후, 다층막을 형성한 실리콘 웨이퍼의 휨방향 및 휨량(Warp)W를 측정하는 공정을 행한다(도 1의 스텝S13 참조). 한편, 이하에서는, 다층막을 형성한 실리콘 웨이퍼의 휨방향에 대해서는, 다층막측이 오목형상이 되는 오목형상의 휨을 형성하는 경우를 오목형상으로 하고, 다층막측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우를 볼록형상으로 하여 설명을 행한다.
이 후, 측정한 휨방향과는 반대방향으로 측정한 휨량W를 상쇄하는 휨이 형성되도록, 디바이스 형성용 기판인 실리콘 웨이퍼와 이 디바이스 형성용 기판인 실리콘 웨이퍼 상에 형성하는 에피택셜층의 형성조건을 선택한다(도 1의 스텝S14 참조).
이때 선택하는 디바이스 형성용 기판인 실리콘 웨이퍼로는, 예를 들어, 실리콘과는 공유결합반경이 상이한 원소가 도프된 실리콘 웨이퍼를 선택하면 된다.
다층 프로세스에서의 휨에 의한 불량을 저감하기 위해서는, 프로세스에서의 휨과는 반대의 형상으로 휜 웨이퍼를 이용함으로써, 성막 후의 휨을 저감할 수 있다. 구체적으로는, 프로세스에서의 휨이 오목형상이면, 사용하는 웨이퍼(실리콘에피택셜 웨이퍼)의 초기상태를 오목형상과는 반대인 볼록형상으로 한다(즉, 에피택셜층측이 볼록형상이 되는 볼록형상의 휨을 형성한다)는 것이다. 실리콘에피택셜 웨이퍼에 에피택셜층측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우는, 디바이스 형성용 기판인 실리콘 웨이퍼로서, 인 또는 보론이 도프된 실리콘 웨이퍼를 이용하는 것이 바람직하다. 예를 들어, 디바이스 형성용 기판인 실리콘 웨이퍼로서, 보론이 고농도로 도프된 실리콘 웨이퍼를 이용함으로써, 에피택셜층(통상 저항률)의 격자상수와 보론이 도프된 실리콘 웨이퍼의 격자상수 사이에 미스핏이 생겨, 에피택셜층에 막응력이 발생하고, 실리콘에피택셜 웨이퍼는, 에피택셜층측이 볼록형상이 되는 것과 같은 휨을 형성한다. 보론은 실리콘보다 공유결합반경이 작은 점에서, 보론을 고농도로 첨가한 실리콘 웨이퍼를 이용한 실리콘에피택셜 웨이퍼는, 에피택셜층측이 볼록형상으로 휘는 것을 알 수 있다.
한편, 다층 프로세스에서의 휨이 볼록형상이면, 사용하는 웨이퍼의 초기상태를 오목형상으로 함(즉, 에피택셜층측이 오목형상이 되는 오목형상의 휨을 형성함)으로써, 프로세스 중의 휨불량을 저감할 수 있다. 실리콘에피택셜 웨이퍼에 에피택셜층측이 오목형상이 되는 오목형상의 휨을 형성하는 경우는, 디바이스 형성용 기판인 실리콘 웨이퍼로서, 실리콘보다 공유결합반경이 큰 원소를 다량으로 도프한 실리콘 웨이퍼를 이용함으로써 실현할 수 있다. 예를 들어, 디바이스 형성용 기판인 실리콘 웨이퍼로서, 게르마늄 또는 주석이 도프된 실리콘 웨이퍼를 이용하는 것이 바람직하다.
한편, 디바이스 형성용 기판인 실리콘 웨이퍼와 이 디바이스 형성용 기판인 실리콘 웨이퍼 상에 형성하는 에피택셜층의 형성조건을 선택하는데 있어서, 실리콘에피택셜 웨이퍼에 형성하는 휨의 휨량이 상기 휨량W(단, 상기 다층막을 형성한 실리콘 웨이퍼가, 상기 다층막측이 오목형상이 되는 오목형상의 휨을 형성하는 경우는, W를 양의 값으로 하고, 상기 다층막을 형성한 실리콘 웨이퍼가, 상기 다층막측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우는, W를 음의 값으로 한다.)가 되도록, 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 상기 에피택셜층의 형성조건을 하기 식으로부터 결정하는 것이 바람직하다.
W={(3×l2×hf)/(4×hs 2)}×{(rSi-rX)/rSi}×[X]/NS
l: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 직경,
hf: 상기 에피택셜층의 두께,
hs: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 두께,
rSi: Si의 공유결합반경,
rX: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 공유결합반경,
NS: Si의 원자밀도,
[X]: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 도프농도.
상기 식을 이용하여, 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 에피택셜층의 형성조건을 결정하는 방법으로는, 특별히 한정되지 않으나, 예를 들어, 측정한 휨량W를 상기 식에 대입하고, 상기 식 중의 l, hs, rSi, rX, 및 NS를 상수로 하고, hf(에피택셜층의 두께)와 [X](디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 도프농도)를 변수로 하여 상기 조건을 결정하는 방법을 들 수 있다. 이 경우, 에피택셜층의 두께가 두꺼워질수록, 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 도프농도는 낮아지는 관계가 된다.
한편, 상기 식은, 하기 식을 계산함으로써 도출할 수 있다.
[수학식 1]
Figure pct00001
(식 중, l, hs, 및 hf는 상기와 동일하고, σf 및 MSi는 하기 식으로 표시된다.)
[수학식 2]
Figure pct00002
(식 중, rSi, rX, [X], 및 NS는 상기와 동일하고, MSi는 하기 식으로 표시된다.)
[수학식 3]
Figure pct00003
(식 중, ESi는 Si의 영률을 나타내고, νSi는 Si의 포아송비를 나타낸다.)
한편, 실리콘에피택셜 웨이퍼에 형성하는 휨의 휨량은 상기 휨량W와 동일하게 하는 것이 바람직하나, 완전히 동일해지지 않더라도, 실리콘에피택셜 웨이퍼의 에피택셜층을 형성한 표면에 다층막을 형성할 때의 휨을 상쇄하여 저감하고, 다층막을 형성할 때의 휨을 개선할 수 있다면, 디바이스공정에 있어서의 수율의 향상을 꾀할 수 있다.
다음에, 선택한 디바이스 형성용 기판인 실리콘 웨이퍼의 다층막을 형성하는 표면 상에 선택한 에피택셜층의 형성조건으로 에피택셜층을 형성하는 공정을 행하고(도 1의 스텝S15 참조), 실리콘에피택셜 웨이퍼를 제조한다. 형성하는 에피택셜층의 조성은, 예를 들어 실리콘으로 할 수 있다.
그 후, 제조된 실리콘에피택셜 웨이퍼의 에피택셜층을 형성한 표면에 다층막을 형성한다(도 1의 스텝S16 참조). 에피택셜층 상에 형성하는 다층막으로는, 스텝S12에 있어서 시험용의 실리콘 웨이퍼의 표면에 형성한 다층막과 동일한 다층막으로 하면 된다.
상기와 같이 하여 반도체 디바이스를 제조할 수 있다.
이상 설명한 바와 같이, 본 발명의 실리콘에피택셜 웨이퍼의 제조방법이면, 다층막을 형성했을 때의 휨이 저감되는 실리콘에피택셜 웨이퍼를 제조할 수 있다. 또한, 본 발명의 반도체 디바이스의 제조방법이면, 실리콘에피택셜 웨이퍼의 에피택셜층을 형성한 표면에 다층막을 형성할 때의 휨을 저감시킬 수 있다는 점에서, 그 후의 프로세스는 휨이 작은 상태로 행해지므로, 디바이스 불량이 일어나는 일 없이 반도체 디바이스를 제조할 수 있다.
실시예
이하, 실시예를 나타내어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
(실시예 1)
우선, 시험용의 실리콘 웨이퍼(에피택셜층은 형성되어 있지 않다.)를 이용하여, 3D-NAND 디바이스에 있어서의 최초의 적층공정인 「SiO2+SiN」막의 적층공정(다층막공정)에서의 휨방향 및 휨량을 실측하였다. 시험용의 실리콘 웨이퍼로는, 구체적으로는, Warp가 매우 작은(수μm) 직경 300mm의 p형이고 저항률이 10Ω·cm인 실리콘 웨이퍼를 이용하였다.
이 시험용의 실리콘 웨이퍼에 「SiO2+SiN」막을 1~20조 적층하였다. 각 막의 성막조건은 실제의 프로세스를 모방한 조건으로 하였다. SiO2막은 TEOS(성막온도 380℃)로 성막하고, SiN막은 감압CVD로 성막(SiH4: 40sccm, NH3: 2000sccm, 압력 250~300torr)하였다. 어느 층이든 두께는 25nm였다.
다음에, 「SiO2+SiN」막을 적층한 실리콘 웨이퍼에 대하여, 성막 후의 Warp를 정전용량식의 측정기로 평가하고, 도 3에 나타내었다. 도 3에 나타내는 바와 같이, 결과적으로, Warp는 적층하는 「SiO2+SiN」막의 조수가 증가함에 따라 커졌다. 또한, 「SiO2+SiN」막을 적층한 실리콘 웨이퍼의 형상은, 「SiO2+SiN」막측이 오목형상이 되는 형상이 되었다.
그리고, 상기 측정한 휨방향과는 반대방향에서, 상기 측정한 Warp량을 상쇄하는 휨이 형성되도록, 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 에피택셜층의 형성조건을 하기 식으로부터 추측하였다. 한편, 디바이스 형성용 기판인 실리콘 웨이퍼로는, 보론을 도프한 실리콘 웨이퍼를 이용하는 것으로 하였다. 디바이스 형성용 기판인 실리콘 웨이퍼로서, 보론을 고농도로 첨가한 실리콘 웨이퍼를 이용한 실리콘에피택셜 웨이퍼는, 보론을 첨가한 실리콘 웨이퍼와 에피택셜층의 격자부정합에 의해, 에피택셜층측이 볼록형상이 되도록 휘기 때문에, 상기 서술한 「SiO2+SiN」막의 다층막구조를 형성할 때의 휨량을 저감할 수 있다.
W={(3×l2×hf)/(4×hs 2)}×{(rSi-rX)/rSi}×[X]/NS
l: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 직경,
hf: 상기 에피택셜층의 두께,
hs: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 두께,
rSi: Si의 공유결합반경,
rX: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 공유결합반경,
NS: Si의 원자밀도,
[X]: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 도프농도.
다음에, 「SiO2+SiN」막을 16조 적층한 경우의 Warp 약 280μm를 없애기 위한 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 에피택셜층의 형성조건을 상기 식으로부터 산출하였다. 상기 식에 W=280μm를 대입하고, 변수는, 기판 보론도프농도([X])와 에피택셜층의 두께(hf)로 하였다. 또한, 그 밖의 인자는 l: 300mm, hs: 775μm, rSi: 1.17Å, rX: 0.88Å, NS: 5×1022atoms/cm3로 하였다. 이 경우에 있어서의 기판 보론도프농도와 에피택셜층의 두께의 관계를 도 4에 나타내었다. 이 경우, 에피택셜층의 두께가 두꺼울수록, 기판에 도프해야만 하는 보론의 농도는 낮아진다. 이 조건으로 제조된 실리콘에피택셜 웨이퍼는, 에피택셜층 상에 「SiO2+SiN」막을 16조 적층한 경우에 생기는 휨을 없앨 수 있다. 한편, 「SiO2+SiN」막을 24조 적층한 경우에 상당하는 Warp(W=420μm)를 없애기 위한 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 에피택셜층의 형성조건에 대해서도, l, hs, rSi, rX, NS의 값을 상기와 동일한 값으로 하여 계산을 행하고, 기판 보론도프농도와 에피택셜층의 두께의 관계에 대하여 도 4에 함께 나타내었다.
도 4 중의 W=280μm인 경우의 그래프에 기초하여, 에피택셜층의 두께(hf)를 5μm로 하고, 기판 보론도프농도([X])를 1×1020atoms/cm3로 하여, 선택한 디바이스 형성용 기판인 실리콘 웨이퍼의 다층막을 형성하는 표면 상에 선택한 에피택셜층의 형성조건으로 에피택셜층의 형성을 행하고, 실리콘에피택셜 웨이퍼를 제조하였다. 한편, 에피택셜층의 조성은, 실리콘으로 하였다.
상기와 같이 제조된 실리콘에피택셜 웨이퍼의 에피택셜층 상에 「SiO2+SiN」막을 형성하고, 형성한 「SiO2+SiN」막의 조수와 실리콘에피택셜 웨이퍼의 Warp의 값의 관계를 도 5에 나타내었다. 한편, 도 5 중의 Warp의 값이 마이너스인 경우는, 실리콘에피택셜 웨이퍼의 휨의 형상이 에피택셜층측이 볼록형상으로 되어 있는 것을 나타내고, 플러스인 경우는, 실리콘에피택셜 웨이퍼의 휨의 형상이 에피택셜층측이 오목형상으로 되어 있는 것을 나타낸다.
(실시예 2)
에피택셜층의 두께(hf)를 10μm로 하고, 기판 보론도프농도([X])를 5×1019atoms/cm3로 한 것을 제외하고는 실시예 1과 동일하게 하여 실리콘에피택셜 웨이퍼를 제조하고, 에피택셜층 상에 「SiO2+SiN」막을 형성하였다. 형성한 「SiO2+SiN」막의 조수와 실리콘에피택셜 웨이퍼의 Warp의 값의 관계를 도 5에 나타내었다.
(실시예 3)
에피택셜층의 두께(hf)를 15μm로 하고, 기판 보론도프농도([X])를 3×1019atoms/cm3로 한 것을 제외하고는 실시예 1과 동일하게 하여 실리콘에피택셜 웨이퍼를 제조하고, 에피택셜층 상에 「SiO2+SiN」막을 형성하였다. 형성한 「SiO2+SiN」막의 조수와 실리콘에피택셜 웨이퍼의 Warp의 값의 관계를 도 5에 나타내었다.
실시예 1~3의 조건은 모두 「SiO2+SiN」막을 16조 적층한 경우에 휨을 없앨 수 있는 조건이다. 실제, 도 5에 나타나는 바와 같이, 실시예 1~3의 어떠한 조건으로 제조된 실리콘에피택셜 웨이퍼도, 「SiO2+SiN」막을 16조 적층했을 때에 Warp가 대략 0이 되는 것을 알 수 있었다. 한편, 실시예 1~3에 있어서의 「SiO2+SiN」막의 조수와 Warp의 값의 관계를 나타내는 3개의 그래프는, 도 5에 나타내는 바와 같이 중첩되어 있다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (5)

  1. 실리콘 웨이퍼와, 이 실리콘 웨이퍼 상에 형성된 에피택셜층으로 이루어지며, 상기 에피택셜층 상에 다층막을 형성하기 위한 실리콘에피택셜 웨이퍼의 제조방법으로서,
    미리, 시험용의 실리콘 웨이퍼를 준비하고, 이 시험용의 실리콘 웨이퍼의 표면에 상기 다층막을 형성하고, 이 다층막을 형성한 실리콘 웨이퍼의 휨방향 및 휨량(Warp)W를 측정하는 공정과,
    상기 측정한 휨방향과는 반대방향으로 상기 측정한 휨량W를 상쇄하는 휨이 형성되도록, 디바이스 형성용 기판인 실리콘 웨이퍼와 이 디바이스 형성용 기판인 실리콘 웨이퍼 상에 형성하는 에피택셜층의 형성조건을 선택하고, 상기 선택한 디바이스 형성용 기판인 실리콘 웨이퍼의 상기 다층막을 형성하는 표면 상에 상기 선택한 에피택셜층의 형성조건으로 상기 에피택셜층을 형성하는 공정을 포함하는 것을 특징으로 하는 실리콘에피택셜 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 에피택셜층을 형성하는 공정에 있어서, 상기 실리콘에피택셜 웨이퍼에 상기 에피택셜층측이 오목형상이 되는 오목형상의 휨을 형성하는 경우는, 상기 디바이스 형성용 기판인 실리콘 웨이퍼로서, 게르마늄 또는 주석이 도프된 실리콘 웨이퍼를 이용하고, 상기 실리콘에피택셜 웨이퍼에 상기 에피택셜층측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우는, 상기 디바이스 형성용 기판인 실리콘 웨이퍼로서, 인 또는 보론이 도프된 실리콘 웨이퍼를 이용하는 것을 특징으로 하는 실리콘에피택셜 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 에피택셜층을 형성하는 공정에 있어서, 상기 실리콘에피택셜 웨이퍼에 형성하는 휨의 휨량이 상기 휨량W(단, 상기 다층막을 형성한 실리콘 웨이퍼가, 상기 다층막측이 오목형상이 되는 오목형상의 휨을 형성하는 경우는, W를 양의 값으로 하고, 상기 다층막을 형성한 실리콘 웨이퍼가, 상기 다층막측이 볼록형상이 되는 볼록형상의 휨을 형성하는 경우는, W를 음의 값으로 한다.)가 되도록, 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 조건 및 상기 에피택셜층의 형성조건을 하기 식으로부터 결정하는 것을 특징으로 하는 실리콘에피택셜 웨이퍼의 제조방법.
    W={(3×l2×hf)/(4×hs 2)}×{(rSi-rX)/rSi}×[X]/NS
    l: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 직경,
    hf: 상기 에피택셜층의 두께,
    hs: 상기 디바이스 형성용 기판인 실리콘 웨이퍼의 두께,
    rSi: Si의 공유결합반경,
    rX: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 공유결합반경,
    NS: Si의 원자밀도,
    [X]: 상기 디바이스 형성용 기판인 실리콘 웨이퍼에 도프하는 원소의 도프농도.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다층막을, SiO2막과 SiN막이 교호로 적층된 다층막 또는 SiO2막과 폴리실리콘막이 교호로 적층된 다층막으로 하는 것을 특징으로 하는 실리콘에피택셜 웨이퍼의 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 실리콘에피택셜 웨이퍼의 제조방법으로 제조된 실리콘에피택셜 웨이퍼의 상기 에피택셜층을 형성한 표면에 상기 다층막을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
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