JP2008300678A - 半導体素子の製造方法、及び半導体素子 - Google Patents
半導体素子の製造方法、及び半導体素子 Download PDFInfo
- Publication number
- JP2008300678A JP2008300678A JP2007145825A JP2007145825A JP2008300678A JP 2008300678 A JP2008300678 A JP 2008300678A JP 2007145825 A JP2007145825 A JP 2007145825A JP 2007145825 A JP2007145825 A JP 2007145825A JP 2008300678 A JP2008300678 A JP 2008300678A
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- film
- manufacturing
- mpa
- sin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】最終保護膜形成後の製品のそりを低減した半導体素子の製造方法を提供する。
【解決手段】半導体基板上に配線を設け、該配線上に最終保護膜を形成する半導体素子の製造方法において、前記配線上に第１保護膜を形成する工程と、前記第１保護膜上に、引張応力を有する第２保護膜を形成する工程と、前記配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程とを有する。
【選択図】なし
【解決手段】半導体基板上に配線を設け、該配線上に最終保護膜を形成する半導体素子の製造方法において、前記配線上に第１保護膜を形成する工程と、前記第１保護膜上に、引張応力を有する第２保護膜を形成する工程と、前記配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程とを有する。
【選択図】なし
Description
本発明は、半導体素子の製造方法、及び半導体素子に関するものであり、特に、高耐圧製品や、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）等の特殊加工製品において、ひずみによるウエハのそりや変形を抑制するために配線上に最終保護膜として使用される窒化シリコン膜の応力を制御する半導体素子の製造方法、及び半導体素子に関する。
現在の半導体製品において使用される最終保護膜（以下、適宜、「パッシベーション膜」と称する場合がある）は、ＳｉＨ４／ＮＨ３／Ｎ２混合ガスをプラズマＣＶＤ法によって反応生成させるプラズマ窒化膜（以下、適宜、「Ｐ−ＳｉＮ膜」と称する）が主流である。標準的なＰ−ＳｉＮ膜はＳｉ基板上に形成された際に圧縮応力を示し、生成条件によって−５０ＭＰａ〜−５００ＭＰａ（マイナス符合が圧縮方向を示す）程度の範囲内で応力を制御することができる。また、この特徴としては、一般的な他のＣＤＶ法（ＬＰ−ＣＶＤ法、常圧ＣＶＤ法）には見られない特性であり、非常に汎用性の高いプロセスと言える。
近年では、素子の微細化にともなってパッシベーション膜に種々の特性が求められている。これらの特性としては、パッシベーション膜形成後の後工程における熱ストレス、機械的ストレスに対する耐久性であり、また、外部雰囲気と遮蔽性、特に湿気等である。さらに、半導体装置の微細化、多層配線化にともない特に問題視されている故障の原因として、エレクトロマイグレーション、及びストレスマイグレーションがあり、これらの故障にパッシベーション膜自身の持つ内部ストレスが影響していることがわかっている。
これらのマイグレーションを抑えたパッシベーション膜としては、例えば、パッシベーション膜を弱い引張応力の単層とする技術が開示されている（例えば、特許文献１参照）。
一方、パッシベーション膜が複数層からなる技術としては、圧縮応力が大きい膜の上に圧縮応力が小さい膜を積層し、高密度プラズマＣＶＤ法で製造した２層構造のパッシベーション膜が開示されている（例えば、特許文献２参照）。
また、パッシベーション膜の表層部と下層部との膜質が異なり、下層部では圧縮応力が小さく、表層部では耐湿性に優れた単層のパッシベーション膜も開示されている（例えば、特許文献３参照）。
特開平６−３３３９２２号公報
特開平５−６８９０号公報
特開平６−２９１１１４号公報
一方、パッシベーション膜が複数層からなる技術としては、圧縮応力が大きい膜の上に圧縮応力が小さい膜を積層し、高密度プラズマＣＶＤ法で製造した２層構造のパッシベーション膜が開示されている（例えば、特許文献２参照）。
また、パッシベーション膜の表層部と下層部との膜質が異なり、下層部では圧縮応力が小さく、表層部では耐湿性に優れた単層のパッシベーション膜も開示されている（例えば、特許文献３参照）。
前述した標準的なＰ−ＳｉＮ膜を形成する際、４００℃程度の高温化にて半導体基板上に形成される。この時、半導体基板（シリコン基板）は固有の熱膨張率（＜０．０００３％／℃）に従って膨張するが、半導体基板上に形成されたＰ−ＳｉＮ膜は、成膜時点では応力は発生せず、半導体基板に対してストレスフリーの状態となっている。しかしながら、Ｐ−ＳｉＮ膜の成膜終了後、半導体基板が常温に戻る際に、半導体基板とＰ−ＳｉＮ膜との熱膨張率差、すなわち収縮量の違いにより半導体基板全体が変形し、通常、Ｐ−ＳｉＮ膜は、半導体基板より成膜後の収縮量が少ないため、成膜後にポジティブ方向の反りが増加することが知られている。つまり、Ｐ−ＳｉＮ膜の熱膨張率が半導体基板に対して小さいので、この応力を圧縮方向の範囲内で制御することだけでは、ポジティブ方向のそり量を緩和することができても、ネガティブ方向へそりの方向を反転させることは難しい。
前述したパッシベーション膜を用いた半導体基板のそりが形成、若しくは緩和される様子を表す図を図６に示す。図６（Ａ）では、そりが発生していない半導体基板１０に標準的なパッシベーション膜３０を形成した際、両者の熱膨張（収縮）率の違いにより、半導体基板のそりが発生してしまう。また、図６（Ｂ）では、初期状態で上に凸のそり（以下、適宜、「ポジティブ方向のそり」と称する）が形成されている半導体基板１０に、圧縮応力を有するパッシベーション膜４０を堆積することで、半導体基板のそりが緩和する。しかしながら、前述の通り、標準的なＰ−ＳｉＮ膜は圧縮応力であるので、初期状態で下に凸（以下、適宜、「ネガティブ方向のそり」と称する）のそりが形成されている半導体基板に標準的なＰ−ＳｉＮ膜を形成すると、ネガティブ方向のそりを促すことになり、半導体基板のそりを緩和することが困難である。
前述したパッシベーション膜を用いた半導体基板のそりが形成、若しくは緩和される様子を表す図を図６に示す。図６（Ａ）では、そりが発生していない半導体基板１０に標準的なパッシベーション膜３０を形成した際、両者の熱膨張（収縮）率の違いにより、半導体基板のそりが発生してしまう。また、図６（Ｂ）では、初期状態で上に凸のそり（以下、適宜、「ポジティブ方向のそり」と称する）が形成されている半導体基板１０に、圧縮応力を有するパッシベーション膜４０を堆積することで、半導体基板のそりが緩和する。しかしながら、前述の通り、標準的なＰ−ＳｉＮ膜は圧縮応力であるので、初期状態で下に凸（以下、適宜、「ネガティブ方向のそり」と称する）のそりが形成されている半導体基板に標準的なＰ−ＳｉＮ膜を形成すると、ネガティブ方向のそりを促すことになり、半導体基板のそりを緩和することが困難である。
ここで、一般に、パッシベーション膜の耐湿性は、膜の内部応力が高い圧縮応力であるほど優れることが知られている。
従って、前記特許文献１で開示されたパッシベーション膜は、内部応力が引張応力である単層のパッシベーション膜であるため、耐湿性に劣る。また、ネガティブ方向のそりを緩和する方向に応力が作用するものの、その応力は弱く、ネガティブ方向のそりを十分に緩和することが難しい。また、引張応力ことができるものの、半導体基板の下に凸のそりを緩和する際に問題となる。
前記特許文献２で開示されたパッシベーション膜は積層構造であるものの、積層膜のいずれも内部応力が圧縮応力であるため、ネガティブ方向のそりを有する半導体基板のそりを緩和することが困難である。また、高密度プラズマＣＶＤにより形成されているので膜質は良好であるが、製造工程が煩雑になり、従来の製造プロセスから大きな変更を余儀なくされる。
前記特許文献３で開示されたパッシベーション膜は、表層部の耐湿性が良好であるものの、表層部及び下層部でいずれも圧縮応力であるため、半導体基板のネガティブ方向のそりを促すことになり、半導体基板のそりを緩和することが困難である。
従って、前記特許文献１で開示されたパッシベーション膜は、内部応力が引張応力である単層のパッシベーション膜であるため、耐湿性に劣る。また、ネガティブ方向のそりを緩和する方向に応力が作用するものの、その応力は弱く、ネガティブ方向のそりを十分に緩和することが難しい。また、引張応力ことができるものの、半導体基板の下に凸のそりを緩和する際に問題となる。
前記特許文献２で開示されたパッシベーション膜は積層構造であるものの、積層膜のいずれも内部応力が圧縮応力であるため、ネガティブ方向のそりを有する半導体基板のそりを緩和することが困難である。また、高密度プラズマＣＶＤにより形成されているので膜質は良好であるが、製造工程が煩雑になり、従来の製造プロセスから大きな変更を余儀なくされる。
前記特許文献３で開示されたパッシベーション膜は、表層部の耐湿性が良好であるものの、表層部及び下層部でいずれも圧縮応力であるため、半導体基板のネガティブ方向のそりを促すことになり、半導体基板のそりを緩和することが困難である。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、下に凸のそりを有する半導体基板のそりを低減した半導体素子の製造方法、及び半導体素子を提供することにある。
即ち、本発明の目的は、下に凸のそりを有する半導体基板のそりを低減した半導体素子の製造方法、及び半導体素子を提供することにある。
本発明者は鋭意検討した結果、所定の特性を有する膜を積層することにより、従来制御することができなかった引張方向の応力を実現し、耐食性をも有するパッシベーション膜（以下、適宜、「最終保護膜」と称する）をすることができる半導体素子の製造方法、及び半導体素子を発明するに至った。
即ち、請求項１に記載の半導体素子の製造方法は、半導体基板上に配線を設け、該配線上に最終保護膜を形成する半導体素子の製造方法において、前記配線上に第１保護膜を形成する工程と、前記第１保護膜上に、引張応力を有する第２保護膜を形成する工程と、前記配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程と、を有することを特徴とする。
請求項１に記載の半導体素子の製造方法によると、最終保護膜が２層構造であるため、単層と比較して所定の膜質、内部応力を有する最終保護膜を設計しやすくなり、尚且つ第２保護膜が引張応力を有するため、半導体基板のネガティブ方向のそり（下に凸のそり）を抑制することができる半導体素子を製造することができる。
請求項１に記載の半導体素子の製造方法によると、最終保護膜が２層構造であるため、単層と比較して所定の膜質、内部応力を有する最終保護膜を設計しやすくなり、尚且つ第２保護膜が引張応力を有するため、半導体基板のネガティブ方向のそり（下に凸のそり）を抑制することができる半導体素子を製造することができる。
請求項２に記載の半導体素子の製造方法は、前記第２保護膜の内部応力が前記第１保護膜の内部応力より大きいことを特徴とする。
請求項２に記載の半導体素子の製造方法によると、請求項１に記載の発明の効果に加え、第１保護膜が第２保護膜より小さい引張応力であるか、又は第１保護膜が圧縮応力を有することにより、第１保護膜の方が第２保護膜より耐湿性に優れるため、最終保護膜全体としての耐湿性を向上させることができる。
請求項２に記載の半導体素子の製造方法によると、請求項１に記載の発明の効果に加え、第１保護膜が第２保護膜より小さい引張応力であるか、又は第１保護膜が圧縮応力を有することにより、第１保護膜の方が第２保護膜より耐湿性に優れるため、最終保護膜全体としての耐湿性を向上させることができる。
請求項３記載の半導体素子の製造方法は、前記第２保護膜の引張応力が、４００ＭＰａ〜５００ＭＰａであることを特徴とする。
請求項３に記載の半導体素子の製造方法によると、請求項１及び請求項２に記載の発明の効果に加え、従来の製造方法で大きな引張応力を有する最終保護膜を形成することができるため、半導体基板のネガティブ方向のそりを十分に緩和することができる。
請求項３に記載の半導体素子の製造方法によると、請求項１及び請求項２に記載の発明の効果に加え、従来の製造方法で大きな引張応力を有する最終保護膜を形成することができるため、半導体基板のネガティブ方向のそりを十分に緩和することができる。
請求項４に記載の半導体素子の製造方法は、前記第１保護膜の内部応力が−３００ＭＰａ〜５０ＭＰａであることを特徴とする。
請求項４に記載の半導体素子の製造方法によると、請求項１〜請求項３に記載の発明の効果に加え、第１保護膜の内部応力が第２保護膜の引張応力より小さいか、若しくは第１保護膜の内部応力が圧縮応力であるため、引張応力を有し、尚且つ耐湿性に優れた積層構造を有する最終保護膜を形成することができる。
請求項４に記載の半導体素子の製造方法によると、請求項１〜請求項３に記載の発明の効果に加え、第１保護膜の内部応力が第２保護膜の引張応力より小さいか、若しくは第１保護膜の内部応力が圧縮応力であるため、引張応力を有し、尚且つ耐湿性に優れた積層構造を有する最終保護膜を形成することができる。
請求項５に記載の半導体素子の製造方法は、請求項１〜請求項４に記載の発明の効果に加え、前記第１保護膜、及び前記第２保護膜を並行平板型プラズマＣＶＤで形成することを特徴とする。
請求項５に記載の半導体素子の製造方法によると、請求項１〜請求項３に記載の発明の効果に加え、従来の並行平板型プラズマＣＶＤでいずれの膜を製造することができるため、これまでの製造プロセスから大きな変更をすることなく、半導体基板のネガティブ方向のそり（下に凸のそり）を抑制することができる。
請求項５に記載の半導体素子の製造方法によると、請求項１〜請求項３に記載の発明の効果に加え、従来の並行平板型プラズマＣＶＤでいずれの膜を製造することができるため、これまでの製造プロセスから大きな変更をすることなく、半導体基板のネガティブ方向のそり（下に凸のそり）を抑制することができる。
請求項６に記載の半導体素子の製造方法は、半導体基板上に配線を設け、該配線上に、第１保護膜、第２保護膜の順に積層された最終保護膜が形成された半導体素子において、
最終保護膜の引張応力が２００ＭＰａ〜４００ＭＰａであることを特徴とする。
請求項６に記載の半導体素子の製造方法によると、半導体基板に下に凸のそりが形成されている場合であっても、最終保護膜の引張応力により、そのそりを緩和することができる。
最終保護膜の引張応力が２００ＭＰａ〜４００ＭＰａであることを特徴とする。
請求項６に記載の半導体素子の製造方法によると、半導体基板に下に凸のそりが形成されている場合であっても、最終保護膜の引張応力により、そのそりを緩和することができる。
本発明によれば、下に凸のそりを有する半導体基板のそりを低減した半導体素子の製造方法、及び半導体素子を提供することができる。
以下に、本発明の半導体素子の製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。また、内部応力において、マイナス符合は圧縮応力、プラス符合は引張応力を表す。
＜半導体素子の製造方法＞
本発明の半導体素子の製造方法は、半導体基板上に配線を設け、該配線上に最終保護膜を形成する半導体素子の製造方法において、前記配線上に第１保護膜を形成する工程と、前記第１保護膜上に、引張応力を有する第２保護膜を形成する工程と、前記配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程と、を有する。
また、本発明の好ましい態様としては、前記第２保護膜の内部応力が前記第１保護膜の内部応力より大きいことが好ましい。
このようにして製造した半導体素子において、図１に、半導体基板のチップ実装面（半導体基板の配線形成側の面）側が内側になるように、下に凸のそり（以下、適宜、「ネガティブ方向のそり」と称する）を緩和する工程の概略断面図を示す。
まず、半導体基板１０に配線（不図示）を形成すると、配線形成時における熱履歴により、半導体基板１０にそりが生じる。このように、ネガティブ方向のそりを有する半導体基板１０の配線が形成されている面に、第１保護膜１２、及び第２保護膜１４の順で、凸部内面にプラズマＣＶＤで加熱・膨張・冷却を経て最終保護膜１６を形成する。その後、冷却・収縮により、そりが緩和した半導体素子を形成することができる。
また、本発明の半導体素子の製造方法は、前記第１保護膜１２、及び前記第２保護膜１４を並行平板型プラズマＣＶＤで形成することが好ましい。汎用性の高い並行平版型プラズマＣＶＤにおいても、諸条件を調整することにより、従来の製造プロセスから大きな変更を加える必要がなく、高い引張応力を有する最終保護膜１６を形成することができる。
以下に、各工程について詳述する。なお、内部応力の記載については、プラス符合が引張応力であり、マイナス符合が圧縮応力を表す。
本発明の半導体素子の製造方法は、半導体基板上に配線を設け、該配線上に最終保護膜を形成する半導体素子の製造方法において、前記配線上に第１保護膜を形成する工程と、前記第１保護膜上に、引張応力を有する第２保護膜を形成する工程と、前記配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程と、を有する。
また、本発明の好ましい態様としては、前記第２保護膜の内部応力が前記第１保護膜の内部応力より大きいことが好ましい。
このようにして製造した半導体素子において、図１に、半導体基板のチップ実装面（半導体基板の配線形成側の面）側が内側になるように、下に凸のそり（以下、適宜、「ネガティブ方向のそり」と称する）を緩和する工程の概略断面図を示す。
まず、半導体基板１０に配線（不図示）を形成すると、配線形成時における熱履歴により、半導体基板１０にそりが生じる。このように、ネガティブ方向のそりを有する半導体基板１０の配線が形成されている面に、第１保護膜１２、及び第２保護膜１４の順で、凸部内面にプラズマＣＶＤで加熱・膨張・冷却を経て最終保護膜１６を形成する。その後、冷却・収縮により、そりが緩和した半導体素子を形成することができる。
また、本発明の半導体素子の製造方法は、前記第１保護膜１２、及び前記第２保護膜１４を並行平板型プラズマＣＶＤで形成することが好ましい。汎用性の高い並行平版型プラズマＣＶＤにおいても、諸条件を調整することにより、従来の製造プロセスから大きな変更を加える必要がなく、高い引張応力を有する最終保護膜１６を形成することができる。
以下に、各工程について詳述する。なお、内部応力の記載については、プラス符合が引張応力であり、マイナス符合が圧縮応力を表す。
〔配線上に第１保護膜を形成する工程〕
本発明の半導体素子の製造方法は、配線上に第１保護膜を形成する工程を有する。以下に、第１保護膜の形成方法、及び第１保護膜について詳述する。
本発明の半導体素子の製造方法は、配線上に第１保護膜を形成する工程を有する。以下に、第１保護膜の形成方法、及び第１保護膜について詳述する。
［第１保護膜の形成方法］
本発明における第１保護膜の形成方法は、公知のプラズマＣＶＤにより成膜することができ、中でも、最も汎用性の高い並行平版型プラズマＣＶＤにより形成することができる。以下には、例えば、標準的な保護膜（以下、適宜、「Ｐ−ＳｉＮ膜」と称する）、及び内部応力がほぼ０ＭＰａの保護膜（以下、適宜、「ＬＳ−ＳＩＮ膜」と称する）の２種類について、その形成条件について詳述する。
プラズマＣＤＶにおけるガス種は、例えば、ＳｉＨ４、ＮＨ３、Ｎ２の混合ガスを用いることができ、これらのガスの流量を適宜変更することができる。Ｐ−ＳｉＮを形成する場合には、ＳｉＨ４、ＮＨ３、Ｎ２のガス流量を、それぞれ、１６０ｓｃｃｍ〜１８０ｓｃｃｍ、６５ｓｃｃｍ〜８５ｓｃｃｍ、１８００ｓｃｃｍ〜２２００ｓｃｃｍ、の範囲であることが挙げられる。また、ＬＳ−ＳｉＮの場合には、それぞれ、１８０ｓｃｃｍ〜２００ｓｃｃｍ、６５ｓｃｃｍ〜８５ｓｃｃｍ、１８００ｓｃｃｍ〜２２００ｓｃｃｍ、の範囲であることが挙げられる。
膜の生成圧力は、Ｐ−ＳｉＮを形成する場合には、０．５５ｋＰａ〜０．６５ｋＰａであり、ＬＳ−ＳｉＮの場合には、０．５５ｋＰａ〜０．６５ｋＰａの範囲であることが挙げられる。
高周波電力は、Ｐ−ＳｉＮを形成する場合には、４００Ｗ〜４５０Ｗであり、ＬＳ−ＳｉＮの場合には、３８０Ｗ〜４３０Ｗの範囲であることが挙げられる。
電極温度は、Ｐ−ＳｉＮを形成する場合には、３５０℃〜４００℃であり、ＬＳ−ＳｉＮの場合には、３５０℃〜４００℃の範囲であることが挙げられる。
電極間距離は、Ｐ−ＳｉＮを形成する場合には、１０ｍｍ〜２０ｍｍであり、ＬＳ−ＳｉＮの場合には、１０ｍｍ〜２０ｍｍの範囲であることが挙げられる。
処理時間は、成膜する膜厚により適宜変更することができる。
本発明における第１保護膜の形成方法は、公知のプラズマＣＶＤにより成膜することができ、中でも、最も汎用性の高い並行平版型プラズマＣＶＤにより形成することができる。以下には、例えば、標準的な保護膜（以下、適宜、「Ｐ−ＳｉＮ膜」と称する）、及び内部応力がほぼ０ＭＰａの保護膜（以下、適宜、「ＬＳ−ＳＩＮ膜」と称する）の２種類について、その形成条件について詳述する。
プラズマＣＤＶにおけるガス種は、例えば、ＳｉＨ４、ＮＨ３、Ｎ２の混合ガスを用いることができ、これらのガスの流量を適宜変更することができる。Ｐ−ＳｉＮを形成する場合には、ＳｉＨ４、ＮＨ３、Ｎ２のガス流量を、それぞれ、１６０ｓｃｃｍ〜１８０ｓｃｃｍ、６５ｓｃｃｍ〜８５ｓｃｃｍ、１８００ｓｃｃｍ〜２２００ｓｃｃｍ、の範囲であることが挙げられる。また、ＬＳ−ＳｉＮの場合には、それぞれ、１８０ｓｃｃｍ〜２００ｓｃｃｍ、６５ｓｃｃｍ〜８５ｓｃｃｍ、１８００ｓｃｃｍ〜２２００ｓｃｃｍ、の範囲であることが挙げられる。
膜の生成圧力は、Ｐ−ＳｉＮを形成する場合には、０．５５ｋＰａ〜０．６５ｋＰａであり、ＬＳ−ＳｉＮの場合には、０．５５ｋＰａ〜０．６５ｋＰａの範囲であることが挙げられる。
高周波電力は、Ｐ−ＳｉＮを形成する場合には、４００Ｗ〜４５０Ｗであり、ＬＳ−ＳｉＮの場合には、３８０Ｗ〜４３０Ｗの範囲であることが挙げられる。
電極温度は、Ｐ−ＳｉＮを形成する場合には、３５０℃〜４００℃であり、ＬＳ−ＳｉＮの場合には、３５０℃〜４００℃の範囲であることが挙げられる。
電極間距離は、Ｐ−ＳｉＮを形成する場合には、１０ｍｍ〜２０ｍｍであり、ＬＳ−ＳｉＮの場合には、１０ｍｍ〜２０ｍｍの範囲であることが挙げられる。
処理時間は、成膜する膜厚により適宜変更することができる。
［第１保護膜］
このようにして形成された本発明における第１保護膜は、半導体基板上の配線と接しているので、膜中の内部応力が後述する第２保護膜より低いことが好ましい。具体的には、第１保護膜単層の内部応力が−３００ＭＰａ〜５０ＭＰａであることが好ましく、−５０ＭＰａ〜５０ＭＰａであることが特に好ましい。この範囲にあると、後述する第２保護膜を第１保護膜上に形成することにより、半導体基板のネガティブ方向のそりを緩和することができ、且つ、耐湿性に優れた膜を配線と接する層に形成することができるため、配線の腐食を抑制することができる。なお、前記内部応力の値は、第１保護膜及び第２保護膜を積層する時の、第１保護膜を形成した条件で第１保護膜単層を形成し、その第１保護膜単層で測定した値を表す。
ここで、所定の内部応力を制御するための因子を調査した結果、半導体基板の熱膨張率（＜０．０００３％／℃）を制御することができる制御因子は、物質を構成する原子、または分子の結合性質に大きく依存することがわかっている。また、原子、又は分子の結合性質によって、原子間力であるポテンシャル・エネルギーの形は変化し、一般にポテンシャル・エネルギーの底が深い物質は熱振動による原子のずれが小さく、原子間の結合力が大きい。そのため、結晶硬度も高く、物質自体の熱膨張率は小さくなる。逆に、原子間の結合力が小さい物質は、結晶は柔らかく、熱膨張率が大きくなる。
このような特性を有する本発明の第１保護膜の材質は、シリカ膜（ＳｉＯ２）や窒化シリコン膜（Ｓｉ３Ｎ４）を用いることができるが、耐湿性、耐酸性の観点から、窒化シリコン膜であることが好ましい。
このようにして形成された本発明における第１保護膜は、半導体基板上の配線と接しているので、膜中の内部応力が後述する第２保護膜より低いことが好ましい。具体的には、第１保護膜単層の内部応力が−３００ＭＰａ〜５０ＭＰａであることが好ましく、−５０ＭＰａ〜５０ＭＰａであることが特に好ましい。この範囲にあると、後述する第２保護膜を第１保護膜上に形成することにより、半導体基板のネガティブ方向のそりを緩和することができ、且つ、耐湿性に優れた膜を配線と接する層に形成することができるため、配線の腐食を抑制することができる。なお、前記内部応力の値は、第１保護膜及び第２保護膜を積層する時の、第１保護膜を形成した条件で第１保護膜単層を形成し、その第１保護膜単層で測定した値を表す。
ここで、所定の内部応力を制御するための因子を調査した結果、半導体基板の熱膨張率（＜０．０００３％／℃）を制御することができる制御因子は、物質を構成する原子、または分子の結合性質に大きく依存することがわかっている。また、原子、又は分子の結合性質によって、原子間力であるポテンシャル・エネルギーの形は変化し、一般にポテンシャル・エネルギーの底が深い物質は熱振動による原子のずれが小さく、原子間の結合力が大きい。そのため、結晶硬度も高く、物質自体の熱膨張率は小さくなる。逆に、原子間の結合力が小さい物質は、結晶は柔らかく、熱膨張率が大きくなる。
このような特性を有する本発明の第１保護膜の材質は、シリカ膜（ＳｉＯ２）や窒化シリコン膜（Ｓｉ３Ｎ４）を用いることができるが、耐湿性、耐酸性の観点から、窒化シリコン膜であることが好ましい。
そこで、窒化シリコン膜における熱膨張率を制御することができる因子について詳述する。図２は、標準的な窒化シリコン膜（Ｐ−ＳｉＮ）と、内部応力をほぼ０ＭＰａに調整した窒化シリコン膜（ＬＳ−ＳｉＮ）のＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ ｓｐｅｃｔｒｏｓｃｏｐｙ）吸収スペクトルを示す図である。いずれも、ピークの位置、及びピークの高さは同様であることがわかる。
［標準的な窒化シリコン膜］
標準的な窒化シリコン膜では、波数８００ｃｍ−１〜９００ｃｍ−１付近に見られる顕著なピークは、Ｓｉ−Ｎ結合ピークであり、Ｐ−ＳｉＮ膜中の大部分を占める安定した結合である。その他、３３００ｃｍ−１付近に見られるブロードなピークはＮ−Ｈ結合（結合乖離エネルギー：３８６ＫＪ／ｍｏｌ）、２２００ｃｍ−１付近にＳｉ−Ｈ結合（結合乖離エネルギー：３１８ＫＪ／ｍｏｌ）が確認される。このように、Ｐ−ＳｉＮ膜中には、成膜中に取り込まれた水素原子が、異なる結合状態で取り込まれており、それぞれが固有の振動を示す。
このようなＰ−ＳｉＮ膜中の内部応力は、−３００ＭＰａ〜−５０ＭＰａである。
標準的な窒化シリコン膜では、波数８００ｃｍ−１〜９００ｃｍ−１付近に見られる顕著なピークは、Ｓｉ−Ｎ結合ピークであり、Ｐ−ＳｉＮ膜中の大部分を占める安定した結合である。その他、３３００ｃｍ−１付近に見られるブロードなピークはＮ−Ｈ結合（結合乖離エネルギー：３８６ＫＪ／ｍｏｌ）、２２００ｃｍ−１付近にＳｉ−Ｈ結合（結合乖離エネルギー：３１８ＫＪ／ｍｏｌ）が確認される。このように、Ｐ−ＳｉＮ膜中には、成膜中に取り込まれた水素原子が、異なる結合状態で取り込まれており、それぞれが固有の振動を示す。
このようなＰ−ＳｉＮ膜中の内部応力は、−３００ＭＰａ〜−５０ＭＰａである。
［ＬＳ−ＳｉＮ膜］
これに対し、内部応力をほぼ０ＭＰａにしたＬＳ−ＳｉＮ膜では、膜中の水素の結合状態をＮ−Ｈ結合から、より低波数側のＳｉ−Ｈ結合へシフトさせることによって、膜中の結合乖離エネルギーが低減するため、熱膨張係数を小さくし、内部応力が低減する。このようなＬＳ−ＳｉＮの内部応力は、−５０ＭＰａ〜５０ＭＰａである。
以上より、第１保護膜は、−３００ＭＰａ〜５０ＭＰａの範囲であり、第１保護膜上に第２保護膜を形成することにより半導体基板のネガティブ方向のそりを緩和することに加え、耐湿性が良好な最終保護膜を形成することができる。
これらの膜の昇温脱離ガス分析によるＨの脱離量の結果を図３に示す。ここで、昇温脱離ガス分析とは、高真空中に置かれたサンプルを加熱し、脱離したガス成分を四重極質量分析器（Ｑ−Ｍａｓｓ）により特定する分析手法であり、これによりサンプル中に含有される成分、特に水素や水分を高感度に定性分析することができる。今回の評価においては、特に質量数１、すなわち水素に注目して計測した。
図３より、標準的なＰ−ＳｉＮ膜、及びＬＳ−ＳｉＮ膜のいずれも水素の脱離量は同等であり、同質の膜質であることがわかる。さらに、標準的なＰ−ＳｉＮ膜、及びＬＳ−ＳｉＮ膜は、いずれも加工性の指標となるドライエッチレートが同等であり、耐湿性の指標となるウエットエッチレートも同等である。従って、ＬＳ−ＳｉＮは、標準的なＰ−ＳｉＮ膜と加工性、及び耐湿性が同等で、内部応力が緩和されているので、積層構造の最終保護膜の場合、特に配線と接する側に用いることで配線に加わる応力を回避することができるため有用である。
これに対し、内部応力をほぼ０ＭＰａにしたＬＳ−ＳｉＮ膜では、膜中の水素の結合状態をＮ−Ｈ結合から、より低波数側のＳｉ−Ｈ結合へシフトさせることによって、膜中の結合乖離エネルギーが低減するため、熱膨張係数を小さくし、内部応力が低減する。このようなＬＳ−ＳｉＮの内部応力は、−５０ＭＰａ〜５０ＭＰａである。
以上より、第１保護膜は、−３００ＭＰａ〜５０ＭＰａの範囲であり、第１保護膜上に第２保護膜を形成することにより半導体基板のネガティブ方向のそりを緩和することに加え、耐湿性が良好な最終保護膜を形成することができる。
これらの膜の昇温脱離ガス分析によるＨの脱離量の結果を図３に示す。ここで、昇温脱離ガス分析とは、高真空中に置かれたサンプルを加熱し、脱離したガス成分を四重極質量分析器（Ｑ−Ｍａｓｓ）により特定する分析手法であり、これによりサンプル中に含有される成分、特に水素や水分を高感度に定性分析することができる。今回の評価においては、特に質量数１、すなわち水素に注目して計測した。
図３より、標準的なＰ−ＳｉＮ膜、及びＬＳ−ＳｉＮ膜のいずれも水素の脱離量は同等であり、同質の膜質であることがわかる。さらに、標準的なＰ−ＳｉＮ膜、及びＬＳ−ＳｉＮ膜は、いずれも加工性の指標となるドライエッチレートが同等であり、耐湿性の指標となるウエットエッチレートも同等である。従って、ＬＳ−ＳｉＮは、標準的なＰ−ＳｉＮ膜と加工性、及び耐湿性が同等で、内部応力が緩和されているので、積層構造の最終保護膜の場合、特に配線と接する側に用いることで配線に加わる応力を回避することができるため有用である。
〔第１保護膜上に、引張応力を有する第２保護膜を形成する工程〕
本発明の半導体素子の製造方法は、第１保護膜上に、第１保護膜より高い引張応力を有する第２保護膜を形成する工程を有する。以下に、第２保護膜の形成方法、及び第２保護膜について詳述する。
本発明の半導体素子の製造方法は、第１保護膜上に、第１保護膜より高い引張応力を有する第２保護膜を形成する工程を有する。以下に、第２保護膜の形成方法、及び第２保護膜について詳述する。
［第２保護膜の形成方法］
本発明における第２保護膜の形成方法は、第１保護膜と同様に、従来の並行平板型プラズマＣＶＤにより、前述した第１保護膜上に第２保護膜を成膜することができる。
プラズマＣＶＤにおけるガス種は、例えば、ＳｉＨ４、ＮＨ３、Ｎ２の混合ガスを用いることができ、これらのガスの流量を適宜変更することができる。具体的には、ＳｉＨ４、ＮＨ３、Ｎ２のガス流量を、それぞれ、５０ｓｃｃｍ〜７０ｓｃｃｍ、７０ｓｃｃｍ〜９０ｓｃｃｍ、１８００ｓｃｃｍ〜２２００ｓｃｃｍ、の範囲であることが挙げられる。このガス流量にすることで、膜中に含まれるＨを、Ｎ−Ｈ結合として残留させることができる。
膜の生成圧力は、０．６５ｋＰａ〜０．７５ｋＰａの範囲であることが挙げられる。
高周波電力は、前述した結合乖離エネルギーを制御することができる観点で重要であり、２３０Ｗ〜３１０Ｗの範囲であることが挙げられ、２５０Ｗ〜２９０Ｗであることが好ましく、２５０Ｗ〜２７０Ｗであることが特に好ましい。
電極温度は、３５０℃〜４００℃の範囲であることが挙げられる。
電極間距離は、１０ｍｍ〜２０ｍｍの範囲であることが挙げられる。
処理時間は、成膜する膜厚により適宜変更することができる。
本発明における第２保護膜の形成方法は、第１保護膜と同様に、従来の並行平板型プラズマＣＶＤにより、前述した第１保護膜上に第２保護膜を成膜することができる。
プラズマＣＶＤにおけるガス種は、例えば、ＳｉＨ４、ＮＨ３、Ｎ２の混合ガスを用いることができ、これらのガスの流量を適宜変更することができる。具体的には、ＳｉＨ４、ＮＨ３、Ｎ２のガス流量を、それぞれ、５０ｓｃｃｍ〜７０ｓｃｃｍ、７０ｓｃｃｍ〜９０ｓｃｃｍ、１８００ｓｃｃｍ〜２２００ｓｃｃｍ、の範囲であることが挙げられる。このガス流量にすることで、膜中に含まれるＨを、Ｎ−Ｈ結合として残留させることができる。
膜の生成圧力は、０．６５ｋＰａ〜０．７５ｋＰａの範囲であることが挙げられる。
高周波電力は、前述した結合乖離エネルギーを制御することができる観点で重要であり、２３０Ｗ〜３１０Ｗの範囲であることが挙げられ、２５０Ｗ〜２９０Ｗであることが好ましく、２５０Ｗ〜２７０Ｗであることが特に好ましい。
電極温度は、３５０℃〜４００℃の範囲であることが挙げられる。
電極間距離は、１０ｍｍ〜２０ｍｍの範囲であることが挙げられる。
処理時間は、成膜する膜厚により適宜変更することができる。
［第２保護膜］
本発明における第２保護膜は、膜中の内部応力が引張応力を有する。これにより、最終保護膜である最終保護膜の膜中の応力を引張応力にすることができ、最終保護膜を形成した後の半導体基板のそりを抑制することができ、尚且つ膜質を劣化させず、特に耐湿性に優れた最終保護膜を形成することができる。
第２保護膜においても、第１保護膜と同様に、熱膨張率を調整することにより応力を制御することができる。図４は、Ｐ−ＳｉＮ膜と、高引張応力を有する窒化シリコン膜（以下、適宜、「ＨＳ−ＳｉＮ膜」と称する）のＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ ｓｐｅｃｔｒｏｓｃｏｐｙ）吸収スペクトルを示す図である。
本発明における第２保護膜は、Ｐ−ＳｉＮ膜と同様に、波数８００ｃｍ−１〜９００ｃｍ−１付近に見られる顕著なピークを有し、これはＳｉ−Ｎ結合ピークであり、Ｐ−ＳｉＮ膜中の大部分を占める安定した結合である。しかし、２２００ｃｍ−１付近に見られるＳｉ−Ｈ結合から、より高波数側のＮ−Ｈ結合へシフトさせることによって、膜中の結合乖離エネルギーが増加するため、熱膨張係数が大きく、内部応力が増加する。このようなＨＳ−ＳｉＮ膜の内部応力は、４００ＭＰａ〜５００ＭＰａが好ましく、４００ＭＰａ〜４５０ＭＰａであることが特に好ましい。引張応力が５００ＭＰａを超えると、最終保護膜の耐湿性が劣り、４００ＭＰａ以下の場合、半導体基板のそりを緩和することが困難となる。なお、この内部応力は引張応力を表す。なお、前記内部応力の値は、第１保護膜及び第２保護膜を積層した時の、第２保護膜を形成した条件で第２保護膜単層を形成し、その第２保護膜単層で測定した値を表す。
このように、第２保護膜の内部応力を上記のような範囲に設定することにより、第１保護膜、及び第２保護膜からなる最終保護膜全体の応力が引張応力となり、ネガティブ方向のそりを有する半導体基板の内面側に形成した後におけるそり量を低減することができる。
Ｐ−ＳｉＮ膜、及びＨＳ−ＳｉＮ膜において、昇温脱離ガス分析によるＨの脱離量の結果を図５に示す。図５より、ＨＳ−ＳｉＮ膜の方が水素の脱離量は多い。従って、これらの結果より、膜中の水素含有量と、その結合状態に注目して条件調整することが重要であることがわかる。
なお、第２保護膜の材質は、第１保護膜と同様である。
本発明における第２保護膜は、膜中の内部応力が引張応力を有する。これにより、最終保護膜である最終保護膜の膜中の応力を引張応力にすることができ、最終保護膜を形成した後の半導体基板のそりを抑制することができ、尚且つ膜質を劣化させず、特に耐湿性に優れた最終保護膜を形成することができる。
第２保護膜においても、第１保護膜と同様に、熱膨張率を調整することにより応力を制御することができる。図４は、Ｐ−ＳｉＮ膜と、高引張応力を有する窒化シリコン膜（以下、適宜、「ＨＳ−ＳｉＮ膜」と称する）のＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ ｓｐｅｃｔｒｏｓｃｏｐｙ）吸収スペクトルを示す図である。
本発明における第２保護膜は、Ｐ−ＳｉＮ膜と同様に、波数８００ｃｍ−１〜９００ｃｍ−１付近に見られる顕著なピークを有し、これはＳｉ−Ｎ結合ピークであり、Ｐ−ＳｉＮ膜中の大部分を占める安定した結合である。しかし、２２００ｃｍ−１付近に見られるＳｉ−Ｈ結合から、より高波数側のＮ−Ｈ結合へシフトさせることによって、膜中の結合乖離エネルギーが増加するため、熱膨張係数が大きく、内部応力が増加する。このようなＨＳ−ＳｉＮ膜の内部応力は、４００ＭＰａ〜５００ＭＰａが好ましく、４００ＭＰａ〜４５０ＭＰａであることが特に好ましい。引張応力が５００ＭＰａを超えると、最終保護膜の耐湿性が劣り、４００ＭＰａ以下の場合、半導体基板のそりを緩和することが困難となる。なお、この内部応力は引張応力を表す。なお、前記内部応力の値は、第１保護膜及び第２保護膜を積層した時の、第２保護膜を形成した条件で第２保護膜単層を形成し、その第２保護膜単層で測定した値を表す。
このように、第２保護膜の内部応力を上記のような範囲に設定することにより、第１保護膜、及び第２保護膜からなる最終保護膜全体の応力が引張応力となり、ネガティブ方向のそりを有する半導体基板の内面側に形成した後におけるそり量を低減することができる。
Ｐ−ＳｉＮ膜、及びＨＳ−ＳｉＮ膜において、昇温脱離ガス分析によるＨの脱離量の結果を図５に示す。図５より、ＨＳ−ＳｉＮ膜の方が水素の脱離量は多い。従って、これらの結果より、膜中の水素含有量と、その結合状態に注目して条件調整することが重要であることがわかる。
なお、第２保護膜の材質は、第１保護膜と同様である。
〔配線のコンタクト領域の第１保護膜、及び第２保護膜を除去する工程〕
本発明の半導体の製造方法は、配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程を有する。
除去方法は、従来のフォトリソ・エッチングにより除去することができる。
本発明の半導体の製造方法は、配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程を有する。
除去方法は、従来のフォトリソ・エッチングにより除去することができる。
以上のように、本発明の半導体素子の製造方法は、従来と同様の工程で製造することができるため、比較的容易に工程の置き換えが可能である。
＜半導体素子＞
本発明の半導体素子は、半導体基板上に配線を設け、該配線上に最終保護膜が形成された半導体素子において、前記最終保護膜が２層構造であり、最終保護膜の引張応力が２００ＭＰａ〜４００ＭＰａである。
本発明の半導体素子の製造方法は、前述した半導体素子の製造方法により製造することができる。以下に、最終保護膜、及び半導体基板について詳述する。
本発明の半導体素子は、半導体基板上に配線を設け、該配線上に最終保護膜が形成された半導体素子において、前記最終保護膜が２層構造であり、最終保護膜の引張応力が２００ＭＰａ〜４００ＭＰａである。
本発明の半導体素子の製造方法は、前述した半導体素子の製造方法により製造することができる。以下に、最終保護膜、及び半導体基板について詳述する。
［積層後の最終保護膜］
第１保護膜と第２保護膜との膜厚比は、半導体素子の信頼性確保とそり緩和の観点から、５０００Å：１００００Å〜６０００Å：１００００Åであることが好ましい。
第１保護膜と第２保護膜との応力比は、積層構造において、最大のそり低減効果を得る観点から、絶対値で−５０ＭＰａ：４００ＭＰａ〜０ＭＰａ：４５０ＭＰａが好ましく、０ＭＰａ：４５０ＭＰａ〜５０ＭＰａ：５００ＭＰａであることが特に好ましい。
第１保護膜と第２保護膜とを積層した最終保護膜中の引張応力は、半導体基板の熱膨張率のそり変化量を抑える観点から、２００ＭＰａ〜４００ＭＰａであり、２５０ＭＰａ〜３５０ＭＰａであることが特に好ましい。この範囲であると、ネガティブ方向のそりを十分に緩和することができる。
また、前記第１保護膜、及び前記第２保護膜は、前記第１保護膜形成後、半導体素子をプラズマＣＤＶ装置のチャンバーに入れたまま、連続的に前記第２保護膜を形成することができるので、従来の工程プロセスと同様に最終保護膜を形成することができる。
［半導体基板］
本発明で用いる半導体基板としては、たとえばシリコン基板、ＳＯＩ基板等が挙げられ、また、配線の材質は、Ｃｕ、Ａｌ等が挙げられる。
第１保護膜と第２保護膜との膜厚比は、半導体素子の信頼性確保とそり緩和の観点から、５０００Å：１００００Å〜６０００Å：１００００Åであることが好ましい。
第１保護膜と第２保護膜との応力比は、積層構造において、最大のそり低減効果を得る観点から、絶対値で−５０ＭＰａ：４００ＭＰａ〜０ＭＰａ：４５０ＭＰａが好ましく、０ＭＰａ：４５０ＭＰａ〜５０ＭＰａ：５００ＭＰａであることが特に好ましい。
第１保護膜と第２保護膜とを積層した最終保護膜中の引張応力は、半導体基板の熱膨張率のそり変化量を抑える観点から、２００ＭＰａ〜４００ＭＰａであり、２５０ＭＰａ〜３５０ＭＰａであることが特に好ましい。この範囲であると、ネガティブ方向のそりを十分に緩和することができる。
また、前記第１保護膜、及び前記第２保護膜は、前記第１保護膜形成後、半導体素子をプラズマＣＤＶ装置のチャンバーに入れたまま、連続的に前記第２保護膜を形成することができるので、従来の工程プロセスと同様に最終保護膜を形成することができる。
［半導体基板］
本発明で用いる半導体基板としては、たとえばシリコン基板、ＳＯＩ基板等が挙げられ、また、配線の材質は、Ｃｕ、Ａｌ等が挙げられる。
本発明の半導体素子の製造方法は、ＣＭＯＳ素子に適用できるばかりではなく、ＭＥＭＳ、高耐圧製品等の特殊加工製品にも好適に用いることができる。
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらに制限されるものではない。
本発明の実施例として、標準的な窒化シリコン膜（下層：第１保護膜・・・Ｐ−ＳｉＮ）を形成した後、高引張応力を有する窒化シリコン膜（上層：第２保護膜・・・ＨＳ−ＳｉＮ）を形成した実施例１、内部応力をほぼ０にした窒化シリコン膜（下層：第１保護膜・・・ＬＳ−ＳｉＮ）を形成した後、高引張応力を有する窒化シリコン膜（上層：第２保護膜・・・ＨＳ−ＳｉＮ）を形成した実施例２を実施した。
比較例としては、標準的な窒化シリコン膜（第１保護膜・・・Ｐ−ＳｉＮ）単層を形成した比較例１、及び内部応力をほぼ０ＭＰａにした窒化シリコン膜（第１保護膜・・・ＬＳ−ＳｉＮ）単層を形成した比較例２、実施例１において上層と下層とを逆にして形成した比較例３を実施した。以下に詳細を記載する。
本発明の実施例として、標準的な窒化シリコン膜（下層：第１保護膜・・・Ｐ−ＳｉＮ）を形成した後、高引張応力を有する窒化シリコン膜（上層：第２保護膜・・・ＨＳ−ＳｉＮ）を形成した実施例１、内部応力をほぼ０にした窒化シリコン膜（下層：第１保護膜・・・ＬＳ−ＳｉＮ）を形成した後、高引張応力を有する窒化シリコン膜（上層：第２保護膜・・・ＨＳ−ＳｉＮ）を形成した実施例２を実施した。
比較例としては、標準的な窒化シリコン膜（第１保護膜・・・Ｐ−ＳｉＮ）単層を形成した比較例１、及び内部応力をほぼ０ＭＰａにした窒化シリコン膜（第１保護膜・・・ＬＳ−ＳｉＮ）単層を形成した比較例２、実施例１において上層と下層とを逆にして形成した比較例３を実施した。以下に詳細を記載する。
（実施例１）
〔実施例１の製造方法〕
まず、Ａｌ配線が形成されたシリコン半導体基板（直径：１５ｃｍ）をプラズマＣＤＶ装置（製造元：ＡＭＡＴ社、型番：Ｐｒｅｃｉｓｉｏｎ−５０００ＣＶＤ）に装着し、ガス流量、生成圧力、高周波電力、電極温度、及び電極距離を表１に示す条件で、下層（第１保護膜）として標準的な窒化シリコン膜（Ｐ−ＳｉＮ膜）を膜厚が０．６μｍとなるように形成し、続けて、上層（第２保護膜）として高引張応力を有する窒化シリコン膜（ＨＳ−ＳｉＮ膜）を膜厚が１．０μｍとなるように形成した。
〔実施例１の製造方法〕
まず、Ａｌ配線が形成されたシリコン半導体基板（直径：１５ｃｍ）をプラズマＣＤＶ装置（製造元：ＡＭＡＴ社、型番：Ｐｒｅｃｉｓｉｏｎ−５０００ＣＶＤ）に装着し、ガス流量、生成圧力、高周波電力、電極温度、及び電極距離を表１に示す条件で、下層（第１保護膜）として標準的な窒化シリコン膜（Ｐ−ＳｉＮ膜）を膜厚が０．６μｍとなるように形成し、続けて、上層（第２保護膜）として高引張応力を有する窒化シリコン膜（ＨＳ−ＳｉＮ膜）を膜厚が１．０μｍとなるように形成した。
〔評価〕
上記のようにして形成した膜の膜厚、内部応力、加工性、耐湿性、及びそり変化量を評価した。加工性の評価においては、ドライエッチレートを評価することにより加工性の評価を行った。耐湿性の評価においては、ウエットエッチレートを評価することにより耐湿性の判断指標とした評価方法を記載する。
−生成膜厚−
光学式膜厚測定機（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＵＶ−１２５０）を用い、可視光によりシリコン基板上に堆積した膜厚を測定した。
−内部応力−
レーザ反射式のそり測定機（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＦＬＸ−５２００ｈ）を用い、成膜前後でのそり変化量を計測し、内部応力を算出した。なお、数値の符合でプラスが引張応力を表し、マイナスが圧縮応力を表す。
−そり変化量−
レーザ反射式のそり測定機（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＦＬＸ−５２００ｈ）を用い、成膜前後でのそり変化量を計測した。
−加工性（ドライエッチレート）−
（ＣＦ４／Ｏ２／ＣＨＦ３／Ａｒガス系のドライエッチング装置（東京エレクトロン社製、ＵＮＩＴＹ−６５ＤＰ）により、処理前後における膜減り量から単位時間当たりのエッチレートを算出した。
なお、積層構造の場合、上層膜（ＨＳ−ＳｉＮ）のみを処理し、その結果を算出した。
−耐湿性（ウエットエッチレート）−
上記のようにして製造された半導体基板を、純水により５％に希釈されたフッ酸（以下、適宜、「ＢＨＦ」と称する）に１分浸漬させ、処理前後における膜減り量から単位時間当たりのエッチレートを算出した。ウエットエッチレートが大きいほど、耐湿性に劣ることになる。
なお、積層構造の場合、上層膜（ＨＳ−ＳｉＮ）のみを処理し、その結果を算出した。
このようにして評価した結果を、表３に示す。
上記のようにして形成した膜の膜厚、内部応力、加工性、耐湿性、及びそり変化量を評価した。加工性の評価においては、ドライエッチレートを評価することにより加工性の評価を行った。耐湿性の評価においては、ウエットエッチレートを評価することにより耐湿性の判断指標とした評価方法を記載する。
−生成膜厚−
光学式膜厚測定機（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＵＶ−１２５０）を用い、可視光によりシリコン基板上に堆積した膜厚を測定した。
−内部応力−
レーザ反射式のそり測定機（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＦＬＸ−５２００ｈ）を用い、成膜前後でのそり変化量を計測し、内部応力を算出した。なお、数値の符合でプラスが引張応力を表し、マイナスが圧縮応力を表す。
−そり変化量−
レーザ反射式のそり測定機（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＦＬＸ−５２００ｈ）を用い、成膜前後でのそり変化量を計測した。
−加工性（ドライエッチレート）−
（ＣＦ４／Ｏ２／ＣＨＦ３／Ａｒガス系のドライエッチング装置（東京エレクトロン社製、ＵＮＩＴＹ−６５ＤＰ）により、処理前後における膜減り量から単位時間当たりのエッチレートを算出した。
なお、積層構造の場合、上層膜（ＨＳ−ＳｉＮ）のみを処理し、その結果を算出した。
−耐湿性（ウエットエッチレート）−
上記のようにして製造された半導体基板を、純水により５％に希釈されたフッ酸（以下、適宜、「ＢＨＦ」と称する）に１分浸漬させ、処理前後における膜減り量から単位時間当たりのエッチレートを算出した。ウエットエッチレートが大きいほど、耐湿性に劣ることになる。
なお、積層構造の場合、上層膜（ＨＳ−ＳｉＮ）のみを処理し、その結果を算出した。
このようにして評価した結果を、表３に示す。
（実施例２）
〔実施例２の製造方法〕
実施例１において、下層、及び上層を下記表２に設定した以外、実施例１と同様にして半導体素子を製造し、評価を行った。結果を表３に示す。
〔実施例２の製造方法〕
実施例１において、下層、及び上層を下記表２に設定した以外、実施例１と同様にして半導体素子を製造し、評価を行った。結果を表３に示す。
（比較例１〜比較例３）
〔比較例１〜比較例３の製造方法〕
比較例１は、実施例１において、ＨＳ−ＳｉＮ膜を形成せず、Ｐ−ＳｉＮ膜のみを形成した以外は実施例１と同様に半導体素子を製造し、実施例１と同様の評価を行った。
比較例２は、実施例２において、ＨＳ−ＳｉＮ膜を形成せず、ＬＳ−ＳｉＮ膜のみを形成した以外は実施例１と同様に半導体素子を製造し、実施例１と同様の評価を行った。
比較例３は、実施例１において、下層としてＨＳ−ＳｉＮ膜を形成した後に上層としてＰ−ＳｉＮ膜を形成した以外は実施例１と同様に半導体素子を製造し、実施例１と同様の評価を行った。
なお、ドライエッチレート、及びウエットエッチレートの評価については、比較例３が積層構造であるため、上層膜（Ｐ−ＳｉＮ）のみを処理し、その結果を算出した。
これらの評価結果を表３に示す。
〔比較例１〜比較例３の製造方法〕
比較例１は、実施例１において、ＨＳ−ＳｉＮ膜を形成せず、Ｐ−ＳｉＮ膜のみを形成した以外は実施例１と同様に半導体素子を製造し、実施例１と同様の評価を行った。
比較例２は、実施例２において、ＨＳ−ＳｉＮ膜を形成せず、ＬＳ−ＳｉＮ膜のみを形成した以外は実施例１と同様に半導体素子を製造し、実施例１と同様の評価を行った。
比較例３は、実施例１において、下層としてＨＳ−ＳｉＮ膜を形成した後に上層としてＰ−ＳｉＮ膜を形成した以外は実施例１と同様に半導体素子を製造し、実施例１と同様の評価を行った。
なお、ドライエッチレート、及びウエットエッチレートの評価については、比較例３が積層構造であるため、上層膜（Ｐ−ＳｉＮ）のみを処理し、その結果を算出した。
これらの評価結果を表３に示す。
このように、本発明の半導体素子の製造方法で製造した半導体素子は、加工性、耐湿性が従来の最終保護膜と同等であり、且つ、半導体基板のそり変化量を抑えることができることが明らかになった。
１０ 半導体基板
１２ 第１保護膜
１４ 第２保護膜
１６ 最終保護膜
１２ 第１保護膜
１４ 第２保護膜
１６ 最終保護膜
Claims (6)
- 半導体基板上に配線を設け、該配線上に、第１保護膜と第２保護膜とを順次積層した最終保護膜を形成する半導体素子の製造方法において、
前記配線上に第１保護膜を形成する工程と、
前記第１保護膜上に、引張応力を有する第２保護膜を形成する工程と、
前記配線のコンタクト領域の前記第１保護膜、及び前記第２保護膜を除去する工程と、
を有することを特徴とする半導体素子の製造方法。 - 前記第２保護膜の内部応力が前記第１保護膜の内部応力より大きいことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２保護膜の引張応力が、４００ＭＰａ〜５００ＭＰａであることを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
- 前記第１保護膜の内部応力が−３００ＭＰａ〜５０ＭＰａであることを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体素子の製造方法。
- 前記第１保護膜、及び前記第２保護膜を並行平板型プラズマＣＶＤで形成することを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体素子の製造方法。
- 半導体基板上に配線を設け、該配線上に最終保護膜が形成された半導体素子において、
前記最終保護膜が２層構造であり、最終保護膜の引張応力が２００ＭＰａ〜４００ＭＰａであることを特徴とする半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007145825A JP2008300678A (ja) | 2007-05-31 | 2007-05-31 | 半導体素子の製造方法、及び半導体素子 |
| US12/153,399 US7928016B2 (en) | 2007-05-31 | 2008-05-19 | Method of manufacturing semiconductor device, and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007145825A JP2008300678A (ja) | 2007-05-31 | 2007-05-31 | 半導体素子の製造方法、及び半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008300678A true JP2008300678A (ja) | 2008-12-11 |
Family
ID=40087196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007145825A Withdrawn JP2008300678A (ja) | 2007-05-31 | 2007-05-31 | 半導体素子の製造方法、及び半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7928016B2 (ja) |
| JP (1) | JP2008300678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169545A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Ltd | 半導体装置、電源装置、増幅器及び半導体装置の製造方法 |
| JP2018067633A (ja) * | 2016-10-19 | 2018-04-26 | 株式会社村田製作所 | 半導体装置およびその製造方法 |
| JP2020065080A (ja) * | 2012-06-29 | 2020-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101611490B (zh) * | 2007-02-16 | 2011-07-27 | 住友电木株式会社 | 电路板的制造方法、半导体制造装置、电路板和半导体器件 |
| KR102395997B1 (ko) | 2015-09-30 | 2022-05-10 | 삼성전자주식회사 | 자기 저항 메모리 소자 및 그 제조 방법 |
| US11447869B2 (en) * | 2015-10-20 | 2022-09-20 | Mitsubishi Electric Corporation | Manufacturing method for solar cell, solar cell, and solar cell manufacturing apparatus |
| KR20200093737A (ko) * | 2019-01-28 | 2020-08-06 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| JP7315520B2 (ja) * | 2020-10-05 | 2023-07-26 | プライムプラネットエナジー＆ソリューションズ株式会社 | 正極活物質粉体、正極、リチウムイオン電池および正極の製造方法 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745931A (en) * | 1980-09-04 | 1982-03-16 | Fujitsu Ltd | Semiconductor device with multilayer passivation film and manufacture thereof |
| JPS62181436A (ja) * | 1986-02-05 | 1987-08-08 | Matsushita Electronics Corp | 半導体装置 |
| JPS63248136A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置 |
| JPH02187030A (ja) * | 1989-01-13 | 1990-07-23 | Kawasaki Steel Corp | 半導体装置への保護膜の形成方法 |
| JPH02292826A (ja) * | 1989-05-06 | 1990-12-04 | Sony Corp | 半導体装置 |
| JPH0444141U (ja) * | 1990-08-15 | 1992-04-15 | ||
| JPH056890A (ja) * | 1990-10-15 | 1993-01-14 | Seiko Epson Corp | パツシベーシヨン多層膜を備えた半導体装置及びその製造方法 |
| JPH0529312A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0547744A (ja) * | 1991-08-19 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05166802A (ja) * | 1991-12-13 | 1993-07-02 | Ricoh Co Ltd | 半導体装置 |
| JPH06291114A (ja) * | 1993-03-31 | 1994-10-18 | Ricoh Co Ltd | 半導体装置 |
| JPH06333922A (ja) * | 1993-05-19 | 1994-12-02 | Nippondenso Co Ltd | 装置保護膜および装置保護膜の製造方法 |
| JPH0745610A (ja) * | 1993-07-28 | 1995-02-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338976A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7161730B2 (en) * | 2004-09-27 | 2007-01-09 | Idc, Llc | System and method for providing thermal compensation for an interferometric modulator display |
| JP2007103769A (ja) * | 2005-10-06 | 2007-04-19 | Toshiba Corp | 半導体装置 |
-
2007
- 2007-05-31 JP JP2007145825A patent/JP2008300678A/ja not_active Withdrawn
-
2008
- 2008-05-19 US US12/153,399 patent/US7928016B2/en not_active Expired - Fee Related
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745931A (en) * | 1980-09-04 | 1982-03-16 | Fujitsu Ltd | Semiconductor device with multilayer passivation film and manufacture thereof |
| JPS62181436A (ja) * | 1986-02-05 | 1987-08-08 | Matsushita Electronics Corp | 半導体装置 |
| JPS63248136A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置 |
| JPH02187030A (ja) * | 1989-01-13 | 1990-07-23 | Kawasaki Steel Corp | 半導体装置への保護膜の形成方法 |
| JPH02292826A (ja) * | 1989-05-06 | 1990-12-04 | Sony Corp | 半導体装置 |
| JPH0444141U (ja) * | 1990-08-15 | 1992-04-15 | ||
| JPH056890A (ja) * | 1990-10-15 | 1993-01-14 | Seiko Epson Corp | パツシベーシヨン多層膜を備えた半導体装置及びその製造方法 |
| JPH0529312A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0547744A (ja) * | 1991-08-19 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05166802A (ja) * | 1991-12-13 | 1993-07-02 | Ricoh Co Ltd | 半導体装置 |
| JPH06291114A (ja) * | 1993-03-31 | 1994-10-18 | Ricoh Co Ltd | 半導体装置 |
| JPH06333922A (ja) * | 1993-05-19 | 1994-12-02 | Nippondenso Co Ltd | 装置保護膜および装置保護膜の製造方法 |
| JPH0745610A (ja) * | 1993-07-28 | 1995-02-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169545A (ja) * | 2011-02-16 | 2012-09-06 | Fujitsu Ltd | 半導体装置、電源装置、増幅器及び半導体装置の製造方法 |
| JP2020065080A (ja) * | 2012-06-29 | 2020-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11393918B2 (en) | 2012-06-29 | 2022-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2018067633A (ja) * | 2016-10-19 | 2018-04-26 | 株式会社村田製作所 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7928016B2 (en) | 2011-04-19 |
| US20080296740A1 (en) | 2008-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008300678A (ja) | 半導体素子の製造方法、及び半導体素子 | |
| JP6056136B2 (ja) | ドライエッチング方法 | |
| JP5730393B2 (ja) | 複合基板およびその製造方法 | |
| JP4535046B2 (ja) | 静電容量センサ及びその製造方法 | |
| US20060199012A1 (en) | Manufacture of porous diamond films | |
| JP2017147438A (ja) | 接着向上法 | |
| JP2007222990A (ja) | 梁部を備えた構造体の製造方法およびｍｅｍｓデバイス | |
| KR20060080555A (ko) | 실리콘-게르마늄층을 가진 반도체 웨이퍼 및 그 제조 방법 | |
| US8057882B2 (en) | Membrane structure element and method for manufacturing same | |
| TWI574911B (zh) | Ｍｅｍｓ裝置製造方法及該方法所形成的裝置 | |
| JP5484578B2 (ja) | 複合基板および製造方法 | |
| Su et al. | Properties and electric characterizations of tetraethyl orthosilicate-based plasma enhanced chemical vapor deposition oxide film deposited at 400° C for through silicon via application | |
| JP2009117821A5 (ja) | ||
| US7342315B2 (en) | Method to increase mechanical fracture robustness of porous low k dielectric materials | |
| WO2023070624A1 (en) | Methods and structures for changing wafer bow | |
| CN109690738B (zh) | 外延硅晶片的制造方法及半导体器件的制造方法 | |
| CN102263021B (zh) | 一种低电压栅氧化层制备方法 | |
| CN110896050A (zh) | 介电薄膜的形成方法 | |
| US8748260B2 (en) | Method for manufacturing nano-crystalline silicon material for semiconductor integrated circuits | |
| TWI734318B (zh) | 絕緣層上覆矽的製造方法 | |
| US20090166874A1 (en) | Semiconductor Device and Method of Fabricating the Same | |
| JP4986661B2 (ja) | 絶縁膜の形成方法およびこれを用いた半導体装置 | |
| JP7220572B2 (ja) | Ｄｌｔｓ測定用電極の作製方法 | |
| CN101740472A (zh) | 具有铜布线的半导体器件的制造方法及半导体器件 | |
| TWI290347B (en) | Method used to form a silicon nitride protective layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081224 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090209 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120626 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130402 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130702 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130709 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20130927 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20140425 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140605 |