CN101740472A - 具有铜布线的半导体器件的制造方法及半导体器件 - Google Patents
具有铜布线的半导体器件的制造方法及半导体器件 Download PDFInfo
- Publication number
- CN101740472A CN101740472A CN200810202842A CN200810202842A CN101740472A CN 101740472 A CN101740472 A CN 101740472A CN 200810202842 A CN200810202842 A CN 200810202842A CN 200810202842 A CN200810202842 A CN 200810202842A CN 101740472 A CN101740472 A CN 101740472A
- Authority
- CN
- China
- Prior art keywords
- copper wiring
- semiconductor device
- copper
- manufacture method
- process layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种具有铜布线的半导体器件的制造方法及半导体器件。所述具有铜布线的半导体器件的制造方法,包括:在形成铜布线之后,在铜布线表面形成工艺层,所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。所述具有铜布线的半导体器件的制造方法及半导体器件能够改善铜布线出现鼓包状缺陷的情况。
Description
技术领域
本发明涉及半导体制造领域,特别涉及具有铜布线的半导体器件的制造方法及半导体器件。
背景技术
传统集成电路制造工艺主要采用铝作为金属互连(Interconnect)材料,但是随着晶体管尺寸越来越小,采用铝线制造的器件开始在可靠性方面出现问题。选用电阻率较小的金属作为互连材料,并选用介电常数较小的介电材料是降低信号延时、提高时钟频率的两个主要方向。由于铜的电阻率仅为1.67μΩ-cm,远小于铝的2.66μΩ-cm,同时能减少互连层的厚度,通过降低电容达到了减少信号延时的效果。因此,如果配合采用低K介电材料,可以降低信号线之间的耦合电容,信号的转换速度也随之加快,即进一步降低了信号的延时,铜互连工艺由此应运而生。如今,铜互连技术已成为90nm及以下产品的标准工艺。
在例如申请号为03804521.4的中国专利申请中提供了一种具有引线接合焊盘的半导体器件,其中就具有铜布线结构,参照图1所示,所述铜布线结构包括,衬底10、铜互连区域20以及铜互连区域20表面覆盖的钝化层30。其中,衬底10中形成有有源电路,而铜互连区域20包括铜层21、22和23,层间通路层24在铜层21、22和23以及衬底10的有源电路间提供电连接。
目前具有铜布线的半导体器件都具有与上述类似的铜布线结构。然而,在对具有铜布线的半导体器件的检测中发现,铜布线存在缺陷。参照图2所示,在刻蚀停止层下的铜布线中发现如标记1所指示的圆圈中的鼓包状缺陷(hill lock defect)。并且,在后续的工艺中发现,所述缺陷可能会引起例如焊盘侵蚀(pad corrosion)、粘接失败(bonding fail issue)等一系列问题。
发明内容
本发明解决的问题是目前铜布线出现鼓包状缺陷而影响后续工艺的问题。
为解决上述问题,本发明提供一种具有铜布线的半导体器件的制造方法,包括:在形成铜布线之后,在铜布线表面形成工艺层,所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。
本发明还提供一种半导体器件,包括:铜布线以及铜布线表面的工艺层,其中所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。
与现有技术相比,上述所公开的具有铜布线的半导体器件的制造方法及半导体器件具有以下优点:通过在铜布线表面形成具有高压应力的工艺层,从而抑制铜布线向所述工艺层的弹性变化,改善铜布线出现鼓包状缺陷的情况。
附图说明
图1是现有技术铜布线工艺后的多层金属布线结构图;
图2是现有技术铜布线层出现鼓包状缺陷的电镜图;
图3是本发明具有铜布线的半导体器件的制造方法的一种实施例图;
图4是图3所示方法中一种获得气体流量比的实施例图;
图5a是现有技术半导体器件制造后铜布线表面电镜图;
图5b是本发明具有铜布线的半导体器件的制造方法后铜布线表面电镜图。
具体实施方式
通过对于铜鼓包状缺陷的研究发现,其产生主要是因为在形成铜布线后的热处理过程中,铜在各个晶向上不同的弹性变化导致的。由于铜晶体在弹性上表现出显著的各向异性,即铜晶体在各个晶向上的弹性系数具有明显差异,一般来说其100晶向上的弹性系数最低,而111晶向上的弹性系数最高。
例如,当铜布线完成后,若后续在其表面形成工艺层的温度超过铜晶体的结构稳定温度时,铜晶体内部结构会趋于重新排列。在此过程中,可能会产生例如111晶向100晶向的转换。在此转换过程中,应力也会由100晶向而释放,若此时100晶向是垂直于铜布线的方向,由于铜布线下的工艺层通常都是由较为致密的材料形成的,无法通过向下产生弹性变化而释放应力,因而只得由垂直铜布线向上的方向来释放应力,因而产生了铜布线向上鼓包的缺陷。
基于上述原因,本发明具有铜布线的半导体器件的制造方法的一种实施方式包括:在形成铜布线之后,在铜布线表面形成工艺层,所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。通过所述具有较高压应力的工艺层来抑制铜布线的弹性变化,从而改善铜布线出现鼓包状缺陷的情况。
在一个实施例中,所述压应力大于或等于1.5Gpa。
下面以一个在铜布线层上形成氮化硅层,以作为铜布线的刻蚀停止层的工艺过程为例,对上述具有铜布线的半导体器件的制造方法作进一步说明。
参照图3所示,所述形成氮化硅层可以采用化学气相沉积的方法,包括如下步骤:
步骤s1,工艺预处理。本例中在铜布线层表面形成作为刻蚀停止层的氮化硅层可以在专用的机台内完成,所述预处理可以包括机台升温。本例中所述机台升温至400℃,所述温度为根据形成氮化硅的工艺要求而预先设定的温度。
步骤s2,通入反应气体在铜布线层表面生成氮化硅。本例中形成氮化硅的气体为硅烷(SiH4)和氨气(NH3)。硅烷和氨气既可以先后通入,也可以同时通入。
所述硅烷和氨气反应生成氮化硅的气体流量比可通过例如下述方法获得,参照图4所示,包括下列步骤:
步骤s20,选择与实际生产晶圆结构相同的试片,即所述试片也具有相同的铜布线结构;
步骤s21,将所述试片置于机台内,并在400℃的温度下通入硅烷和氨气,以进行在铜布线表面形成氮化硅的反应;
步骤s23,监控铜布线的表面鼓包程度,若铜布线表面鼓包程度在工艺规格内,则执行步骤s24;若铜布线表面鼓包程度不在工艺规格内,则执行步骤s25;
步骤s24,记录此时通入硅烷和氨气的流量比,以及相应的压应力;
步骤s25,调节通入硅烷和氨气的流量比,并返回步骤s23。
对于上述的步骤,通过调节通入硅烷和氨气的流量比,可以改变所形成的氮化硅的晶格结构,从而改变所形成的氮化硅的压应力。当所形成的氮化硅的晶格结构能够提供一个适当的压应力,而该压应力可以使得铜布线表面的鼓包程度在工艺规格内,则该压应力可以作为形成氮化硅的最小压应力要求。即,所形成的氮化硅的压应力大于或等于该压应力,将可使得在形成氮化硅的过程中,铜布线表面的鼓包程度在工艺规格之内,从而避免对后续工艺产生不利影响。此处所述压应力的最小值为1.5Gpa。
当然,由于硅烷和氨气反应形成氮化硅的过程,其影响所形成的氮化硅的晶格结构的因素并不仅仅是硅烷和氨气的流量比,其他例如机台内部压强、功率(若采用等离子体化学气相淀积)等因素都会起到不同作用。因而,上述步骤中,在调节硅烷和氨气的流量比的同时,还可相应地调节例如机台内部压强、功率等,其目的都是使得所形成的氮化硅能够提供将铜布线表面鼓包抑制在工艺规格内的压应力。
在一个实施例中,所述硅烷和氨气的流量比可以为5至11,例如5、8、11等。而所述硅烷的流量以及氨气的流量根据实际所需形成的氮化硅的厚度以及工艺时间而定。
采用上述参数在铜布线表面形成氮化硅,再次对该结构进行检测。图5a所示为现有技术半导体器件制造方法后铜布线表面的检测图,图5b所示为本发明具有铜布线的半导体器件的制造方法后的铜布线表面检测图。
结合图5a和图5b所示,对比现有半导体器件制造方法的铜布线表面的检测结果,采用上述具有铜布线的半导体器件的制造方法的铜布线表面的鼓包状缺陷(圆圈所示为鼓包状缺陷)非常少。因而采用上述具有铜布线的半导体器件的制造方法将能改善所述的铜布线鼓包状缺陷。
相应地,本发明半导体器件的一种实施方式包括:铜布线以及铜布线表面的工艺层,其中所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。
在一个实施例中,所述压应力大于或等于1.5Gpa。
虽然本发明已以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种具有铜布线的半导体器件的制造方法,其特征在于,包括:在形成铜布线之后,在铜布线表面形成工艺层,所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。
2.如权利要求1所述的具有铜布线的半导体器件的制造方法,其特征在于,所述压应力大于或等于1.5Gpa。
3.如权利要求1所述的具有铜布线的半导体器件的制造方法,其特征在于,所述在铜布线表面形成工艺层,包括:以预设的反应气体流量比来形成所述工艺层。
4.如权利要求3所述的具有铜布线的半导体器件的制造方法,其特征在于,所述预设的气体流量比可以通过下述方法获得:
选择与实际生产晶圆具有相同的铜布线结构的试片;
将所述试片置于反应机台内,并在反应温度下通入反应气体,以进行在铜布线表面形成所述工艺层的反应;
监控铜布线的表面鼓包程度,若铜布线表面鼓包程度在工艺规格内,则记录此时通入反应气体的流量比,以及相应的压应力;
若铜布线表面鼓包程度不在工艺规格内,则调节通入硅烷和氨气的流量比,直到铜布线表面鼓包程度在工艺规格内。
5.如权利要求1所述的具有铜布线的半导体器件的制造方法,其特征在于,所述工艺层为氮化硅层。
6.如权利要求5所述的具有铜布线的半导体器件的制造方法,其特征在于,所述形成氮化硅层的方法为化学气相淀积。
7.如权利要求5所述的具有铜布线的半导体器件的制造方法,其特征在于,所述形成氮化硅的反应气体包括硅烷和氨气。
8.如权利要求7所述的具有铜布线的半导体器件的制造方法,其特征在于,所述硅烷和氨气的流量比为5至11。
9.一种半导体器件,其特征在于,包括铜布线以及铜布线表面的工艺层,其中所述工艺层的压应力抑制所述铜布线向所述工艺层的弹性变化。
10.如权利要求9所述的半导体器件,其特征在于,所述压应力大于或等于1.5Gpa。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200810202842XA CN101740472B (zh) | 2008-11-17 | 2008-11-17 | 具有铜布线的半导体器件的制造方法及半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200810202842XA CN101740472B (zh) | 2008-11-17 | 2008-11-17 | 具有铜布线的半导体器件的制造方法及半导体器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101740472A true CN101740472A (zh) | 2010-06-16 |
CN101740472B CN101740472B (zh) | 2012-03-07 |
Family
ID=42463719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200810202842XA Expired - Fee Related CN101740472B (zh) | 2008-11-17 | 2008-11-17 | 具有铜布线的半导体器件的制造方法及半导体器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101740472B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109299635A (zh) * | 2017-07-25 | 2019-02-01 | 中芯国际集成电路制造(上海)有限公司 | 指纹传感器及其形成方法 |
CN114496965A (zh) * | 2022-04-18 | 2022-05-13 | 江苏长晶浦联功率半导体有限公司 | 一种半导体封装打线结构 |
-
2008
- 2008-11-17 CN CN200810202842XA patent/CN101740472B/zh not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109299635A (zh) * | 2017-07-25 | 2019-02-01 | 中芯国际集成电路制造(上海)有限公司 | 指纹传感器及其形成方法 |
CN109299635B (zh) * | 2017-07-25 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | 指纹传感器及其形成方法 |
US11348994B2 (en) | 2017-07-25 | 2022-05-31 | Semiconductor Manufacturing International (Shanghai) Corporation | Fingerprint sensors |
CN114496965A (zh) * | 2022-04-18 | 2022-05-13 | 江苏长晶浦联功率半导体有限公司 | 一种半导体封装打线结构 |
CN114496965B (zh) * | 2022-04-18 | 2022-09-20 | 江苏长晶浦联功率半导体有限公司 | 一种半导体封装打线结构 |
Also Published As
Publication number | Publication date |
---|---|
CN101740472B (zh) | 2012-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8328585B2 (en) | Modulated deposition process for stress control in thick TiN films | |
TWI471454B (zh) | 非化學計量化學氣相沈積法介電質薄膜表面鈍化用於薄膜粗糙度控制之方法 | |
JP5497756B2 (ja) | 半導体素子の製造方法および半導体素子 | |
US9006030B1 (en) | Warpage management for fan-out mold packaged integrated circuit | |
US8227916B2 (en) | Package structure and method for reducing dielectric layer delamination | |
CN102468228B (zh) | 半导体结构及其形成方法 | |
CN101673692A (zh) | 一种形成焊盘的两步刻蚀方法 | |
US20050158910A1 (en) | Protective layer for use in packaging a semiconductor die and method for forming same | |
JP2007324536A (ja) | 層間絶縁膜およびその製造方法、ならびに半導体装置 | |
CN101740472B (zh) | 具有铜布线的半导体器件的制造方法及半导体器件 | |
US20120129336A1 (en) | Structures and methods for improving solder bump connections in semiconductor devices | |
TW201539596A (zh) | 中介體及其製造方法 | |
US20150235917A1 (en) | Passivation Layer and Method of Making a Passivation Layer | |
CN101123211A (zh) | 双镶嵌结构的制造方法 | |
TWI490987B (zh) | 具有抵抗電漿傷害之先進銲墊結構的半導體元件及其製造方法 | |
CN104716055B (zh) | 晶圆级封装方法 | |
US20150255345A1 (en) | Methods and structure for carrier-less thin wafer handling | |
WO2012049823A1 (ja) | 半導体装置の製造方法および半導体装置 | |
CN203895443U (zh) | 金属互连结构 | |
CN101459123A (zh) | 通孔及双镶嵌结构的形成方法 | |
CN115910817A (zh) | 晶圆接合方法及半导体器件 | |
US20080176394A1 (en) | Method for manufacturing semiconductor device | |
KR100953016B1 (ko) | 반도체 소자의 제조 방법 | |
CN116601747A (zh) | 芯片封装及其制作方法、终端设备 | |
TWI223337B (en) | Method of gap filling with high density plasma chemical vapor deposition |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120307 Termination date: 20181117 |