CN108091640B - 集成电容器及其形成方法 - Google Patents

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Abstract

本申请案涉及一种集成电容器及其形成方法。位于衬底(210)上的半导体表面上的集成电容器(300)包含：蚀刻电容器电介质层(232)以提供具有倾斜电介质侧壁部分的至少一个经界定电介质特征，所述电容器电介质层(232)包含在所述半导体表面上方且与所述半导体表面电隔离的底板(240b)上的至少一个硅化合物材料层。沉积电介质层以至少部分地填充所述倾斜电介质侧壁部分中的凹坑以使所述倾斜电介质侧壁部分的表面平滑化。蚀刻所述电介质层，且接着在所述电介质特征的顶部上形成顶板(240a)。

Description

集成电容器及其形成方法
相关申请案的交叉参考
本申请案具有与美国专利US9,525,021有关的标的物。
技术领域
本申请案一般来说涉及电子电路，且更明确地说涉及由电子电路形成集成式高压电容器及集成电路的方法。
背景技术
在现代工业装备中，计算机控制器被用于越来越多的应用中。对控制器的低电压与电动机或装备的高电压之间的电隔离的需要正在增长。取决于正控制的装备，存在用于将系统电隔离但仍允许电耦合的各种已知方法。隔离为两个电路之间的信号或电力提供AC路径，但消除直接连接。此在节点之间存在接地电位差的情况下是重要的。
隔离用于阻断信号域之间的直接连接路径且用于阻断共同接地环路，因此噪声可通过接地环路而发射，此否则将干扰电路的适当操作。已知隔离方法可包含使用变压器来以磁性方式耦合电路、使用RF信号进行耦合(经由所辐射能量)、使用光隔离器(使用光能)或在两个电路之间使用电容器，所述电容器使用电场将电路耦合在一起。举例来说，其它隔离需要包含将模拟及数字电路集成到具有单独电源域的单个封装式集成电路上。
尽管光隔离器是低速通信应用的适合解决方案，但在其中需要隔离且光隔离器不适用的其它应用中，通常使用电容器。已使用设置在电路板上或作为集成电路的封装的一部分的电容器用于隔离，例如用于集成电路的混合式封装，所述集成电路包含定位在封装内的两个硅集成电路装置及形成于陶瓷衬底上的平面离散电容器，所述平面离散电容器也位于封装内、用于两个硅电路之间的隔离。然而，随着将电路集成到硅上继续进行，可形成于具有其它电路的半导体衬底上的隔离器(例如，集成电容器隔离器)被使用且为所要的。为获得增大的电容值以供与较高电压一起使用，已知方法中所使用的电容器可串联地耦合，然而，此方法需要额外硅面积。因此，具有能够用于高压隔离的值的集成电容器是所要的。这些电容器可串联地使用以获得仍较高电容器值，或隔离电容器可用于形成离散组件并且用于具有额外电路的集成电路中。
在本申请案内，且如电源电路工业中当前所描述，低压被认为是低于50伏，高压被定义为大于50伏且小于5,000伏的电压。超高压是大于5,000伏到小于约20,000伏的电压。本文中所揭示的集成式高压电容器用于高压及超高压应用。
发明内容
提供此发明内容以按简化形式引入下文在包含所提供的图式的具体实施方式中进一步描述的所揭示概念的精选。此发明内容不打算限制所主张标的物的范围。
所揭示实施例认识到，在小型化趋势下，需要利用高压集成电容器用于隔离的控制接口。集成电容器为隔离及电源电路应用提供了最小面积的解决方案。然而，在已知解决方案中，为形成处于超高压范围(举例来说，峰值大于5,000伏)的集成电容器，已通过将两个或多于两个较低电压电容器串联地耦合来形成所需的大电容。因此，期望增大的电容器值以进一步减小实现特定隔离电路解决方案所需的半导体(例如，硅)面积。
处理高压集成电容器的公认挑战是消除对完成的集成电容器的倾斜电介质侧壁部分内的细孔中可能存在的漂浮残余金属粒子的寄生击穿。一种形成集成电容器的方法涉及蚀刻处于底部导电板上的大约>8μm厚的硅化合物材料层(例如，含氧化硅的膜堆叠)以实现具有倾斜电介质侧壁部分的侧壁。已知氧化物蚀刻配方使沿其倾斜侧壁部分的所得硅化合物材料层为粗糙且有凹坑的。在使用金属蚀刻来界定顶板金属而需要从倾斜侧壁部分清除所有金属之后，倾斜侧壁部分中的粗糙度及凹坑可能会陷获住金属。倾斜侧壁部分中的所陷获金属可因过早的(相对于所需HV电平较低的)寄生击穿而导致可靠性问题。
揭示用于填充倾斜侧壁部分中的细孔以在顶板金属处理之前降低粗糙度的两个实例性沉积及蚀刻流程。可使用高密度等离子体(HDP)沉积、接着为蚀刻来降低粗糙度并填充侧壁凹坑。还可使用次大气压化学气相沉积(SACVD)、接着为蚀刻来沉积填充于侧壁凹坑中的电介质层。在任一情形中，蚀刻通常为毯覆式蚀刻以使所沉积层为填充在侧壁凹坑内的不连续层。
所揭示电介质侧壁粗糙度降低解决方案需要包含对侧壁电介质蚀刻配方的任何修改，且因此不改变硅化合物材料层侧壁斜坡角度。用以降低粗糙度的所揭示处理(例如SACVD或HDP)、接着为毯覆式蚀刻可以当前工艺流程实施，且不需要将任何新膜引入电介质堆叠中，或如上所述，不影响侧壁斜坡角度。
附图说明
现在将参考附图，所述附图未必按比例绘制，其中：
图1是根据实例性实施例的展示用于形成其电介质侧壁部分具有降低的粗糙度的集成电容器的实例性方法中的步骤的流程图。
图2A描绘在用以形成倾斜边缘转变区域的蚀刻步骤之后利用台面成型布置的高压或超高压电容器的一部分的横截面图。
图2B和2C描绘图2A中所示的一部分在平滑化倾斜边缘转变区域的后续阶段中的横截面图。
图3以另一横截面图形式描绘在电介质侧壁粗糙度降低及顶板形成之后利用图2A中的台面成型布置的高压或超高压电容器的一部分。
图4以另一横截面图形式描绘利用所揭示台面成型及电介质侧壁粗糙度降低的完成的高压或超高压电容器。
图5以框图形式描绘在电路布置中使用隔离电容器的实例性隔离应用。
图6以电路图形式描绘所揭示隔离电容器的应用。
图7以框图形式描绘并入有所揭示隔离电容器的实例性布置。
具体实施方式
参考图式描述实例性实施例，其中相似元件符号用于指定类似或等效元件。动作或事件的所图解说明排序不应视为限制性的，因为一些动作或事件可以不同次序发生及/或与其它动作或事件同时发生。此外，实施根据本发明的方法可不需要一些所图解说明动作或事件。
同样，在没有其它条件的情况下，如本文中所使用的术语“耦合到”或“与...耦合”(及类此术语)打算描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，那么所述连接可通过其中路径中仅存在寄生效应的直接电连接而做出，或经由包含其它装置或连接的介入物项通过间接电连接而做出。对于间接耦合，介入物项通常不修改信号的信息，但可调整信号的电流电平、电压电平及/或功率电平。
所揭示实施例包含在半导体制作工艺流程内用以在衬底(例如，晶片)上制作高压或超高压集成电容器的方法及设备。制作技术利用通常包括形成于半导体晶片的上部部分中的多个层(在本文中称为“台面堆叠”)的经图案化厚电介质层。所述台面堆叠用于增大电容器顶板与底板之间的距离及因此增大电容器的电压额定值。由于厚电介质层垂直地定位在衬底的半导体表面的其余部分上方且具有平坦上部表面，因此所述厚电介质层显现为台面形状。
所揭示集成电容器还包含电介质侧壁粗糙度降低。在所揭示集成电容器的制作中，仅需要当前生产中所使用的标准半导体工艺，且有利方面是连同形成其它IC组件(包含晶体管)一起在标准晶片生产工艺内集成高压电容器的能力。在本详细说明通篇中，识别出但并未充分详细地展示众所周知的工艺或操作，以免使所揭示标的物的方面模糊。
在本详细说明通篇中，使用类似于半导体工业的一些首字母缩写。首字母缩写中的一些为IC(集成电路)、CMP(化学机械抛光)、CVD(化学气相沉积)、PECVD(等离子体增强CVD)、PO(保护性外涂层)及TEOS层(由原硅酸四乙酯源形成的氧化硅)。
图1是根据实例性实施例的展示用于在衬底上的半导体表面上形成其倾斜电介质侧壁具有降低的粗糙度的集成电容器的实例性方法100中的步骤的流程图。步骤101包括蚀刻电容器电介质以提供具有倾斜电介质侧壁部分的至少一个经界定电介质特征，所述电容器电介质包括在半导体表面上方且与半导体表面电隔离的底板上的至少一个硅化合物材料层(通常为包括多个层的台面堆叠)。图2A描绘利用在步骤101之后形成的底部电容器板(底板)220上的金属势垒层(或迁移势垒层)222上的台面堆叠(230/226/224)布置的高压或超高压电容器的一部分的横截面图200。底板220位于衬底210上方，并且表示一或多个互连层的层212位于衬底210与金属势垒层222之间。台面堆叠提供倾斜边缘转变区域245，所述倾斜边缘转变区域包含本文中所描述的电容器的主要电介质层(仅举例来说，如在图2A中展示为230的‘主要台面TEOS层’)的侧壁。倾斜边缘转变区域245在蚀刻工艺之后可包括凹坑231。
倾斜边缘转变区域245中的近似所要角度248可从大约10°到大约40°(相对水平面而测量)。此逐渐倾斜电介质侧壁的目的是允许后续晶片层级处理顺利地进行及使得能够旋涂光致抗蚀剂而不具有条纹或旋涂尖状物，所述后续晶片层级例如用于电容器的顶板的晶片上的经毯覆式沉积金属，所述经毯覆式沉积金属稍后可被从电介质侧壁蚀刻掉而不留下残余金属，如果所述壁替代地为几乎垂直的，那么往往留下残余金属。
硅化合物材料层或台面堆叠(230/226/224)通常为至少4μm厚(例如6μm到12μm厚)，且通常包括2个或多于2个不同层。硅化合物材料层可主要(50％以上的厚度)为氧化硅，例如由主要台面TEOS层230所提供。
蚀刻可包括经光致抗蚀剂图案化的晶片上的干蚀刻，例如在硅化合物材料层包括氧化硅或主要(按厚度)为氧化硅的情形中，使用利用C4F8及O2气体的等离子体蚀刻。在所揭示电容器的阵列使底部电容器板(底板)220上的硅化合物材料层的岛状物/台面保留在原来为光致抗蚀剂处的情形中，经抗蚀剂图案化的晶片经蚀刻使得大量(通常为面积的50％到90％)硅化合物材料层从晶片表面被蚀刻掉。
台面堆叠可使用定时蚀刻来蚀刻以通过完全地蚀刻穿过主要台面TEOS层230及停止在ESL 226上而提供图2A中所展示的侧壁结构。另一选择为，在台面堆叠中不包含ESL226使得主要台面TEOS层230直接位于初始台面氧化物层224上的情况下，定时蚀刻可用于完全地蚀刻穿过主要台面TEOS层230且部分地穿过初始台面氧化物层224，举例来说，从厚度为2μm或大于2μm的初始台面氧化物层224留下约0.5μm到1μm的台面氧化物层224。在光致抗蚀剂剥离后，在底板220上存在具有倾斜电介质侧壁部分的至少一个经界定厚电介质特征。
如上所述，图2A中所展示的集成电容器包含介于底板220与初始台面氧化物层224之间的金属势垒层222。在一个实例性布置中，金属势垒层222可包括使用已知沉积工艺(例如CVD)或通过HDP工艺形成的氮化硅。金属势垒层222的替代物包含SiCN层及通常用作势垒层的其它电介质。
初始台面氧化物层224可称为“子ESL”层，因为其位于ESL 226下方。在实例性布置中，初始台面氧化物层224可为大约0.25μm到1μm厚且可通过已知氧化物沉积工艺而施加。接者为ESL 226，且ESL 226可通过已知工艺形成为大约0.25μm到0.45μm厚。用于ESL 226的材料经选择使得可使用上覆层(接下来将描述)的选择性蚀刻化学品。ESL 226可由(举例来说)氮氧化硅(SiON)或不同于接下来将形成的台面电介质层的另一电介质形成，使得可执行二氧化硅台面材料(下文所描述)的选择性蚀刻。
此时，在制作中，主要台面TEOS层230使用已知工艺(例如CVD或PECVD)而沉积在晶片上。在此非限制性实例性布置中，简单且具成本效益的方法是沉积TEOS衍生出的氧化硅的厚单层。主要台面TEOS层230的厚度可通过评估所需的所要击穿电压Vbr而确定，且主要台面TEOS层230的厚度可受在半导体制作工艺中可容许的临时晶片弓曲量或晶片翘曲量限制。
为调谐击穿电压，主要台面TEOS层230可经施加为介于大约6μm到20μm厚的范围内，其中较厚层提供最高击穿电压，但还带来晶片翘曲的最高风险。然而，实践时，在单个处理步骤中形成所需厚度的单个沉积层可增加处理装备的困难。举例来说，如果在一个沉积步骤中执行8μm以上的单个TEOS沉积，那么相同厚度的氧化硅层会沉积在处理室的壁上。此壁氧化物必须使用等离子体蚀刻及清洁工艺从工艺室移除，当壁氧化物具有此厚度时，所述壁氧化物可为相当长的，从而影响半导体处理设施或工具中的工具停机时间及处理速率。
在一些替代布置中，主要台面TEOS层230可在一系列沉积步骤中施加为较薄层。在下文还描述的另一替代布置中，所述层可施加为在多个沉积步骤中形成的经压缩及张力应力源氧化物层的连续层，以帮助减轻晶片翘曲量。此外，主要台面TEOS层230可使用连续较薄氧化物沉积步骤工艺而形成，其中在氧化物沉积之间具有冷却步骤，从而改善晶片弓曲效应且减小晶片上的应力。下文还进一步详细描述这些替代布置。针对特定电容值所需的总电介质的厚度影响将发生的晶片弓曲或翘曲量且影响关于在形成主要台面TEOS层230中使用单个还是多个电介质层的决策。
具有本文中所揭示的台面结构的集成电容器的多功能性允许电容器结构基于不同半导体制作工艺而构建，从而含有至少两个金属层级及至多八个或多于八个金属层级。底板220通常可形成于在层212的半导体处理期间制作的金属层级中的任一者内。用于底板220的金属层可为(举例来说)铝或铜或者其合金，所述金属为在特定半导体制作工艺中所使用的金属。可使用单镶嵌及双镶嵌铜或铜合金材料来形成用于底板220的金属层。
现参见图1和图2B，步骤102包括沉积用于至少部分地填充凹坑231的电介质层233以使台面TEOS层230的倾斜电介质侧壁部分的具有形貌的表面平滑化。举例来说，氧化硅可经沉积达例如至少0.2μm的厚度，所述厚度通常至少与倾斜电介质侧壁上的将被“平滑化”的不平形貌的高度(例如，平均粗糙度(粗糙度平均值Ra))一样大，通常为0.3μm到0.5μm。所述电介质层233可包括SACVD或HDP以将具有基本上与下伏硅化合物电介质材料侧壁的电介质常数相同的电介质常数的材料提供到凹坑中。
HDP及SACVD两者均被认为良好地适合于填充倾斜电介质侧壁中的凹坑，因为HDP及SACVD提供到高纵横比特征中的极好间隙填充。已知SACVD相较于在平坦表面上在裂缝中具有更快生长速率，使得两者均可用作用于所揭示侧壁平滑化的实例性沉积工艺。除填充凹坑之外，HDP还具有修整(移除)表面突出部的有益特征。所沉积硅化合物电介质材料至少部分地填充倾斜电介质侧壁中的凹坑以降低表面粗糙度。参见下文实例性章节中所描述的原子力显微术(AFM)数据。
现参见图1和图2B，步骤103包括通过蚀刻工艺234蚀刻电介质层233。所述蚀刻工艺234通常为毯覆式蚀刻工艺。接着(例如)通过干蚀刻(其可包括C4F8+O2等离子体蚀刻)而毯覆式蚀刻所沉积电介质层。在此蚀刻步骤之后，电介质层为具有位于先前侧壁凹坑(或细孔)231内的区域235的不连续层。
步骤104包括在电介质特征的顶部上形成顶板。图3以另一横截面图300描绘在后续处理步骤处利用所揭示台面成型的高压或超高压电容器。图3图解说明沉积及图案化顶部金属层之后的结果，其展示为包含沉积在包含所有主要台面TEOS层230的总厚度部分上方的顶板部分240a及底板220上的底板接合垫部分240b。在图3中所展示的处理的此阶段处，所展示的任选电介质层232可在沉积及图案化厚度介于约
Figure GDA0002345539460000071
到/>
Figure GDA0002345539460000072
的范围内的顶部金属层之前被施加。
电介质层232直接位于主要台面TEOS层230上且用于改善台面电容器结构的性能。此电介质层232及用于形成此电介质层的方法描述于共同拥有的美国专利US9,299,697中，所述美国专利特此以其全文引用的方式并入本文中。
电介质层232可由至少一对子层形成，形成于主要台面TEOS层230上的第一子层可为SiON层，且形成于电容器电介质上的第二子层可为氮化硅层。如下文所展示，电介质层232可如上文所引用专利申请案中所描述在沉积之后经图案化以形成与顶板部分240a横向间隔开的开口，借此减小泄漏电流且还减小顶板部分240a的拐角处的电场。电介质层232符合主要台面TEOS层230的上部表面且在倾斜边缘转变区域245中通常具有与主要台面TEOS层230相同的倾斜形状。在形成电介质层232之后，如果电介质层232包含上文所描述的两个层，那么电介质层232可描述为是“双层”电介质，可执行蚀刻步骤以在电介质层中、在远离主要台面TEOS层230的区域处(例如，在图3中所展示的区域247中)形成接合垫开口。
在一个特定实施例中，电介质层232包括作为顶部层的为约
Figure GDA0002345539460000073
到/>
Figure GDA0002345539460000074
约600nm厚的氮化硅(SiN)、直接位于SiN层下方的为约/>
Figure GDA0002345539460000075
到约600nm厚的SiON，接着为称为台面TEOS层230的向下延伸到嵌入式蚀刻停止层(ESL)226的相对厚氧化硅层(例如，最多15μm)，例如可为/>
Figure GDA0002345539460000076
至300nm厚的SiON层，SiON层本身位于电容器的底板220上的氧化硅层(例如，最多1μm)224上方。
图3中展示接触底板220的区域247中的接合垫开口。顶板金属可包括(举例来说)溅镀到晶片或衬底上的铝帽盖层。在形成电介质层232之后，可将顶部金属层施加到晶片达大约介于
Figure GDA0002345539460000077
到/>
Figure GDA0002345539460000078
之间的厚度。
在一个实例性方法中，顶板金属层可溅镀到晶片上、经图案化且接着经蚀刻以留下顶部电容器触点。顶板金属层通常由至少两个金属层(难熔金属势垒层(例如TiN、TiW或TaN)及接着铝、铝-铜合金或铜层)构成，且上覆金属通常为经溅镀Al合金(例如Al-0.5at％Cu)或经电镀Cu。由于主要台面TEOS层230的边缘如上文所描述在先前蚀刻中为倾斜的，如倾斜边缘转变区域245中所展示，且尤其在给定所揭示细孔填充的情况下，对于通过RIE各向异性蚀刻处理进行金属移除的情形，因此后续蚀刻能够有效地清扫顶部金属层的倾斜区域，从而不留下否则可能集中电容器内的电场、因而可能导致过早的电压击穿的任何顶部金属碎片。
通常包括包含铜、金、镍及其合金的金属的接合垫(为简单起见，这些图中未展示)接着经形成以为顶板部分240a且为底板接合垫部分240b提供端子。在形成顶部金属层之后，顶部金属层经图案化以使顶板部分240a与底板接合垫部分240b分离。接合线或其它连接器接着可经附接以使得能够连接到相应电容器板。
替代方案包含做出到封装中或集成电路上的其它组件的连接。在布置中，由顶板部分240a提供的顶板为高压端子且通过接合垫及球形接合连接器而耦合到外部电路，而底板220可经由其底板接合垫部分240b耦合到低电压电路，在一个实例性布置中，所述低电压电路可安置在同一衬底210上以形成集成电路。在其它布置中，底板220及底板接合垫部分240b还可使用另一球形接合连接耦合到其它电路。
图4以另一方式描绘利用所揭示台面成型及倾斜侧壁细孔填充的完成的高压或超高压电容器布置的横截面图400。在实例性布置中，包括顶板部分240a及底板接合垫部分240b的经图案化顶部金属层为包含TaN及Al0.5％Cu层的双层经溅镀膜。顶板部分240a在区域243(第一钝化外涂(PO)层242、第二PO层244及顶部聚酰亚胺(PI)层250)中展示为暴露的，且底板接合垫部分240b在区域247中展示为暴露的。
完成的所揭示高压或超高压集成电容器具有因填充电容器的倾斜侧壁部分中的细孔的所揭示不连续电介质层而产生的独特特征。一个此类特征是不连续电介质层在暴露于轻微HF蚀刻(例如，10秒稀HF蚀刻，例如使用10:1)之后与倾斜电介质侧壁部分具有可通过扫描电子显微镜(SEM)证实的界面。还可使用反应离子蚀刻(RIE)染色蚀刻以将不同电介质层成像在横截面图中。
在图4中，电容器符号255图解说明其中电容器经形成具有充当第一端子的底板220及充当第二端子的顶板部分240a。主要台面TEOS层230的厚度明显为用于分离电容器板的主导电介质厚度尺寸，所述主要台面TEOS层连同电介质层232、ESL层226、初始台面氧化物层224及金属势垒层222一起提供。电容器的电介质厚度“d”又预测电容器的击穿电压。
图5以框图形式描绘使用IC 500中的所揭示集成电容器的电隔离的实例性应用。在图5中，发射器放大器501展示为耦合到所揭示隔离电容器503的一个板。接收器放大器505展示为耦合到隔离电容器503的另一板。两个放大器501及505彼此远离且处于不同接地电位，使得存在展示为电压Vgpd的接地电位差。通过使用隔离电容器503，两个接地并未系接在一起，而是保持彼此远离。因此两个放大器501与505之间不存在直流(DC)路径，且因此可在接收器放大器505处可靠地接收来自发射器放大器501的信号。
图6以电路图形式描绘所揭示隔离电容器的应用600。在图6中，处于第一电源域中的发射器电路601展示为将信号发射到接收器电路621。在图6中，发射器电路601具有低频率通道及高频率通道两者。低频率通道使用振荡器603来取样以为脉冲宽度调制功能605提供时钟。数据样本输出到反相放大器A1及非反相放大器A3以作为输出提供差分信号。在平行路径中，高频率信号输入到反相放大器A5及非反相放大器A7以提供第二差分输出信号。接收器电路621具有单独电源及接地域，使得接地电位之间将存在差分电压，举例来说。
在接收器电路621的输入处，电容器C1、C3、C5及C7经耦合以使输入信号与接收器电路621的其余部分隔离且提供隔离势垒。偏移电压使用参考电压Vref以及电阻器R1、R3及R5、R7来补偿。来自电容器C1、C3、C5、C7的输入信号接着滞后地输入到数对施密特(Schmitt)触发器放大器以提供假信号预防噪声降低，且接着由逻辑门625、627(低频率信号)及门631、633(高频率信号)锁存。低频率路径的输出在LPF 637处进行低通滤波且输入到输出多路复用器639。高频率路径的输出输入到决策框DCL 635且输入到输出多路复用器639的另一输入。接收器电路621可在OUT端子处输出高频率信号或低频率信号。
所述布置的高压或超高压电容器用于提供隔离电容器C1、C3、C5及C7，使得两个电路电隔离。接收器电路621及发射器电路601可为单独电路、单独电路板、单独集成电路或者电路板或集成电路的远程部分。电容器C1、C3、C5及C7可(举例来说)与接收器电路621中的其余组件集成在一起或者作为离散组件或作为模块或模拟集成电路而提供。
图7以框图形式描绘并入有所揭示隔离电容器的实例性布置700。在图7中，发射器电路701(展示为发射芯片)耦合到接收器电路705(展示为接收芯片)。如图7中所展示，发射器电路701及接收器电路705可为个别集成电路裸片。在非限制性实例性布置中，这两个集成电路可通过接合线、球(例如球栅阵列(BGA)球)、凸块、焊料柱等耦合。在一个非限制性实例中，发射器电路701及接收器电路705可为安置在单个封装中的IC裸片。在额外替代布置中，发射器电路701及接收器电路705可提供于单独封装中。
在图7中所描绘的实例性布置中，发射器电路701展示为包含振荡器703及放大器A1、A5，在此非限制性实例中，所述放大器为差分信号放大器，其中线接合连接将放大器A1、A5的输出耦合到安置在接收器电路705上的电容器C1、C3、C5及C7的顶板。图7中的实例展示两个装置之间的线连接(例如，接合线)，然而，可使用例如焊料球、焊料柱、焊料凸块、微BGA或BGA球等其它连接来连接所述两个装置。
由于发射电路耦合到接收器电路705上的电容器的顶板，且电容器C1、C3、C5、C7如上文所描述为所述布置的高压或超高压电容器，因此两个电路彼此电隔离。接收器放大器S1、S5耦合到电容器C1、C3、C5、C7的低压部分，即，耦合到底板。接收器电路705展示到第一放大器S1及第二放大器S2的差分输入，举例来说一个放大器用于低频率通道且一个放大器用于高频率通道，且选择器707选择用于作为输出而发射的通道。
实例
通过以下特定实例进一步图解说明所揭示实施例，所述特定实例不应以任何方式理解为限制本发明的范围或内容。
集成电容器使用利用C4F8及O2蚀刻气体的干蚀刻而形成于硅晶片上，所述C4F8及O2蚀刻气体施加到主要包括氧化硅的11.7μm厚的台面堆叠(电介质层232包括0.3μmSiON层上的0.5μm氧化硅层及主要10.9μm氧化硅)以形成约20°电介质侧壁斜率。针对不包含任何所揭示倾斜侧壁平滑化的基线(BL)工艺而收集AFM数据。Rq代表均方根(RMS)粗糙度且Ra代表平均粗糙度。
针对降低电介质侧壁中的粗糙度而评估两个实例性实施例，已发现所述两个实例性实施例使倾斜侧壁的表面粗糙度降低几乎70％。在一个实验中，在倾斜氧化物蚀刻之后，针对所揭示侧壁表面平滑化，沉积
Figure GDA0002345539460000101
HDP氧化硅，且接着使用毯覆式回蚀，所述毯覆式回蚀蚀刻约/>
Figure GDA0002345539460000102
的氧化硅。HDP沉积工艺包括300℃到375℃的温度、硅烷及O2气体以及0.27到0.38的蚀刻/沉积率。
在另一实验中，在倾斜氧化物蚀刻之后，约0.5μm的SACVD氧化硅经沉积且接着经毯覆式蚀刻以蚀刻约0.50μm的氧化硅。SACVD沉积包括600℃到660℃的温度、600托到700托的压力以及所使用的TEOS及臭氧气体。
BL工艺以及所揭示HDP工艺及SACVD工艺的AFM粗糙度结果全部展示于下表中：
Figure GDA0002345539460000103
利用所揭示倾斜侧壁平滑化的集成电容器是基本上较平滑的，因此在不进行所揭示平滑化的情况下BL电容器的倾斜侧壁在顶部金属蚀刻工艺之后将固有地陷获少量顶部金属粒子。电容器的倾斜侧壁上的少量残余金属将导致集成电容器在其预期HV操作条件下的过早击穿的发生率降低。
所揭示实施例可用于形成半导体裸片，所述半导体裸片可为离散装置或在用以形成多种不同装置及相关产品的多种组装流程中集成的集成电路的一部分。所述半导体裸片中或所述半导体裸片上可包含各种元件及/或层，包含势垒层、电介质层、装置结构、有源元件及无源元件，包含源极区域、漏极区域、位线、基极、射极、集电极、导电线、导电通路等。此外，半导体裸片可由多种工艺形成，包含双极、绝缘门双极晶体管(IGBT)、CMOS、BiCMOS及MEMS。
与本发明相关领域的技术人员将了解，许多其它实施例及实施例的变化形式可在所主张本发明的范围内，且在不背离本发明的范围的情况下，可对所描述实施例做出其它添加、删除、替代及修改。

Claims (30)

1.一种在半导体衬底上方形成集成电容器的方法，其包括：
在所述半导体衬底上方形成底板，且在所述底板上方形成电容器电介质；
蚀刻所述电容器电介质，借此产生倾斜电介质侧壁部分，所述倾斜电介质侧壁部分具有多个表面凹坑；
将电介质层直接沉积在所述倾斜电介质侧壁部分上；
蚀刻所述电介质层，借此暴露所述倾斜电介质侧壁部分，并且留下所述电介质层的非连续的多个剩余部分，所述多个剩余部分的每一者位于所述表面凹坑的相应一者中；及
在所述电介质特征的上方形成顶板。
2.根据权利要求1所述的方法，其中所述电介质层的厚度至少为0.2μm。
3.根据权利要求1所述的方法，其中所述蚀刻包括使用等离子体蚀刻工艺的毯覆式蚀刻。
4.根据权利要求1所述的方法，其中所述沉积包括高密度等离子体HDP沉积。
5.根据权利要求1所述的方法，其中所述沉积包括包含原硅酸四乙酯TEOS作为试剂的次大气压化学气相沉积SACVD工艺。
6.根据权利要求1所述的方法，其中所述电容器电介质按厚度主要包括氧化硅，所述方法进一步包括：在所述氧化硅与所述顶板之间形成至少一个其它电介质材料层，所述至少一个其它电介质材料层包括氮化硅及氮氧化硅中的至少一者。
7.根据权利要求1所述的方法，其中所述倾斜电介质侧壁部分相对于所述半导体表面成介于10°与40°之间的角度。
8.根据权利要求3所述的方法，其中所述毯覆式蚀刻的条件包含经选择以提供对所述电介质层的过蚀刻的蚀刻时间。
9.根据权利要求1所述的方法，其中所述电容器电介质具有厚度，所述厚度在从5μm到30μm的范围内。
10.根据权利要求1所述的方法，其中所述集成电容器为形成于所述半导体表面上的集成电路的一部分。
11.根据权利要求4所述的方法，其中所述留下剩余部分包括在所述倾斜电介质侧壁部分中的至少一个凹坑中留下HDP氧化物层的隔离部分。
12.一种集成电容器，其包括：
半导体表面，其位于衬底上；
底板，其位于所述半导体表面上方且与所述半导体表面电隔离；
电介质特征，其包括在所述底板上的具有倾斜电介质侧壁部分的至少一个硅化合物材料层；
不连续电介质层，其至少部分地填充所述倾斜电介质侧壁部分的表面上的凹坑，所述不连续电介质层与所述倾斜电介质侧壁部分具有界面；及
顶板，其位于所述电介质特征的顶部上。
13.根据权利要求12所述的集成电容器，其中所述电介质特征是按厚度主要包括氧化硅的层堆叠。
14.根据权利要求13所述的集成电容器，其中所述电介质特征进一步包括位于所述硅化合物材料层与所述顶板之间的至少一个其它电介质材料层，所述至少一个其它电介质材料层包括氮化硅及氮氧化硅中的至少一者。
15.根据权利要求12所述的集成电容器，其中所述硅化合物材料层及所述不连续电介质层包括不同材料。
16.根据权利要求15所述的集成电容器，其中所述硅化合物材料层包括第一氧化硅材料，且所述不连续电介质层包括第二氧化硅材料。
17.根据权利要求12所述的集成电容器，其中所述倾斜电介质侧壁部分相对于所述半导体表面的顶部成介于10°与40°之间的角度。
18.根据权利要求12所述的集成电容器，其中所述电介质特征的厚度为从5μm到30μm厚。
19.根据权利要求12所述的集成电容器，其中所述集成电容器为形成于所述半导体表面上的集成电路IC的一部分。
20.根据权利要求19所述的集成电容器，其中所述IC包含多个所述集成电容器。
21.根据权利要求19所述的集成电容器，其中所述IC包括发射器及接收器中的至少一者。
22.一种形成集成电容器的方法，其包括：
在第一金属电极层上方形成第一电介质层；
移除所述第一电介质层的一部分，借此暴露底层，所述移除形成平行于所述第一金属电极层的所述第一电介质层的平面部分、以及从所述平面部分延伸并且终止于所述底层的倾斜区域；
在所述第一电介质层上直接沉积第二电介质层，所述第二电介质层具有与所述第一电介质层实质上相同的介电常数；
移除所述第二电介质层的一部分，借此暴露所述倾斜区域的一部分并且将所述第二电介质层的部分留在位于所述倾斜区域的倾斜表面中的凹坑内，以及
在所述第一电介质层上方形成第二金属电极层。
23.根据权利要求22所述的方法，其中所述移除移除大体上全部所述第二电介质层。
24.根据权利要求22所述的方法，其中所述移除包括等离子体蚀刻工艺。
25.根据权利要求22所述的方法，其中所述第二电介质层包括使用原硅酸四乙酯TEOS原料形成的氧化硅。
26.根据权利要求22所述的方法，其中所述底层包括第三电介质层，所述第三电介质层具有与所述第一电介质层不同的组成。
27.根据权利要求22所述的方法，其中所述倾斜部分具有相对于所述底层的角度，所述角度在约10度至约40度的范围内。
28.根据权利要求22所述的方法，其中所述平面部分具有厚度，所述厚度在从约5μm至约30μm的范围内。
29.根据权利要求22所述的方法，其中所述移除所述第二电介质层的一部分在所述倾斜区域的表面上留下所述第二电介质层的至少一个不连续部分。
30.根据权利要求29所述的方法，其中蚀刻所述第一电介质层包括在所述倾斜区域中产生多个凹坑，并且其中所述留下至少一个不连续部分包括在所述凹坑中的至少一者内留下所述至少一个不连续部分。
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