CN110021555B - 选择性蚀刻的自对准通孔工艺 - Google Patents

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Abstract

形成自对准通孔的方法包含使包含第一导线集合的第一金属化层凹陷，所述第一导线在基板上的第一绝缘层上沿着第一方向延伸。第二绝缘层形成在第一绝缘层上。通过第二绝缘层形成到第一导线中的一个导线的通孔。还公开了包含自对准通孔的半导体装置和用于形成自对准通孔的设备。

Description

选择性蚀刻的自对准通孔工艺
技术领域
本公开内容的实施方式涉及电子装置制造领域，并且特别涉及集成电路(IC)制造。
背景技术
一般来说，集成电路(IC)指电子装置集合，例如，在半导体材料（通常是硅）的小芯片上形成的晶体管。通常，IC包括金属化（metallization）的一个或多个层，具有用于使IC的电子装置彼此连接并连接到外部连接的金属线。通常，将层间电介质材料的层放置在IC的金属化层之间用于绝缘。
随着IC尺寸减小，在金属线之前的间隔减小。通常，为了制造互连结构，使用涉及将一个金属化的层对准和连接到另一金属化的层的平面工艺。
通常，在金属化层中图案化金属线独立于金属化层上方的通孔来执行。然而，传统通孔制造技术不能提供完全通孔自对准。在传统技术中，用于将上部金属化层中的线连接到下部金属化而形成的通孔经常不对准。通孔线不对准增加通孔电阻，并导致与错误金属线的潜在短路。通孔线不对准致使装置故障、减少产量并增加制造成本。
由此，在本领域中仍然需要改良的用于形成自对准通孔的方法。
发明内容
本公开内容的一个或多个实施方式涉及用于提供自对准通孔的方法。第一导线在基板上的第一绝缘层上凹陷。第一导线在第一绝缘层上沿着第一方向延伸。第二绝缘层沉积在第一绝缘层和凹陷的第一导线上。硬模形成在第二绝缘层上。硬模具有与第一导线中的一个导线对准的第一开口。光刻胶在硬模上形成。光刻胶具有与第一开口对准的第二开口。通过第二开口将第二绝缘层部分地蚀刻到某个深度。移除光刻胶来使硬模具有第一开口。通过第一开口蚀刻第二绝缘层来形成通孔。
本公开内容的额外实施方式涉及形成自对准通孔的方法。提供包含第一绝缘层的基板，所述第一绝缘层具有在第一方向上延伸的多个第一导线。使第一导线凹陷，使得第一导线的顶表面处于在第一绝缘层的顶表面下方的某个凹陷深度。保形衬垫沉积在凹陷的第一导线和第一绝缘层上。第二绝缘层沉积在第一绝缘层和凹陷的第一导线上的衬垫上。硬模在第二绝缘层上形成。硬模具有与第一导线中的一个导线对准的第一开口。具有与第一开口对准的第二开口的光刻胶在硬模上形成。通过第二开口将第二绝缘层部分地蚀刻到某个深度。移除光刻胶来使硬模具有第一开口。通过第一开口蚀刻第二绝缘层来暴露凹陷的第一导线中的衬垫。移除第一导线中的衬垫来形成通孔。
本公开内容的另外的实施方式涉及形成自对准通孔的方法。提供包含第一绝缘层的基板，所述第一绝缘层具有在第一方向上延伸的多个第一导线。使第一导线凹陷，使得第一导线的顶表面处于第一绝缘层的顶表面下方的某个凹陷深度。第二绝缘层直接沉积在第一绝缘层和凹陷的第一导线上。硬模在第二绝缘层上形成。硬模具有与第一导线中的一个导线对准的第一开口。光刻胶在硬模上形成。光刻胶具有与第一开口对准的第二开口。通过第二开口将第二绝缘层部分地蚀刻到某个深度。移除光刻胶来使硬模具有第一开口。通过第一开口蚀刻第二绝缘层来暴露第一导线，以形成通孔。
附图说明
因此，为了能够详细理解本公开内容的上述特征所用方式，上文所简要概述的本公开内容的更具体的描述可以参考实施方式进行，一些实施方式在附图中图示。然而，应注意，附图仅图示本公开内容的典型实施方式并且由此不被认为限制本公开内容的范围，因为本公开内容可允许其他等效实施方式。如本文所描述的实施方式在附图的各图中以实例的方式而非以限制的方式图示，其中相同参考符号指示类似元件。
图1A图示根据一个或多个实施方式的用于提供完全自对准通孔的电子装置结构的横截面图；
图1B是图1A所描绘的电子装置结构的俯视图；
图2A是根据一个或多个实施方式的在导线凹陷之后的与图1A类似的视图；
图2B是图2A所描绘的电子装置结构的俯视图；
图3A是根据一个或多个实施方式的在凹陷的导线上沉积衬垫之后的与图2A类似的视图；
图3B是图3A所描绘的电子装置结构的俯视图；
图4A是根据一个或多个实施方式的在衬垫上沉积第二绝缘层之后的与图3A类似的视图；
图4B是图4A所描绘的电子装置结构的俯视图；
图5A是根据一个或多个实施方式的在移除第二绝缘层的部分以暴露衬垫的顶部之后的与图4A类似的视图；
图5B是图5A所描绘的电子装置结构的俯视图；
图6A是根据一个或多个实施方式的在将第二绝缘层沉积到某个厚度之后的与图5A类似的视图；
图6B是图6A所描绘的电子装置结构的俯视图；
图7A是根据一个或多个实施方式的在形成硬模之后的与图6A类似的视图；
图7B是图7A所描绘的电子装置结构的俯视图；
图8A是根据一个或多个实施方式的在形成光刻胶之后的与图7A类似的视图；
图8B是图8A所描绘的电子装置结构的俯视图；
图9A是根据一个或多个实施方式的在部分地蚀刻第二绝缘层之后的与图8A类似的视图；
图9B是图9A所描绘的电子装置结构的俯视图；
图10A是根据一个或多个实施方式的在移除光刻胶之后的与图9A类似的视图；
图10B是图10A所描绘的电子装置结构的俯视图；
图11A是根据一个或多个实施方式的在蚀刻第二绝缘层之后的与图10A类似的视图；
图11B是图11A所描绘的电子装置结构的俯视图；
图12A是根据一个或多个实施方式的在移除衬垫之后的与图11A类似的视图；
图12B是图12A所描绘的电子装置结构的俯视图；
图13A是根据一个或多个实施方式的在移除硬模之后的与图12A类似的视图；
图13B是图13A所描绘的电子装置结构的俯视图；
图14A是根据一个或多个实施方式的在沉积第二导线之后的与图13A类似的视图；
图14B是图14A所描绘的电子装置结构的俯视图；
图15A是根据一个或多个实施方式的在衬垫上沉积第二绝缘层之后的与图2A类似的视图；
图15B是图15A所描绘的电子装置结构的俯视图；
图16A是根据一个或多个实施方式的在移除第二绝缘层的部分来暴露第一导线和第一绝缘层的顶部之后的与图15A类似的视图；
图16B是图16A所描绘的电子装置结构的俯视图；
图17A是根据一个或多个实施方式的在将第二绝缘层沉积到某个厚度之后的与图16A类似的视图；
图17B是图17A所描绘的电子装置结构的俯视图；
图18A是根据一个或多个实施方式的在形成硬模之后的与图17A类似的视图；
图18B是图18A所描绘的电子装置结构的俯视图；
图19A是根据一个或多个实施方式的在形成光刻胶之后的与图18A类似的视图；
图19B是图19A所描绘的电子装置结构的俯视图；
图20A是根据一个或多个实施方式的在部分地蚀刻第二绝缘层之后的与图19A类似的视图；
图20B是图20A所描绘的电子装置结构的俯视图；
图21A是根据一个或多个实施方式的在移除光刻胶之后的与图20A类似的视图；
图21B是图21A所描绘的电子装置结构的俯视图；
图22A是根据一个或多个实施方式的在蚀刻第二绝缘层之后的与图21A类似的视图；
图22B是图22A所描绘的电子装置结构的俯视图；
图23A是根据一个或多个实施方式的在移除硬模之后的与图22A类似的视图；
图23B是图23A所描绘的电子装置结构的俯视图；
图24A是根据一个或多个实施方式的在沉积第二导线之后的与图23A类似的视图；
图24B是图24A所描绘的电子装置结构的俯视图；和
图25示出根据一个或多个实施方式的用于提供完全自对准通孔的等离子体系统的方框图。
实施方式
在描述本公开内容的若干示例性实施方式之前，将理解本公开内容不限于在以下描述中阐述的构造或处理步骤的细节。本公开内容能够具有其他实施方式并且能够以各种方式实践和实行。
如本文所使用的“基板”指在制造工艺期间的任何基板或形成在基板上的材料表面（在所述基板或材料表面上执行膜处理）。例如，基板表面（在所述基板表面上可以执行处理）包括诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、碳掺杂的氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石和任何其他材料的材料，所述其他材料诸如金属、金属氮化物、金属合金和其他导电材料，这取决于应用。基板包括但不限于半导体晶片。基板可暴露至预处理工艺来抛光、蚀刻、还原（reduce）、氧化、羟基化、退火和/或烘烤基板表面。除了在基板表面本身上直接膜处理之外，在本公开内容中，如下文更详细公开的，所公开的任何膜处理步骤也可在基板上形成的下层上执行，并且术语“基板表面”意欲包括如上下文指出的这种下层。因此，例如，在已将膜/层或部分膜/层沉积到基板表面上的情况下，新沉积的膜/层的暴露的表面成为基板表面。
如在本说明书和随附权利要求书中使用的，术语“前驱物”、“反应物”、“反应气体”等等可互换使用来指可以与基板表面反应的任何气体物质。
描述用于提供完全自对准通孔的方法和设备。在一些实施方式中，形成包含第一导线集合的第一金属化层，所述第一导线在基板上的第一绝缘层上沿着第一方向延伸。第二绝缘层形成在第一绝缘层上。形成包含第二导线集合的第二金属化层，所述第二导线在第一金属化层上方的第二绝缘层上。第二导线集合沿着第二方向延伸。通孔在第一金属化层与第二金属化层之间形成。通孔沿着第二方向与第一导线中的一个导线自对准。如下文更详细描述，通孔沿着第一方向与第二导线中的一个导线自对准。在一些实施方式中，第一和第二方向按照以一角度彼此交叉。在一些实施方式中，第一方向和第二方向基本上彼此正交。在一些实施方式中，完全自对准通孔是在下部和上部金属化层中沿着至少两个方向与导线自对准的通孔。
本公开内容的一个或多个实施方式有利地消除通孔不对准问题并且避免与错误金属线的电气短路。完全自对准通孔提供比传统通孔低的通孔电阻和优于传统通孔的电容优势。自对准通孔的实施方式提供在通孔与金属化层的导线之间的完全对准，所述对准基本上无误差并且有利地增加装置产量和/或降低装置成本。
在以下描述中，阐述多个具体细节（诸如具体材料、化学组成、元件尺寸等等），以提供对本公开内容的一个或多个实施方式的透彻理解。然而，对本领域的一般技术人员显而易见的是，在没有这些具体细节的情况下，可能实践本公开内容的一个或多个实施方式。在其他情况中，没有更详细描述半导体制造工艺、技术、材料、设备等，来避免不必要地使本说明模糊。利用所包括的描述，本领域的一般技术人员将能够实施适当的功能，而无需过多的实验。
尽管在附图中描述并示出本公开内容的某些示例性实施方式，将理解，这些实施方式仅仅是说明性的而不限制本公开内容，并且本公开内容不限于所示出和描述的具体构造和布置，这是因为本领域的一般技术人员可进行修改。
在本说明书全文中涉及的“一个实施方式”、“另一个实施方式”或“一实施方式”意味着与所述实施方式相结合描述的特定特征、结构或特性包括在本公开内容的至少一个实施方式中。因此，在本说明书全文中的各个位置中出现的短语“在一个实施方式中”或“在一实施方式中”不必均表示本公开内容的相同实施方式。此外，在一个或多个实施方式中，特定特征、结构或特性可以任何适宜方式组合。
另外，创造性方面存在于少于本公开内容的单个公开的实施方式的所有特征。因此，具体实施方式所附的权利要求书由此明确地并入此具体实施方式中，其中每个权利要求本身构成了本公开内容的独立实施方式。尽管已经关于若干实施方式描述了本公开内容，本领域中的一般技术人员将认识到，本公开内容不限于所描述的实施方式，而是可以在所附权利要求书的精神和范围内修改和更改的情况下实践。本说明因此被认为是说明性而非限制性的。
根据本公开内容的一个或多个实施方式的示例性工艺在图1A直到图24B中图示。每个图被分为A图解（例如，图1A）和B图解（例如，图1B）。每个图的A图解是装置的一部分的侧视图。B图解是在对应的A图解中示出的装置部分的俯视图，B图解示出截面线A-A’，基于A-A’示出A图解。
图1A和图1B分别图示根据本公开内容的一个或多个实施方式的用于提供完全自对准通孔的电子装置结构的横截面图100和俯视图110。如图1A所描绘，横截面图110沿着轴A-A’。如图1A和图1B所示，下部金属化层(Mx)包含第一导线103的集合，所述第一导线在基板101上的第一绝缘层102上沿着X轴（方向）121延伸。如图1B所示，以角123，X轴（方向）121与Y轴（方向）122交叉。在一些实施方式中，角123是约90度。在另一实施方式中，角123是除了90度角以外的角。图1A所示的坐标轴代表针对每个A图解的坐标轴。类似地，图1B所示的坐标轴代表针对每个B图解的坐标轴。图1A的坐标轴图示Y轴（方向122）和Z轴（方向124）。沿着Z轴（方向124）移位的部件可被称为在上方或在下方、或类似。然而，这仅仅出于描述目的，并且熟练技术人员将认识到电子装置结构可以处于任何定向。
第一绝缘层102包含沟槽104。沟槽104具有底部和侧壁。底部和侧壁由第一绝缘层102界定。第一导线103沉积在第一绝缘层102中形成的沟槽104中。
在一实施方式中，基板101包含半导体材料，例如，硅(Si)、碳(C)、锗(Ge)、锗硅(SiGe)、砷化镓(GaAs)、InP、GaAs、InGaAs、InAlAs、其他半导体材料或上述材料的任何组合。在一实施方式中，基板101是绝缘体上半导体(SOI)基板，所述绝缘体上半导体基板包括主体下部基板、中间绝缘层和顶部单晶层。顶部单晶层可包含上文列出的任何材料，例如，硅。在各个实施方式中，基板可以例如是有机基板、陶瓷基板、玻璃基板或半导体基板。尽管本文描述了可形成基板的材料的几个实例，可用作基座的任何材料落在本公开内容的精神和范围内，在所述基座上可构建无源和有源电子装置（例如，晶体管、存储器、电容器、感应器、电阻器、开关、集成电路、放大器、光电装置或任何其他电子装置）。
在一些实施方式中，基板101包括用于集成电路的一个或多个金属化互连层。在至少一些实施方式中，基板101包括被构造以连接金属化层的互连，例如，通孔。在至少一些实施方式中，基板101包括电子装置，例如，晶体管、存储器、电容器、电阻器、光电装置、开关和由电气绝缘层分离的任何其他有源和无源电子装置，所述电气绝缘层例如是层间电介质、沟槽绝缘层或为电子装置制造领域中的一般技术人员所熟知的任何其他绝缘层。在一些实施方式中，基板包括一个或多个缓冲层，所述缓冲层用于调节在基板101与基板101上方的一个或多个层之间的晶格失配并且限制晶格错位和缺陷。
第一绝缘层102可以是适于使相邻装置绝缘并防止泄露的任何材料。在一些实施方式中，电气绝缘层102是氧化物层（例如，二氧化硅）或由电子装置设计确定的任何其他电气绝缘层。在一些实施方式中，第一绝缘层102包含层间电介质(ILD)。在一些实施方式中，第一绝缘层102是低k电介质，所述低k电介质包括但不限于诸如，例如，二氧化硅、氧化硅、碳掺杂的氧化物（“CDO”）（例如，碳掺杂的二氧化硅）、多孔二氧化硅、氮化硅或上述材料的任何组合的材料。
在一些实施方式中，第一绝缘层102包括具有小于5的介电常数值（k-value）的电介质材料。在一些实施方式中，第一绝缘层102包括具有小于2的介电常数值的电介质材料。在一些实施方式中，第一绝缘层102包括氮化物、氧化物、聚合物、磷硅玻璃、氟硅(SiOF)玻璃、有机硅酸盐玻璃(SiOCH)、由电子装置设计确定的其他电气绝缘层或以上项的任何组合。在一些实施方式中，第一绝缘层102可包括聚酰亚胺、环氧树脂、可光定义（photodefinable）材料（诸如苯并环丁烯(BCB)、和WPR系列材料）或旋涂玻璃。
在一些实施方式中，第一绝缘层102是用于隔离一个金属线与在基板101上的其他金属线的低k层间电介质。在一些实施方式中，第一绝缘层102的厚度是在从约10纳米(nm)至约2微米(µm)的近似范围中。
在一实施方式中，第一绝缘层102使用一种沉积技术沉积，所述沉积技术诸如但不限于化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他绝缘沉积技术。
在一些实施方式中，包含第一导线103（即，金属线）的下部金属化层Mx是电子装置的后端金属化（back end metallization）的一部分。在一些实施方式中，使用硬模图案化和蚀刻第一绝缘层102，来使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种图案化和蚀刻技术形成沟槽104。在一些实施方式中，第一绝缘层102中的沟槽大小通过稍后在工艺中形成的导线大小来确定。
在一些实施方式中，形成第一导线103涉及利用导电材料层填充沟槽104。在一些实施方式中，基层（未图示）首先沉积在沟槽104的内部侧壁和底部上沉积，并且随后导电层沉积在基层上。在一些实施方式中，基层包括在导电阻挡层（未图示）上沉积的导电籽晶层（未图示）。籽晶层可以包括铜，并且导电阻挡层可以包括铝、钛、钽、氮化钽和类似金属。导电阻挡层可以用于防止导电材料从籽晶层（例如，铜）扩散到第一绝缘层102中。此外，导电阻挡层可以用于提供籽晶层（例如，铜）的粘附。
在一些实施方式中，为了形成基层，将导电阻挡层沉积到沟槽104的侧壁和底部上，并且随后将籽晶层沉积在导电阻挡层上。在另一实施方式中，导电基层包括直接沉积到沟槽104的侧壁和底部上的籽晶层。导电阻挡层和籽晶层中的每一个可使用为半导体制造领域中的一般技术人员所熟知的任何薄膜沉积技术（例如，溅射、毯覆式沉积（blanketdeposition）等等）来沉积。在一些实施方式中，导电阻挡层和籽晶层中的每一个具有在从约1 nm至约100 nm的近似范围中的厚度。在一些实施方式中，阻挡层可以是薄电介质，所述电介质已被蚀刻以建立到下方金属层的导电性。在一些实施方式中，可以完全省去阻挡层，并且铜线的适当掺杂可用于制成“自形成阻挡”。
在一些实施方式中，通过电镀工艺将第一导线103（例如，铜）沉积到铜的基层的籽晶层上。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的镶嵌工艺将导电层沉积到沟槽104中。在一些实施方式中，使用选择性沉积技术将导电层沉积到沟槽104中的籽晶层上，所述选择性沉积技术诸如但不限于电镀、化学（electroless）、CVD、PVD、MBE、MOCVD、ALD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他沉积技术。
在一些实施方式中，对用于第一导线103的导电层的材料的选择决定对用于籽晶层的材料的选择。例如，如果第一导线103的材料包括铜，则籽晶层的材料也包括铜。在一些实施方式中，第一导线103包括金属，例如，铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Ag)、铂(Pt)、铟(In)、锡(Sn)、铅(Pd)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)或上述金属的任何组合。
可用于金属化层Mx的第一导线103的适宜导电材料包括但不限于金属（例如，铜、钽、钨、钌、钛、铪、锆、铝、银、锡、铅）、金属合金、金属碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝）、其他导电材料或上述材料的任何组合。
在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的化学机械抛光(“CMP”) 技术来移除导电层和基层的部分来使得第一导线103的顶部与第一绝缘层102的顶部齐平。
在一个非限制性实例中，第一导线103沿着Z轴方向124的厚度在从约10 nm至约1000 nm的近似范围中。在一些实施方式中，第一导线103的厚度在约20 nm至约200 nm的范围中。在一个非限制性实例中，第一导线103的宽度在约5 nm至约500 nm的范围中。在一个非限制性实例中，在相邻的第一导线103之间的间隔（间距）在约2 nm至约500 nm的范围中。在一些实施方式中，在相邻的第一导线103之间的间隔（间距）在约5 nm至约50 nm的范围中。
在一些实施方式中，下部金属化层Mx被构造为连接到其他金属化层（未示出）。在一实施方式中，金属化层Mx经构造以提供与电子装置的电气接触，所述电子装置例如，晶体管、存储器、电容器、电阻器、光电装置、开关和由电气绝缘层分离的任何其他有源和无源电子装置，所述电气绝缘层例如，层间电介质、沟槽绝缘层或为电子装置制造领域中的一般技术人员所熟知的任何其他绝缘层。
图2A是根据一个或多个实施方式的在第一导线103凹陷之后的与图1A的视图100类似的视图200。图2B是根据一个实施方式的在第一导线103凹陷之后的与图1B类似的视图210。第一导线103凹陷到预定凹陷深度，来形成凹陷的第一导线201。如图2A和图2B所示，沟槽202形成在绝缘层102中。每个沟槽202具有侧壁204（所述侧壁是绝缘层102的部分）和底部（所述底部是凹陷的第一导线201的顶表面203）。
在一些实施方式中，沟槽202的深度（即，沿着Z轴）在约5 nm至约500 nm的范围中，或在约10 nm至约250 nm的范围中，或在约15 nm至约200 nm的范围中，或在约20 nm至约100 nm的范围中。在一些实施方式中，凹陷的第一导线201具有在第一导线103凹陷之前的初始高度的约10%至约90%的范围中的高度（即，沿着Z轴）。在一些实施方式中，凹陷的第一导线201具有在第一导线103凹陷之前的初始高度的约20%至约80%的范围中，或在约30%至约70%的范围中，或在约40%至约60%的范围中，或约50%的高度。在一些实施方式中，使用为电子装置制造领域中的一般技术人员所熟知的湿法蚀刻、干法蚀刻或上述方法的组合技术中的一种或多种技术来使第一导线103凹陷。
在一些实施方式中，第一导线201形成在第一绝缘层102上，第一绝缘层102包含可流动氧化硅(f-SiO)或超低k电介质材料中的一种或多种。在不破坏超低k电介质材料的情况下选择性地使一些实施方式的第一导线201凹陷。在一些实施方式中，使第一导线201凹陷，同时维持平坦的顶表面203。以此方式使用的术语“平坦”意味着顶表面203邻近侧壁204的边缘不相对于顶表面203的中心改变大于第一导线201凹陷的深度的10%、5%或2%的高度。
图3A是与图2A类似的视图300，并且图3B是根据一个实施方式的在凹陷的导线201上沉积衬垫301之后的与图2B类似的视图310。如图3A和图3B所示，衬垫301沉积在沟槽202的底部和侧壁上。衬垫301是可选部件并且可能不并入在本公开内容的所有实施方式中。在图3A和图3B所示的实施方式中，在沉积第二绝缘层之前（如下文论述），衬垫301沉积在凹陷的第一导线201和第一绝缘层102上。下文描述在没有衬垫301的情况下执行的方法的另一实施方式。
在一些实施方式中，沉积衬垫301来保护第一导线201使第一导线201在稍后的工艺中（例如，在钨沉积或其他工艺期间）不改变性质。在一些实施方式中，衬垫301是导电衬垫。在另一实施方式中，衬垫301是不导电衬垫。在一些实施方式中，当衬垫301是不导电衬垫时，如下文更详细描述，稍后在工艺中移除衬垫301。在一些实施方式中，衬垫有助于避免将第一导线201暴露至低k电介质（包括超低k电介质）并且/或者用作自引导的通孔蚀刻的蚀刻终止层。
衬垫301可以是任何适宜材料，例如，取决于第一导线201、第一绝缘层102和随后的第二绝缘层401的组成。在一些实施方式中，衬垫301是电介质材料。在一些实施方式中，衬垫301包含下列中的一种或多种：氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、碳氮化硅(SiCN)、碳化硅(SiC)、氮化硅(SiN)、氧化铝(AlO)、氮化铝(AlN)、氧化铪(HfO)、氧化钛(TiO)。熟练技术人员将认识到，针对各个膜的化学式是非化学计量的。例如，将氧化铪膜表示为HfO，这仅仅意味着膜包含铪和氧，而非元素的化学计量。在一些实施方式中，在原子基础上，式中的每种元素以大于或等于约5%、10%、15%、20%、25%、30%、35%、40%或45%的量存在。在一实施方式中，将衬垫301沉积到在约0.5 nm至约10 nm的范围中的厚度。
在一实施方式中，使用原子层沉积(ALD)技术沉积衬垫301。在一些实施方式中，使用一种沉积技术沉积衬垫301，所述沉积技术诸如但不限于CVD、PVD、MBE、MOCVD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他衬垫沉积技术。在一些实施方式中，将衬垫301沉积为保形膜。如以此方式使用，术语“保形”意味着相对于衬垫301的平均厚度，衬垫301在沟槽202的侧壁204或导线201的顶表面203上的任何点处的厚度不变化大于±10%、±5%、±2%或±1%。
图4A是与图3A类似的视图400，并且图4B是根据一个实施方式的在衬垫301上沉积第二绝缘层401之后的与图3B类似的视图410。将第二绝缘层401沉积为间隙填充层，用于填充由沟槽202中凹陷的第一导线201形成的间隙，所述沟槽的顶部上具有衬垫301。沉积第二绝缘层401，使得覆盖层（overburden）402形成在衬垫301的顶部上，所述衬垫在第一绝缘层102的顶部上。覆盖层可以是任何适宜厚度，并且可在随后的工艺中移除。在一些实施方式中，覆盖层是已知量的并且不由下文在图5A至图6B中描述的工艺移除。
第二绝缘层401是低k电介质材料。在一些实施方式中，第二绝缘层401包含可流动碳氧化硅(f-SiOC)膜或低k间隙填充膜。在一些实施方式中，使用一种沉积技术沉积第二绝缘层401，所述沉积技术诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他衬垫沉积技术。
图5A是与图4A类似的视图500，并且图5B是根据一个实施方式的在移除第二绝缘层401的部分以暴露衬垫301的顶部302之后的与图4B类似的视图510。在一些实施方式中，平面化工艺在衬垫301处终止来使第二绝缘层401的顶表面403与衬垫301的顶部302大体上共面。在存在衬垫301的图示的实施方式中，平面化工艺不通过衬垫301暴露第一绝缘层102。第二绝缘层401可以使用为微电子装置制造领域中的一般技术人员所熟知的化学机械抛光(CMP)技术中的一种来移除。
图6A是与图5A类似的视图600，并且图6B是在平面化的第二绝缘层401和衬垫301上沉积额外的第二绝缘层601之后的与图5B类似的视图610。额外的第二绝缘层601可以是与第二绝缘层401相同的组成或不同的组成。在图中所描述的实施方式中，额外的第二绝缘层601是与第二绝缘层401相同的材料，使得在衬垫301的间隙中的第二绝缘层401与额外的第二绝缘层601的组合形成无缝层，并且被称为第二绝缘层601。
形成第二绝缘层601，使得在衬垫301的顶部上存在厚度T的第二绝缘层601。在一些实施方式中，第二绝缘层的厚度大约与稍后将在双镶嵌结构中的沟槽深度中使用的厚度相同。
在一些实施方式中，第二绝缘层601包含一个或多个可流动氧化硅(f-SiO)层。在至少一些实施方式中，第二绝缘层601包含氧化物层，例如，二氧化硅或由电子装置设计确定的任何其他电气绝缘层。在一些实施方式中，第二绝缘层601是层间电介质(ILD)。在一些实施方式中，第二绝缘层601是低k电介质，所述低k电介质包括但不限于诸如，例如，二氧化硅、氧化硅、基于碳的材料（例如，多孔碳膜）、碳掺杂的氧化物(“CDO”)（例如，碳掺杂的二氧化硅）、多孔二氧化硅、多孔碳氢氧化硅(SiOCH)、氮化硅或上述材料的任何组合的材料。在一些实施方式中，第二绝缘层601是具有小于3的介电常数值的电介质材料。在一些实施方式中，第二绝缘层601是具有在从约2.2至约2.7的近似范围中的介电常数值的电介质材料。在一些实施方式中，第二绝缘层601包括具有小于2的介电常数值的电介质材料。在一些实施方式中，第二绝缘层601代表上文关于绝缘层102描述的绝缘层中的一个。
在一些实施方式中，第二绝缘层601是用于隔离一个导线201与相邻导线201的低k层间电介质。在一些实施方式中，使用一种沉积技术沉积第二绝缘层601，所述沉积技术诸如但不限于CVD、旋涂、ALD、PVD、MBE、MOCVD或为微电子装置制造领域中的一般技术人员所熟知的其他低k绝缘层沉积技术。
图7A是与图6A类似的视图700，并且图7B是根据一个实施方式的在第二绝缘层601上形成硬模701之后的与图6B类似的视图710。在一些实施方式中，硬模701是金属化层硬模。在一些实施方式中，硬模701具有第一开口702，所述第一开口在Z轴中对准第一导线201中的一个导线上方。在一些实施方式中，硬模701材料沉积在第二绝缘层601上并且硬模701使用沟槽平版印刷术来图案化以形成一个或多个第一开口702。
硬模701中的第一开口702的尺寸和形状可以取决于所形成的电子装置结构的构造而变化。在一些实施方式中，第一开口702比与第一开口702对准的第一导线201宽。
硬模701可以是任何适宜材料，所述材料包括但不限于氮化钛、碳化钨或硼碳化钨。在一些实施方式中，硬模701是碳硬模层、金属氧化物硬模层、金属氮化物硬模层、氮化硅硬模层、氧化硅硬模层、碳化物硬模层或为微电子装置制造领域中的一般技术人员所熟知的其他硬模层。在一些实施方式中，硬模701使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种硬模图案化技术来形成。
图8A是与图7A类似的视图800，并且图8B是在硬模701上形成光刻胶801之后的与图7B类似的视图810。光刻胶801包括与第一开口702对准的第二开口802，使得第二开口802形成在第一导线201中的一个导线上方。
在一些实施方式中，在硬模701上形成光刻胶801包含选择性沉积工艺，其中光刻胶801的材料大体上仅在硬模701上沉积而不在通过第一开口702暴露的第二绝缘层601上沉积。在一些实施方式中，在硬模701上将光刻胶801形成为光刻胶材料的保形层，并且通过平版印刷图案化经由第一开口702和第二开口802暴露第二绝缘层601。第二开口802的大小可以与第一开口702的大小相同或不同。在图中所示出的实施方式中，光刻胶801选择性地沉积在硬模701上，使得第一开口702的侧面得以覆盖并且产生较小的第二开口802。在一些实施方式中，第二开口802的大小和尺寸大于第一导线201（第二开口802与所述第一导线对准）的宽度。
在一些实施方式中，光刻胶801包括底部抗反射涂覆(BARC)层。在一些实施方式中，使用一种沉积技术沉积光刻胶801，所述沉积技术诸如但不限于CVD、PVD、MBE、PECVD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他绝缘层沉积技术。在一些实施方式中，第二开口802使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种图案化和蚀刻技术来形成。
图9A是与图8A类似的视图900，并且图9B是在通过第二开口802部分地蚀刻第二绝缘层601以形成开口901之后的与图8B类似的视图910。在一些实施方式中，通过第二开口802选择性蚀刻第二绝缘层601来形成根据一个实施方式的开口901。在一些实施方式中，相对于衬垫301或第一绝缘层102中的一个或多个，用于移除第二绝缘层601的部分的蚀刻工艺对第二绝缘层601具有选择性。
图10A是与图9A类似的视图1000，并且图10B是在第二绝缘层601上移除光刻胶801以使硬模701具有第一开口702之后的与图9B类似的视图1010。在所示的实施方式中，其中第二开口802小于第一开口702，移除光刻胶801暴露第二绝缘层601的顶表面1001。在第一开口702和第二开口802具有相同大小的实施方式中，不暴露第二绝缘层601的顶表面1001。
在一些实施方式中，移除光刻胶801包含相对于硬模701和第二绝缘层601对光刻胶801具有选择性的工艺。在一些实施方式中，光刻胶801使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种移除技术来移除。
图11A是与图10A类似的视图1100，并且图11B是在通过第一开口702蚀刻第二绝缘层601以形成沟槽1101之后的与图10B类似的视图1110。一些实施方式的蚀刻工艺相对于衬垫301或第一绝缘层102对第二绝缘材料601具有选择性，使得蚀刻工艺在衬垫301处终止。在所图示的实施方式中，通过第一开口702的各向同性的蚀刻工艺暴露在与第一开口702对准的第一导线201的顶部1102上的衬垫301和在邻近第一导线201的第一绝缘层102的顶部1103上的衬垫301。在一些实施方式中，蚀刻第二绝缘层601是自引导的工艺并且被限于与第一导线201中的一个导线对准的凹陷沟槽1101。在一些实施方式中，蚀刻第二绝缘层601使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种移除技术来实现。
图12A是与图11A类似的视图1200，并且图12B是在移除通过沟槽1101暴露的衬垫301以形成通孔1201之后的与图11B类似的视图1210。在通过第一开口702通过第二绝缘层601蚀刻之后，移除衬垫301以暴露与第一开口702对准的第一导线201的顶表面203和通孔1201的侧壁1203。在一些实施方式中，移除衬垫301包含选择性蚀刻工艺，所述选择性蚀刻工艺相对于第二绝缘层601、第一绝缘层102和第一导线201对衬垫301具有选择性。在一些实施方式中，衬垫301通过干法移除工艺或湿法移除工艺中的一种或多种来移除。移除衬垫301增加临界尺寸（即，在暴露的第一导线201上方的通孔的宽度）以用于进一步处理。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种移除技术来移除衬垫301。
图13A是与图12A类似的视图1300，并且图13B是在从第二绝缘层601移除硬模701之后的与图12B类似的视图1310。移除硬模701使通孔1201具有第一导线201的顶表面203和相邻第一绝缘层102的顶表面1202。移除硬模701可以使用相对于第一导线201、第一绝缘层102和第二绝缘层601对硬模701具有选择性的工艺来完成。在一些实施方式中，移除硬模701与移除衬垫301同时发生，使得所述工艺相对于第一绝缘层102、第二绝缘层601和第一导线201对硬模701和衬垫301具有选择性。在一些实施方式中，硬模701使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种掩膜层移除技术来移除。
图14A是与图13A类似的视图1400，并且图14B是在将第二导线1401沉积到通孔1201中之后的与图13B类似的视图1410。在一些实施方式中，形成第二导线1401涉及利用导电材料层填充通孔1201。在一些实施方式中，基层（未示出）首先沉积在通孔1201的内部侧壁和底部上沉积，并且随后导电层沉积在基层上。在一些实施方式中，基层包括沉积在导电阻挡层（未示出）上的导电籽晶层（未示出）。籽晶层可以包括铜，并且导电阻挡层可以包括铝、钛、钽、氮化钽和类似金属。导电阻挡层可以用于防止导电材料从籽晶层（例如，铜）扩散到绝缘层中。此外，导电阻挡层可以用于提供籽晶层（例如，铜）的粘附。
在一些实施方式中，为了形成基层，将导电阻挡层沉积到沟槽的侧壁和底部上，并且随后籽晶层在导电阻挡层上沉积。在另一实施方式中，导电基层包括直接沉积到沟槽的侧壁和底部上的籽晶层。可使用为半导体制造领域中的一般技术人员所熟知的任何薄膜沉积技术（例如，溅射、毯覆式沉积等等）来沉积导电阻挡层和籽晶层中的每一个。在一些实施方式中，导电阻挡层和籽晶层中的每一个具有在从约1 nm至约100 nm的近似范围中的厚度。在一些实施方式中，阻挡层可以是薄电介质，所述电介质已被蚀刻以建立与下方金属层的导电性。在一些实施方式中，可以完全省去阻挡层，并且铜线的适当掺杂可用于制成“自形成阻挡”。
在一些实施方式中，通过电镀工艺将导电层（例如，铜）沉积到铜的基层的籽晶层上。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的镶嵌工艺将导电层沉积到沟槽中。在一些实施方式中，使用选择性沉积技术将导电层沉积到沟槽中和开口中的籽晶层上，所述选择性沉积技术诸如但不限于电镀、化学、CVD、PVD、MBE、MOCVD、ALD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他沉积技术。
在一些实施方式中，对用于第二导线1401的材料的选择决定对用于籽晶层的材料的选择。例如，如果用于第二导线1401的材料包括铜，则用于籽晶层的材料也可包括铜。在一些实施方式中，第二导线1401包括金属，例如，铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Ag)、铂(Pt)、铟(In)、锡(Sn)、铅(Pd)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)或上述项的任何组合。在一些实施方式中，可用于导线1401的导电材料的实例包括但不限于金属合金、金属碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝）、其他导电材料或上述材料的任何组合。
在一些实施方式中，沉积第二导线1401包含在通孔1201中并且在第二绝缘层601的顶表面602上沉积第二导电材料，从而形成覆盖层。导电材料在顶表面602上的部分（即，覆盖层）可以使用为微电子装置制造领域中的一般技术人员所熟知的化学机械抛光(“CMP”)技术来移除。
在一些实施方式中，第二导线1401的厚度（沿着Z轴方向测量）在从约15 nm至约1000 nm的近似范围中。在一些实施方式中，导线1401的厚度是从约20 nm至约200 nm。在一些实施方式中，导线1401的宽度（沿着Y轴方向测量）在从约5 nm至约500 nm的近似范围中。在一些实施方式中，在导线1401之间的间隔（间距）（沿着Y轴方向测量）是从约2 nm至约500nm，或在约5 nm至约50 nm的范围中。
关于图15A直到图24B描述本公开内容的另一实施方式。在此实施方式中，工艺不包括衬垫301。与图1A直到图14B的部件类似的图15A直到图24B的部件使用相同参考数字。
图15A是与图2A类似的视图1500，并且图15B是根据一个实施方式的在第一绝缘层102和第一导线201上沉积第二绝缘层401之后的与图2B类似的视图1510。将第二绝缘层401沉积为间隙填充层，来填充由凹陷的第一导线201在沟槽202中形成的间隙。沉积第二绝缘层401，使得覆盖层402形成在第一绝缘层102的顶部上。覆盖层可以是任何适宜厚度，并且可在随后的工艺中移除。在一些实施方式中，覆盖层是已知量的并且不由下文在图16A至图17B中描述的工艺移除。
第二绝缘层401是低k电介质材料。在一些实施方式中，第二绝缘层401包含可流动碳氧化硅(f-SiOC)膜或低k间隙填充膜。在一些实施方式中，使用一种沉积技术沉积第二绝缘层401，所述沉积技术诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他衬垫沉积技术。
图16A是与图15A类似的视图1600，并且图16B是根据一个实施方式的在移除第二绝缘层401的覆盖层402以暴露第一绝缘层102的顶表面105和第二绝缘层401的顶表面403之后的与图15B类似的视图1610。在一些实施方式中，平面化工艺终止来使第二绝缘层401的顶表面403与第一绝缘层102的顶表面105大体上共面。第二绝缘层401的覆盖层402可以使用为微电子装置制造领域中的一般技术人员所熟知的一种化学机械抛光(CMP)技术移除。
图17A是与图16A类似的视图1700，并且图17B是在第一绝缘层102的平面化的顶表面105和第二绝缘层401的顶表面403上沉积额外的第二绝缘层601之后的与图16B类似的视图1710。额外的第二绝缘层601可以是与第二绝缘层401相同的组成或不同的组成。在图中所描述的实施方式中，额外的第二绝缘层601是与第二绝缘层401相同的材料，使得组合形成无缝层，并且被称为第二绝缘层601。
形成第二绝缘层601，使得在衬垫301的顶部上存在厚度T的第二绝缘层601。在一些实施方式中，第二绝缘层的厚度大约与稍后将在双镶嵌结构中的沟槽深度中使用的厚度相同。
在一些实施方式中，第二绝缘层601包含一个或多个可流动氧化硅(f-SiO)层。在至少一些实施方式中，第二绝缘层601包含氧化物层（例如，二氧化硅）或由电子装置设计确定的任何其他电气绝缘层。在一些实施方式中，第二绝缘层601是层间电介质(ILD)。在一些实施方式中，第二绝缘层601是低k电介质，所述低k电介质包括但不限于诸如，例如，二氧化硅、氧化硅、基于碳的材料（例如，多孔碳膜）、碳掺杂的氧化物(“CDO”)（例如，碳掺杂的二氧化硅）、多孔二氧化硅、多孔碳氢氧化硅(SiOCH)、氮化硅或上述材料的任何组合的材料。在一些实施方式中，第二绝缘层601是具有小于3的介电常数值的电介质材料。在一些实施方式中，第二绝缘层601是具有在从约2.2至约2.7的近似范围中的介电常数值的电介质材料。在一些实施方式中，第二绝缘层601包括具有小于2的介电常数值的电介质材料。在一些实施方式中，第二绝缘层601代表上文关于绝缘层102描述的绝缘层中的一个。
在一些实施方式中，第二绝缘层601是用于隔离一个导线201与相邻导线201的低k层间电介质。在一些实施方式中，使用一种沉积技术沉积第二绝缘层601，所述沉积技术诸如但不限于CVD、旋涂、ALD、PVD、MBE、MOCVD或为微电子装置制造领域中的一般技术人员所熟知的其他低k绝缘层沉积技术。
图18A是与图17A类似的视图1800，并且图18B是根据一个实施方式的在第二绝缘层601上形成硬模701之后的与图17B类似的视图1810。在一些实施方式中，硬模701是金属化层硬模。在一些实施方式中，硬模701具有在Z轴中对准第一导线201中的一个导线上方的第一开口702。在一些实施方式中，硬模701沉积在第二绝缘层601上，并且硬模701使用沟槽平版印刷术来图案化以形成一个或多个第一开口702。
硬模701中的第一开口702的尺寸和形状可以取决于所形成的电子装置结构的构造而变化。在一些实施方式中，第一开口702比与第一开口702对准的第一导线201宽。
硬模701可以是任何适宜材料，所述材料包括但不限于氮化钛、碳化钨或硼碳化钨。在一些实施方式中，硬模701是碳硬模层、金属氧化物硬模层、金属氮化物硬模层、氮化硅硬模层、氧化硅硬模层、碳化物硬模层或为微电子装置制造领域中的一般技术人员所熟知的其他硬模层。在一些实施方式中，硬模701使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种硬模图案化技术来形成。
图19A是与图18A类似的视图1900，并且图19B是在硬模701上形成光刻胶801之后的与图18B类似的视图1910。光刻胶801包括与第一开口702对准的第二开口802，使得第二开口802形成在第一导线201中的一个导线上方。
在一些实施方式中，在硬模701上形成光刻胶801包含选择性沉积工艺，其中光刻胶801的材料大体上仅在硬模701上沉积而不在通过第一开口702暴露的第二绝缘层601上沉积。在一些实施方式中，在硬模701上将光刻胶801形成为光刻胶材料的保形层，并且通过平版印刷图案化经由第一开口702和第二开口802暴露第二绝缘层601。第二开口802的大小可以与第一开口702的大小相同或不同。在图中所示出的实施方式中，光刻胶801选择性地沉积在硬模701上，使得第一开口702的侧面得以覆盖并且产生较小的第二开口802。在一些实施方式中，第二开口802的大小和尺寸大于第一导线201（所述第二开口802与所述第一导线201对准）的宽度。
在一些实施方式中，光刻胶801包括底部抗反射涂覆(BARC)层。在一些实施方式中，使用一种沉积技术沉积光刻胶801，所述沉积技术诸如但不限于CVD、PVD、MBE、PECVD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他绝缘层沉积技术。在一些实施方式中，第二开口802使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种图案化和蚀刻技术来形成。
图20A是与图19A类似的视图2000，并且图20B是在通过第二开口802部分地蚀刻第二绝缘层601以形成开口901之后的与图19B类似的视图2010。在一些实施方式中，通过第二开口802选择性蚀刻第二绝缘层601来形成根据一个实施方式的开口901。在一些实施方式中，相对于第一绝缘层102，用于移除第二绝缘层601的部分的蚀刻工艺对第二绝缘层601具有选择性。
图21A是与图20A类似的视图2100，并且图21B是在第二绝缘层601上移除光刻胶801以使硬模701具有第一开口702之后的与图20B类似的视图2110。在所示的实施方式中，其中第二开口802小于第一开口702，移除光刻胶801暴露第二绝缘层601的顶表面1001。在第一开口702和第二开口802具有相同大小的实施方式中，不暴露第二绝缘层601的顶表面1001。
在一些实施方式中，移除光刻胶801包含相对于硬模701和第二绝缘层601对光刻胶801具有选择性的工艺。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种移除技术来移除光刻胶801。
图22A是与图21A类似的视图2200，并且图22B是在通过第一开口702蚀刻第二绝缘层601以形成沟槽1101之后的与图21B类似的视图2210。一些实施方式的蚀刻工艺相对于第一绝缘层102和/或第一导线201对第二绝缘层601具有选择性，使得蚀刻工艺在第一导线201处终止。在所图示的实施方式中，通过第一开口702的各向同性的蚀刻工艺暴露与第一开口702对准的第一导线201的顶表面203和邻近第一导线201的第一绝缘层102的顶表面1202。
在一些实施方式中，用于第二绝缘层601的蚀刻工艺具有大于或等于约5:1的相对于第一绝缘层102的选择性。如图22A所图示，因为可移除一定量的第一绝缘层102，在蚀刻工艺期间可以形成第一绝缘层102的顶表面1202的圆角2202。此举可开放通孔的临界尺寸，来在随后的工艺中允许更容易的利用第二导线的间隙填充。
在一些实施方式中，蚀刻第二绝缘层601是自引导的工艺并且被限于与第一导线201的一个导线对准的凹陷沟槽。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种移除技术来实现蚀刻第二绝缘层601。
图23A是与图22A类似的视图2300，并且图23B是在从第二绝缘层601移除硬模701之后的与图22B类似的视图2310。移除硬模701使通孔1201具有第一导线201的顶表面203和相邻的第一绝缘层102的顶表面1202。可以使用一种工艺完成移除硬模701，所述工艺相对于第一导线201、第一绝缘层102和第二绝缘层601对硬模701具有选择性。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的一种或多种掩膜层移除技术来移除硬模701。
图24A是与图23A类似的视图2400，并且图24B是在将第二导线1401沉积到通孔1201中之后的与图23B类似的视图2410。在一些实施方式中，形成第二导线1401涉及利用导电材料层填充通孔1201。在一些实施方式中，基层（未示出）首先沉积在通孔1201的内部侧壁和底部上，并且随后导电层沉积在基层上。在一些实施方式中，基层包括在导电阻挡层（未示出）上沉积的导电籽晶层（未示出）。籽晶层可以包括铜，并且导电阻挡层可以包括铝、钛、钽、氮化钽和类似金属。导电阻挡层可以用于防止导电材料从籽晶层（例如，铜）扩散到绝缘层中。此外，导电阻挡层可以用于提供对籽晶层（例如，铜）的粘附。
在一些实施方式中，为了形成基层，将导电阻挡层沉积到沟槽的侧壁和底部上，并且随后在导电阻挡层上沉积籽晶层。在另一实施方式中，导电基层包括直接沉积到沟槽的侧壁和底部上的籽晶层。导电阻挡层和籽晶层的每一个可使用为半导体制造领域中的一般技术人员所熟知的任何薄膜沉积技术（例如，溅射、毯覆式沉积等等）来沉积。在一些实施方式中，导电阻挡层和籽晶层中的每一个具有在从约1 nm至约100 nm的近似范围中的厚度。在一些实施方式中，阻挡层可以是薄电介质，所述电介质已被蚀刻来建立与下方金属层的导电性。在一些实施方式中，可以完全省去阻挡层，并且铜线的适当掺杂可用于制成“自形成阻挡”。
在一些实施方式中，通过电镀工艺将导电层（例如，铜）沉积到铜的基层的籽晶层上。在一些实施方式中，使用为微电子装置制造领域中的一般技术人员所熟知的镶嵌工艺将导电层沉积到沟槽中。在一些实施方式中，使用选择性沉积技术将导电层沉积到沟槽中和开口中的籽晶层上，所述选择性沉积技术诸如但不限于电镀、化学、CVD、PVD、MBE、MOCVD、ALD、旋涂或为微电子装置制造领域中的一般技术人员所熟知的其他沉积技术。
在一些实施方式中，对用于第二导线1401的材料的选择决定对用于籽晶层的材料的选择。例如，如果用于第二导线1401的材料包括铜，则用于籽晶层的材料也可包括铜。在一些实施方式中，第二导线1401包括金属，例如，铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Ag)、铂(Pt)、铟(In)、锡(Sn)、铅(Pd)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)或上述金属的任何组合。在一些实施方式中，可用于导线1401的导电材料的实例包括但不限于金属合金、金属碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝）、其他导电材料或上述材料的任何组合。
在一些实施方式中，沉积第二导线1401包含在通孔1201中并且在第二绝缘层601的顶表面602上沉积第二导电材料，从而形成覆盖层。导线材料在顶表面602上的部分（即，覆盖层）可以使用为微电子装置制造领域中的一般技术人员所熟知的化学机械抛光(“CMP”)技术来移除。
在一些实施方式中，第二导线1401的厚度（沿着Z轴方向测量）在从约15 nm至约1000 nm的近似范围中。在一些实施方式中，导线1401的厚度从约20 nm至约200 nm。在一些实施方式中，导线1401的宽度（沿着Y轴方向测量）在从约5 nm至约500 nm的近似范围中。在一些实施方式中，在导线1401之间的间隔（间距）（沿着Y轴方向测量）是从约2 nm至约500nm，或在约5 nm至约50 nm的范围中。
图25示出根据一个实施方式的用于执行提供完全自对准通孔的至少一些操作的等离子体系统的方框图。如图25所示，系统2500具有处理腔室2501。将用于保持电子装置结构2503的可移动底座2502放置在处理腔室2501中。底座2502包含静电吸盘(“ESC”)、嵌入ESC中的DC电极和冷却/加热基部。在一实施方式中，底座2502用于移动阴极。在一实施方式中，ESC包含Al2O3材料、Y2O3或为电子装置制造的一般技术人员所熟知的其他陶瓷材料。DC电源2504连接到底座2502的DC电极。
如图25所示，电子装置结构2503通过开口2508载入并且放置在底座2502上。电子装置结构2503表示上文描述的电子装置结构之一。系统2500包含用于将一种或多种处理气体2512通过质量流量控制器2511输入到等离子体源2513的入口。包含喷头2514的等离子体源2513耦合到处理腔室2501来接收一种或多种气体2512，以产生等离子体。等离子体源2513耦合到RF电源2510。通过喷头2514，等离子体源2513在处理腔室2501中使用高频率电场由一种或多种处理气体2512产生等离子体2515。等离子体2515包含等离子体粒子，诸如离子、电子、自由基或上述粒子的任何组合。在一实施方式中，电源2510供应在从约400 kHz至约162 MHz的频率下从约50 W至约3000 W的功率，用于产生等离子体2515。
等离子体偏置功率2505经由RF匹配2507耦合到底座2502（例如，阴极），以激励等离子体。在一实施方式中，等离子体偏置功率2505提供在约2 MHz至约60 MHz的频率下（并且在特定实施方式中，在约13 MHz下）不大于1000 W的偏置功率。也可提供等离子体偏置功率2506，例如，用于提供在从约400 kHz至约60 MHz的频率下（并且在特定实施方式中，在约60 MHz下）不大于1000 W的另一偏置功率。等离子体偏置功率2506和偏置功率2505连接到RF匹配2507以提供双频率偏置功率。在一实施方式中，施加到底座2502的总偏置功率是从约10 W至约3000 W。
如图25所示，压力控制系统2509向处理腔室2501提供压力。如图25所示，腔室2501具有用于抽空在腔室中处理期间产生的挥发性产物的一个或多个排放出口2516。在一实施方式中，等离子体系统2500是电感耦合等离子体(ICP)系统。在一实施方式中，等离子体系统2500是电容耦合等离子体(CCP)系统。
控制系统2517耦合到腔室2501。控制系统2517包含处理器2518、耦合到处理器2518的温度控制器2519、耦合到处理器2518的存储器2520和耦合到处理器2518的输入/输出装置2521，以形成如本文描述的完全自对准通孔。
在一些实施方式中，处理器2518具有用于控制在基板上的第一绝缘层上使第一导线凹陷的构造，所述第一导线在第一绝缘层上沿着第一方向延伸。在一些实施方式中，处理器2518具有用于控制在凹陷的第一导线上沉积衬垫的构造。在一些实施方式中，处理器2518具有用于控制沉积第二绝缘层的构造。在一些实施方式中，处理器2518具有用于控制第二绝缘层的覆盖层的移除的构造。在一些实施方式中，处理器2518具有用于沉积预定量的第二绝缘层的构造。在一些实施方式中，处理器2518具有用于形成硬模的构造。在一些实施方式中，处理器2518具有用于控制在硬模中形成第一开口的构造。在一些实施方式中，处理器2518具有用于控制形成光刻胶的构造。在一些实施方式中，处理器2518具有用于控制在光刻胶中形成第二开口的构造。在一些实施方式中，处理器2518具有用于控制通过第二开口蚀刻第二绝缘层的构造。在一些实施方式中，处理器2518具有用于控制移除光刻胶的构造。在一些实施方式中，处理器2518具有用于控制蚀刻第二绝缘层来形成向下到第一导线中的一个导线或第一导线上的衬垫的完全自对准通孔开口的构造。在一些实施方式中，处理器2518具有用于选择性移除通过通孔暴露的衬垫的构造。在一些实施方式中，如上文描述，处理器2518具有用于控制将导电层沉积到自对准通孔开口中的构造。
控制系统2517经构造以执行如本文描述的方法中的至少一些方法，并且可以是软件或硬件或二者的组合。等离子体系统2500可以是在本领域中所熟知的任何类型的高性能处理等离子体系统，诸如但不限于，蚀刻器、清洁器、炉或用于制造电子装置的任何其他等离子体系统。
在以上说明书中，已经参考其本公开内容的具体示例性实施方式来描述本公开内容的实施方式。显而易见的是，在不脱离如所附权利要求书中阐述的本公开内容的实施方式的更广精神和范围的情况下可以对实施方式进行各种修改。由此，说明书和附图将被视为说明性意义而非限制性意义。

Claims (19)

1.一种用于提供自对准通孔的方法，所述方法包含：
在基板上的第一绝缘层上使第一导线凹陷，所述第一导线在所述第一绝缘层上沿着第一方向延伸；
在沉积第二绝缘层之前在凹陷的所述第一导线和所述第一绝缘层上沉积衬垫；
在所述衬垫上沉积所述第二绝缘层；
移除所述第二绝缘层的部分以暴露所述衬垫的顶部；
在所述第二绝缘层和所述衬垫上沉积额外的第二绝缘层；
在所述第二绝缘层上形成硬模，所述硬模具有与所述第一导线的一个导线对准的第一开口；
在所述硬模上形成光刻胶，所述光刻胶具有与所述第一开口对准的第二开口；
通过所述第二开口将所述第二绝缘层部分地蚀刻到某个深度；
移除所述光刻胶以使所述硬模具有所述第一开口；和
通过所述第一开口蚀刻所述第二绝缘层来形成通孔。
2.如权利要求1所述的方法，其中所述衬垫是包含氮化硅、碳氮化硅、氧化铝、氮化铝或氧化铪中的一种或多种的保形衬垫。
3.如权利要求1所述的方法，进一步包含在通过所述第一开口蚀刻所述第二绝缘层之后移除所述衬垫以暴露所述第一导线。
4.如权利要求3所述的方法，其中移除所述衬垫包含相对于所述第一导线选择性蚀刻所述衬垫。
5.如权利要求1所述的方法，其中所述衬垫是保形膜。
6.如权利要求1所述的方法，其中所述硬模包含氮化钛、碳化钨或硼碳化钨中的一种或多种。
7.如权利要求1所述的方法，其中形成所述硬模包含在所述第二绝缘层上沉积硬模材料和通过沟槽平版印刷术而图案化所述硬模来形成所述第一开口。
8.如权利要求1所述的方法，其中在所述硬模上形成所述光刻胶包含相对于所述第二绝缘层在所述硬模上选择性沉积光刻胶材料来形成所述第二开口。
9.如权利要求1所述的方法，其中在所述硬模上形成所述光刻胶包含在所述硬模和在所述第一开口中暴露的所述第二绝缘层上沉积光刻胶材料的保形层，和平版印刷图案化所述光刻胶中的所述第二开口。
10.如权利要求1所述的方法，进一步包含将第二导电材料沉积到所述通孔中。
11.如权利要求10所述的方法，其中沉积所述第二导电材料包含在所述通孔中并在所述第二绝缘层的顶表面上沉积所述第二导电材料来形成所述第二导电材料的覆盖层，并且随后从所述第二绝缘层的所述顶表面移除所述第二导电材料。
12.一种形成自对准通孔的方法，所述方法包含：
提供包含第一绝缘层的基板，所述第一绝缘层具有在第一方向上延伸的多个第一导线；
使所述第一导线凹陷，使得所述第一导线的顶表面处于在所述第一绝缘层的顶表面下方的某个凹陷深度；
在凹陷的所述第一导线和所述第一绝缘层上沉积保形衬垫；
在所述第一绝缘层和凹陷的所述第一导线上的所述衬垫上沉积第二绝缘层；
移除所述第二绝缘层的部分以暴露所述保形衬垫的顶部；
在所述第二绝缘层和所述保形衬垫上沉积额外的第二绝缘层；
在所述第二绝缘层上形成硬模，所述硬模具有与所述第一导线中的一个导线对准的第一开口；
在所述硬模上形成光刻胶，所述光刻胶具有与所述第一开口对准的第二开口；
通过所述第二开口将所述第二绝缘层部分地蚀刻到某个深度；
移除所述光刻胶以使所述硬模具有所述第一开口；和
通过所述第一开口蚀刻所述第二绝缘层来暴露在凹陷的所述第一导线中的所述衬垫；和
移除所述第一导线中的所述衬垫来形成通孔。
13.如权利要求12所述的方法，其中所述保形衬垫包含氮化硅、碳氮化硅、氧化铝、氮化铝或氧化铪中的一种或多种。
14.如权利要求12所述的方法，其中所述硬模包含氮化钛、碳化钨或硼碳化钨中的一种或多种。
15.如权利要求12所述的方法，其中形成所述硬模包含在所述第二绝缘层上沉积硬模材料和通过沟槽平版印刷术而图案化所述硬模来形成所述第一开口。
16.如权利要求12所述的方法，其中在所述硬模上形成所述光刻胶包含在所述硬模和通过所述第一开口暴露的所述第二绝缘层上沉积光刻胶材料的保形层，和平版印刷图案化所述光刻胶中的所述第二开口。
17.如权利要求12所述的方法，进一步包含将第二导电材料沉积到所述通孔中。
18.如权利要求17所述的方法，其中沉积所述第二导电材料包含在所述通孔中并在所述第二绝缘层的顶表面上沉积所述第二导电材料来形成所述第二导电材料的覆盖层，并且随后从所述第二绝缘层的所述顶表面移除所述第二导电材料。
19.一种形成自对准通孔的方法，所述方法包含：
提供包含第一绝缘层的基板，所述第一绝缘层具有在第一方向上延伸的多个第一导线；
使所述第一导线凹陷，使得所述第一导线的顶表面处于在所述第一绝缘层的顶表面下方的某个凹陷深度；
在所述第一绝缘层和凹陷的所述第一导线上直接沉积第二绝缘层；
移除所述第二绝缘层的覆盖层以暴露所述第一绝缘层的所述顶表面和所述第二绝缘层的顶表面；
在所述第一绝缘层的所述顶表面和所述第二绝缘层的所述顶表面上沉积额外的第二绝缘层；
在所述第二绝缘层上形成硬模，所述硬模具有与所述第一导线中的一个导线对准的第一开口；
在所述硬模上形成光刻胶，所述光刻胶具有与所述第一开口对准的第二开口；
通过所述第二开口将所述第二绝缘层部分地蚀刻到某个深度；
移除所述光刻胶以使所述硬模具有所述第一开口；和
通过所述第一开口蚀刻所述第二绝缘层来暴露所述第一导线，以形成通孔。
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