CN106469675A - 用于互连的结构和方法 - Google Patents

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Abstract

根据一些实施例，本发明提供了一种制造集成电路的方法。该方法包括：提供在第一介电材料层中具有第一导电部件的衬底；选择性地蚀刻第一导电部件，从而在第一导电部件上形成凹进的沟槽；在第一介电材料层上、第一导电部件上和凹进的沟槽的侧壁上形成蚀刻停止层；在蚀刻停止层上形成第二介电材料层；在第二介电材料层中形成开口；并且在第二介电材料层的开口中形成第二导电部件。第二导电部件与第一导电部件电连接。本发明实施例涉及用于互连的结构和方法。

Description

用于互连的结构和方法
技术领域
本发明实施例涉及用于互连的结构和方法。
背景技术
在半导体技术中，可以使用光刻工艺在衬底上限定集成电路图案。利用双镶嵌工艺以形成包括垂直的互连通孔/接触件和水平的互连金属线的多层铜互连件。在双镶嵌工艺期间，采用插塞填充材料以填充入通孔(或接触件)中并且然后，回抛光该材料。但是，通孔(或接触件)由不同的光刻工艺限定并且可以造成下面的金属线和通孔之间的未对准。特别地，当半导体技术进一步向着具有较小部件尺寸(诸如，20nm、16nm或更小)的先进技术节点发展时，未对准的容许度较小并且可以造成短路、开口或其他问题。
因此，本发明提供了一种互连结构和制造互连结构的方法以解决上述问题。
发明内容
根据本发明的一些实施例，提供了一种制造集成电路的方法，包括：提供衬底，所述衬底具有位于第一介电材料层中的第一导电部件；选择性地蚀刻所述第一导电部件，从而在所述第一导电部件上形成凹进的沟槽；在所述第一介电材料层上、在所述第一导电部件上和在所述凹进的沟槽的侧壁上形成蚀刻停止层；在所述蚀刻停止层上形成第二介电材料层；在所述第二介电材料层中形成开口；以及在所述第二介电材料层的开口中形成第二导电部件，其中，所述第二导电部件与所述第一导电部件电连接。
根据本发明的另一些实施例，还提供了一种制造集成电路的方法，包括：提供衬底，所述衬底具有嵌入在第一介电材料层中的下面的导电部件；选择性地蚀刻所述下面的导电部件，从而在所述第一介电材料层中形成凹进的沟槽，其中，所述凹进的沟槽与所述下面的导电部件垂直地对准；在所述第一介电材料层上、在所述下面的导电部件上和在所述凹进的沟槽的侧壁上形成蚀刻停止层；在所述蚀刻停止层上形成第二介电材料层；在所述第二介电材料层上形成第一图案化的掩模，其中，所述第一图案化的掩模包括限定用于上面的导电部件的第一区域的第一开口；在所述第二介电材料层上形成第二图案化的掩模，其中，所述第二图案化的掩模包括限定用于通孔部件的第二区域的第二开口；穿过所述第二图案化的掩模的所述第二开口，对所述第二介电材料层实施第一蚀刻工艺，从而在所述第二开口内凹进所述第二介电材料层；去除所述第二图案化的掩模；穿过所述第一图案化的掩模的所述第一开口，对所述第二介电材料层实施第二蚀刻工艺，从而在所述第二介电材料层的下部中形成通孔开口并且在所述第二介电材料层的上部中形成沟槽；以及在所述沟槽和所述通孔开口中填充导电材料，从而在所述通孔开口中形成通孔部件并且在所述第二介电材料层的所述沟槽中形成上面的导电部件，其中，所述通孔部件电连接所述下面的导电部件和所述上面的导电部件。
根据本发明的又一些实施例，还提供了一种集成电路(IC)结构，包括：第一介电材料层，位于衬底上；下面的导电部件，设置在所述第一介电材料层中并且从所述第一介电材料层的顶面凹进；蚀刻停止层，设置在所述第一介电材料层和所述下面的导电部件上，其中，所述蚀刻停止层具有与所述下面的导电部件对准的下降部分，并且所述下降部分位于所述第一介电材料层的顶面下方；第二介电材料层，设置在所述蚀刻停止层上；以及上面的导电部件，形成在所述第二介电材料层中，接合在所述下面的导电部件上并且与所述下面的导电部件电连接。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据一些实施例构建的用于形成集成电路(IC)结构的方法的一个实施例的流程图。
图2、图3、图4、图5、图6、图7、图8、图9和图10示出了根据一些实施例构建的通过图1的方法制造的示例性集成电路结构在各个制造阶段的截面图。
图11示出了根据一些实施例的图4的集成电路结构的部分的顶视图。
图12示出了根据一些实施例的通过图1的方法的集成电路结构的截面图。
图13示出了根据一些实施例的集成电路结构的截面图。
图14示出了根据一些实施例的通过图1的方法的集成电路结构的截面图。
图15示出了根据一些实施例的集成电路结构的截面图。
图16示出了根据一些实施例的通过图1的方法的集成电路结构的截面图。
图17示出了根据一些实施例的集成电路结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和/或结构之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
图1是根据本发明的一个或多个实施例的形成集成电路的方法100的流程图。图2至图10示出了在方法100的各个制造阶段期间的示例性集成电路200的截面图。参照图1至图10以及其他附图，以下描述了方法100和示例性集成电路(IC)结构200。
如图2所示，方法通过提供或接收衬底210开始于操作102。在一些实施例中，衬底210包括硅。可选地，根据一些实施例，衬底210可以包括诸如锗的其他元素半导体。在一些实施例中，衬底210额外地或可选地包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。在一些实施例中，衬底210包括诸如硅锗、碳化硅锗、磷砷化镓和磷铟化镓的合金半导体。
衬底210可以包括形成在顶面上的外延层，诸如位于块状半导体晶圆上面的外延半导体层。在一些实施例中，衬底210包括绝缘体上半导体(SOI)结构。例如，衬底可以包括通过诸如注氧隔离(SIMOX)的工艺形成的埋氧(BOX)层。在各个实施例中，衬底210包括通过诸如离子注入和/或扩散的工艺形成的各种p型掺杂区域和/或n型掺杂区域，诸如p型阱、n型阱、p型源极/漏极部件和/或n型源极/漏极部件。衬底210可以包括其他功能部件，诸如电阻器、电容器、二极管、晶体管(诸如场效应晶体管(FET))。衬底210可以包括横向隔离部件，该隔离部件被配置为分离形成在衬底210上的各个器件。衬底210还可包括多层互连(MLI)结构的部分。多层互连结构包括位于多个金属层中的金属线。在不同金属层中的金属线可以通过称为通孔部件的垂直的导电部件连接。多层互连结构还包括接触件，该接触件配置为将金属线连接至衬底210上的栅电极和/或掺杂部件。多层互连结构设计为连接各种器件部件(诸如各个p型和n型掺杂区域、栅电极和/或无源器件)以形成功能电路。
仍参照图1和图2，方法100包括通过在衬底210上形成一个(或多个)下面的导电部件215的操作104。在一些实施例中，下面的导电部件215是诸如源极/漏极部件的掺杂区域。在一些实施例中，下面的导电部件215是栅电极、电容器或电阻器。在一些实施例中，下面的导电部件215是诸如金属线、通孔部件或接触部件的金属部件。在一些实施例中，下面的导电部件215包括金属线和通孔部件两者。
在用于说明书的本实施例中，下面的导电部件215是位于MLI结构的一个金属层中的金属线。在进一步的实施例，下面的导电部件215形成在第一介电材料层220中。
在一些实施例中，金属线215通过以下进一步描述的镶嵌工艺形成。第一介电材料层220形成在衬底210上。可选地，在衬底210上形成蚀刻停止层225，并且在蚀刻停止层225上形成第一介电材料层220。在一些实施例中，第一介电材料层220包括介电材料，诸如氧化硅、氮化硅或低介电常数(低k)材料或它们的组合。作为实例，低k材料可以包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、多孔聚合物和/或其他适合的材料。形成材料层220的工艺可以利用化学汽相沉积(CVD)、旋涂或其它合适的沉积技术。蚀刻停止层225包括不同于第一介电材料层220的材料，该材料设计为提供蚀刻选择性从而使得后续蚀刻工艺能够充分蚀刻第一介电材料层220并且停止在蚀刻停止层225上。例如，蚀刻停止层225包括氮化硅、氧化硅、氮氧化硅、碳化硅或用作停止后续的蚀刻工艺的蚀刻的其他合适的材料。蚀刻停止层225可以由CVD或其他合适的技术形成。在沉积(蚀刻停止层225和)第一介电材料层220之后，第一介电材料层220可以通过诸如化学机械抛光(CMP)的技术进一步平坦化。
此后，图案化第一介电材料层220以形成一个或多个沟槽。可以对准沟槽以暴露出衬底210中的下部导电部件，诸如下部金属层中的金属部件或设置在衬底210的半导体材料中的可选地掺杂区域。在一些实施例中，形成沟槽的操作利用本领域已知的光刻图案化和蚀刻工艺或未来将要发展出来的新技术。例如，通过包括光刻胶涂布、曝光和显影的光刻工艺，在第一介电材料层220上形成图案化的光刻胶层。图案化的光刻胶层包括开口，该开口限定用于沟槽的区域。将图案化的光刻胶层用作蚀刻掩模，穿过图案化的光刻胶层的开口，对第一介电材料层220进一步应用蚀刻工艺。在形成沟槽之后，通过湿剥离或等离子体灰化去除图案化的光刻胶层。可选地，可以使用硬掩模从而通过第一蚀刻，将沟槽图案从图案化的光刻胶层转移至硬掩模，然后通过第二蚀刻将沟槽图案转移至第一介电材料层。
然后，导电材料填充入沟槽中以形成下面的导电部件215。在各个实施例中，导电材料包括铜、铝、钴或钨。在一些其他实施例中，导电材料可以包括钛、多晶硅、金属硅化物、金属合金或它们的组合。在本实施例中，下面的导电部件215包括铜并且具有多个膜。在进一步的实施例，下面的导电部件215包括内衬于沟槽的阻挡层和填充在沟槽中的铜。在一个实例中，下面的导电部件215通过以下步骤形成，其包括：在沟槽的侧壁上沉积阻挡层；通过溅射形成铜晶种层；并且通过镀在沟槽中填充块状铜。阻挡层可以包括钛、氮化钛、钽、氮化钽或它们的组合；并且可以通过溅射形成。之后，可以应用CMP工艺以去除过量的铜并且平坦化顶面。
如图3所示，方法100继续操作106，操作106凹进下面的导电部件215以使下面的导电部件215的顶面低于第一介电材料层220的顶面，从而产生出与下面的导电部件215对准的凹槽(或凹进的沟槽)230。与凹进后的下面的导电部件215的厚度T相比较，凹进的沟槽具有垂直的尺寸D。在一些实例中，比率D/T的范围是从约10％至约90％。在一些实例中，比率D/T的范围是从约20％至约30％。
在一些实施例中，蚀刻工艺用于蚀刻下面的导电部件215。蚀刻工艺设计利用蚀刻剂以选择性地去除下面的导电部件215，同时第一介电材料层220保持完整。蚀刻工艺可以是湿蚀刻、干蚀刻或它们的组合。在本实施例中，下面的导电部件215包括铜；并且蚀刻工艺包括使用蚀刻剂的等离子体蚀刻，蚀刻剂包括CH4、H2或它们的组合。等离子体蚀刻可以进一步包括诸如氩气(Ar)或氮气(N2)的载气。在各个实例中，等离子体蚀刻使用包括CH4和Ar；CH4和N2；H2和Ar；或H2和N2的气体。在特别的实施例中，等离子体蚀刻是反应离子蚀刻(RIE)。
在操作106处，对下面的导电部件215应用凹进工艺可以可选地由其他合适的技术置换或修改为其他合适的技术。例如，对集成电路结构200应用自对准生长工艺，以使(相同于或不同于第一介电材料层220的材料)介电材料在第一介电材料层220上选择性地生长，从而导致下面的导电部件215的顶面从新生长的介电材料的顶面凹进。在其他实施例中，操作104和操作106可以共同地修改为其他步骤以产生这样的凹槽。例如，通过光刻图案化和蚀刻产生沟槽，并且之后在沟槽中部分地填充导电材料从而自动地产生凹槽。
如图4所示，方法100继续操作108，操作108在IC结构200上形成蚀刻停止层(ESL)235。具体地，由于下面的导电部件215从第一介电材料层220凹进，所以IC结构200具有不平坦的顶面。相应地，ESL235不平坦。ESL235包括与下面的导电部件215和凹槽230自对准的一个或多个下降(dip)部分。此处，下降部分和下面的导电部件215之间的自对准理解为在顶视图中朝向衬底210的对准。在一些实施例中，ESL235共形于IC结构200的顶面并且ESL235的下降部分共形于凹槽230。在一些实施例中，蚀刻停止层的下降部分包括侧壁部分和底部部分，底部部分设置在下面的导电部件上；蚀刻停止层包括设置在第一介电材料层上的平坦部分；以及底部部分具有低于平坦部分的底面的顶面。
ESL235设计为在后续的蚀刻期间提供蚀刻选择性并且包括不同于介电材料层(图5中的240，将在ESL235上形成)的材料的介电材料。在各个实施例中，ESL235包括选自氮化硅、氮氧化硅、碳化硅、碳氮化硅的介电材料或不同于将要形成的介电材料层的其他介电材料。例如，如果将要形成的介电材料层包括诸如多孔有机材料的低k介电材料，ESL235可以包括氧化硅。通过诸如CVD的适合的技术形成ESL235。ESL235包括足够的厚度以抵抗后续的蚀刻工艺。在一些其他实施例中，ESL235可以包括金属氧化物或金属氮化物。例如，金属氧化物可以是TiO2、Al2O3或其他的金属氧化物。例如，金属氮化物可以是氮化钛(TiN)、氮化铝(AlN)、氮氧化铝(AlON)、氮化钽(TaN)或其他金属氮化物。
如图5所示，方法100继续操作110，操作110在IC结构200上形成第二介电材料层240。第二介电材料层240形成在ESL235上。第二介电材料层240填充在ESL235的下降部分中。在一些实施例中，第二介电材料层240包括氧化硅、氮化硅、低k材料或它们的组合。第二介电材料层240的形成可以包括CVD、旋涂或其他合适的沉积技术。在一些实施例中，第二介电材料层240在组成和沉积方面类似于第一介电材料层220。在沉积第二介电材料层240之后，可以应用CMP工艺以平坦化IC结构200的顶面。
在一些实施例中，抗反射涂层(ARC)膜245进一步形成在第二介电材料层240上以在后续的光刻图案化期间减小反射或额外地提供其他功能。在一个实例中，ARC膜245包括不含氮的ARC(NFARC)材料。NFARC材料减小敏感的光刻胶中的光刻胶中毒并且可以包括氧化硅以及额外地包括碳，诸如碳掺杂的氧化硅。
掩模层250进一步形成在IC结构200上。在一些实施例中，掩模层250是光刻胶层。在一些其他的实施例中，掩模层250包括诸如氮化硅或氮氧化硅的硬掩模材料。
如图6所示，方法100继续操作112以图案化掩模层250，从而形成具有一个(或多个)开口255的图案化的掩模层250以限定用于金属线(或多条金属线)的区域(或多个区域)。金属线是指将要在上部金属层中形成的金属线。在一些实施例中，掩模层250是光刻胶层，操作112中的图案化工艺是包括旋涂、曝光和显影的光刻步骤。在一些实施例中，掩模层250是硬掩模，操作112中的图案化工艺包括使用光刻工艺在硬掩模250上形成图案化的光刻胶层；以及将图案化的光刻胶层作为蚀刻掩模穿过图案化的光刻胶层的开口蚀刻硬掩模。在形成图案化的硬掩模之后，可以通过等离子体灰化或湿剥离去除图案化的光刻胶层。
如图7所示，方法100继续操作114，通过图案化以限定一个通孔部件(或多个通孔部件)。在一些实施例中，通过包括旋涂、曝光和显影的光刻工艺，在IC结构200上形成图案化的光刻胶层260。图案化的光刻胶层260包括限定通孔部件的一个(或多个)开口265。在顶视图(如图11所示)中，由开口265限定的通孔部件和由开口255限定的金属线重叠以使相应的金属线与相应的通孔部件连接。此外，在顶视图中，由开口265限定的通孔部件和下面的导电部件215重叠以使相应的通孔部件与下面的导电部件215连接。
如图7所示，方法100继续进行通孔蚀刻的操作116。通过将图案化的光刻胶层260作为蚀刻掩模的第一蚀刻工艺，穿过开口265凹进第二介电材料层240(并且存在ARC层245)。设计和微调第一蚀刻工艺以部分地蚀刻第二介电材料层240以使凹进的部分不完全地穿过第二介电材料层240。例如，将第二介电材料层240蚀刻至其厚度的约一半。在一些实施例中，通过蚀刻持续时间控制第一蚀刻工艺。如图8所示，之后，通过等离子体或湿剥离去除图案化的光刻胶层260。
如图9所示，方法100继续进行沟槽蚀刻的操作118。通过将硬掩模250作为蚀刻掩模的第二蚀刻工艺，穿过硬掩模250的开口255进一步蚀刻第二介电材料层240(并且存在ARC层245)。在ESL235基本上保持完整的同时，设计第二蚀刻工艺以选择性地蚀刻第二介电材料层240。诸如通过控制蚀刻持续时间，执行第二蚀刻工艺以部分地蚀刻第二介电材料层240。在第二蚀刻工艺期间，仅凹进由开口255限定的区域内的第二介电材料层240但不完全地穿过第二介电材料层240。但是，由开口265限定的区域内的第二介电材料层240通过第一蚀刻工艺凹进并且通过第二蚀刻工艺进一步蚀刻穿过第二介电材料层240，因此到达ESL235。相应地，用于金属的沟槽270和用于通孔部件的通孔(通孔开口275)同时共同地形成在第二介电材料层240中。沟槽270形成在第二介电材料层240的上部中并且通孔275形成在第二介电材料层240的下部中。
在一些实施例中，第二蚀刻工艺包括干蚀刻、湿蚀刻或它们的组合。第二蚀刻工艺涉及为利用蚀刻剂以具有蚀刻选择性，以使在保持ESL235完整的同时，第二蚀刻工艺基本上去除第二介电材料层240。在一些实施例中，用于第一和第二蚀刻工艺中的蚀刻剂相同。在一些实施例中，第二蚀刻工艺是具有多个蚀刻方向性的干蚀刻。在一些实施例中，第二蚀刻工艺中的蚀刻剂包括含氟气体(诸如CxFy，其中x和y是合适的整数)、含氧气体(诸如O2)、其他合适的蚀刻气体或它们的组合。
在形成沟槽270和通孔275之后，应用诸如湿蚀刻的第三蚀刻工艺以开口ESL235。在一些实施例中，ESL235包括氮化硅；并且第三蚀刻工艺包括磷酸。在一些实施例中，ESL235包括氧化硅；以及第三蚀刻工艺包括氢氟酸。
方法100继续操作120以在沟槽270中形成金属线280以及在通孔275中形成通孔部件285。应该注意，术语“通孔275”(或“通孔开口275”)是指第二介电材料层的空隙空间并且术语“通孔部件285”是指形成在相应的空隙空间中的导电部件。在操作120中，导电材料填充在沟槽270和通孔275中，从而在沟槽270中形成金属线280以及在通孔275中形成通孔部件285。通孔部件285和金属线280统称为上面的导电部件。在各个实施例中，导电材料包括铜、铝、钴或钨。在一些其他实施例中，导电材料可以包括钛、多晶硅、金属硅化物、金属合金或它们的组合。在一些实施例中，上面的导电部件在组成和形成方面与下面的导电部件215相似。在本实施例中，上面的导电部件包括铜并且具有多个膜。在进一步的实施例，上面的导电部件包括内衬于沟槽的阻挡层和填充在沟槽中的铜。在一个实例中，上面的导电部件通过以下步骤形成，其包括：在沟槽的侧壁上沉积阻挡层；通过溅射形成铜晶种层；并且通过镀在沟槽中填充块状铜。阻挡层可以包括钛、氮化钛、钽、氮化钽、其他合适的材料或它们的组合；并且可以通过溅射形成。之后，可以应用CMP工艺以去除过量的铜并且平坦化顶面。在一些实施例中，通过CMP工艺或另一蚀刻工艺还去除ARC层245和硬掩模250。在一些实例中，在CMP工艺之后或在CMP工艺之前，通过另一蚀刻工艺去除ARC层245和硬掩模250。
如上所述，使用光刻工艺，由图案化的光刻胶层260的开口265限定通孔275。开口265被期望与下面的导电部件215对准。但是，光刻工艺具有本征未对准。当邻近的金属线之间的空间变得越来越小，并且未对准容忍度变得越来越小时，这对相应的光刻工艺是一个挑战。此外，金属线和通孔部件之间的未对准可以进一步引入质量和可靠性的问题。例如，诸如经时介电层崩溃测试(TDDB)的可靠性测试可能需要关注。公开的方法100提供了自对准工艺以使下面的导电部件215和通孔部件285之间的未对准受限并且最小化。相应地，通孔部件285与下面的导电部件215自对准。以下进行解释。
如图4所示，ESL235包括与下面的导电部件215自对准的一个或多个下降部分。具体地，ESL235的下降部分具有底部部分和侧壁部分。ESL235的下降部分的底部部分基本上低于第一介电材料层220的顶面。这是因为下面的导电部件215被凹进并且下面的导电部件215的顶面基本上低于第一介电材料层220的顶面。下降部分的侧壁部分基本上是倾斜(tiled)的并且接近垂直方向。在顶视图中，侧壁部分基本上更厚。当发生未对准时，通孔275接合在ESL235中的下降部分的侧壁部分上。考虑到侧壁部分的蚀刻选择性和垂直厚度，第二蚀刻工艺不能蚀刻穿过ESL235中的下降部分的侧壁部分。相应地，将通孔275被限制为与下面的导电部件215对准。此外，通孔部件285和邻近的下面的导电部件215之间的距离标为图12中的“A”，该距离大于以其他方式形成的IC结构(图13中示出的)中的相应距离“a”，在图13中示出的IC结构中，不凹进下面的导电部件215并且ESL235没有下降部分。相应地，图12中的IC结构的TDDB比图13的好。在图13中，为了易于比较，相应的部件标有相同的标号，但是这些部件与图12中的部件不同。例如，在图13中，下面的导电部件215不凹进并且ESL235没有下降部分。
根据实例构建的，作为对比，图14示出了通过方法100形成的IC结构200并且图15示出了以其他方式形成的IC结构，其中，ESL235没有下降部分并且下面的导电部件215不凹进。在图14和图15中，尽管通孔部件285与相关联的下面的导电部件215对准，图14中的IC结构200仍然获得一些优势。由于下面的导电部件215具有朝向底部减小的宽度并且由于图14中的下面的导电部件215凹进，图14中的通孔部件285和邻近的下面的导电部件215之间的距离“A”大于图15中的通孔部件285和邻近的下面的导电部件215之间的距离“a”。
根据实例构建的，作为另一对比，图16示出了通过方法100形成的IC结构200并且图17示出了以其他方式形成的IC结构，其中，ESL235没有下降部分并且下面的导电部件215不凹进。在图16中，尽管通孔285与相关联的下面的导电部件215对准，并且第二蚀刻工艺蚀刻穿过ESL235，图16的IC结构200仍然获得一些优势。由于下面的导电部件215具有朝向底部减小的宽度并且由于图16中的下面的导电部件215凹进，图16中的通孔部件285和邻近的下面的导电部件215之间的距离“A”大于图17中的通孔部件285和邻近的下面的导电部件215之间的距离“a”。
本发明提供了一种IC结构及其制造方法。具体地，该方法包括凹进下面的导电部件的操作。形成在第一介电材料层和下面的导电部件上的ESL是不平坦的并且具有与下面的导电部件自对准的下降部分。通过执行各个实施例中的公开的方法，可以存在下述的一些优势。然后，应该理解，本文公开的不同实施例提供不同的优势并并且没有特定优势是所有实施例都必需的。作为一个实例，通过在方法100中凹进下面的导电部件，通孔部件被限制为与下面的导电部件对准。此外，与以其他方式形成的IC结构相比，放大了通孔部件和邻近的下面的导电部件之间的距离，在以其他方式形成的IC结构中，不凹进下面的导电部件并且ESL没有下降部分。相应地，通过公开的方法形成的IC结构的TDDB比以其他方式形成的IC结构的TDDB更好。
在不脱离本发明的精神的前提下，可以执行其他的实施例和修改。在一些实例中，下面的导电部件215包括金属线并且通过单镶嵌工艺形成。在一些其他实例中，下面的导电部件215包括金属线和通孔部件并且通过双镶嵌工艺形成。在一些实施例中，用于形成下面的导电部件215的双镶嵌工艺可以与用于形成上面的导电部件(通孔部件285和金属线280)的双镶嵌工艺相似。在一些实施例中，用于形成下面的导电部件215或上面的导电部件的双镶嵌工艺可以具有不同的步骤，诸如具有先沟槽步骤的双镶嵌工艺，其中，首先图案化用于金属线的沟槽，并且然后，稍后图案化用于通孔部件的通孔。
在一些其他实施例中，上面的导电部件包括通过单镶嵌工艺形成的通孔部件。在又一些其他实施例中，上面的导电部件包括通过单镶嵌工艺形成的金属线。在这种情况下，方法100中的操作112至操作120由单镶嵌工艺代替。如图6所示，在具体的实例中，单镶嵌工艺包括形成图案化的掩模250。该操作与操作112相似。但是图案化的掩模250中的开口255可以限定金属线或通孔部件。如图9所示，单镶嵌工艺进一步包括使用图案化的掩模层250作为蚀刻掩模，穿过第二介电材料层240实施蚀刻工艺。该操作类似于操作118。但是，单镶嵌工艺中的蚀刻工艺从第二介电材料层240的顶面蚀刻，一直下降到ESL235，从而形成用于通孔部件的金属线的沟槽。之后，ESL235可以由湿蚀刻被开口。然后，如图10所示，单镶嵌工艺进一步包括在沟槽中形成上面的导电部件的操作。该操作类似于操作120。
在方法100中，使用图案化的工艺以图案化各种材料层，诸如图案化掩模层250或形成图案化的光刻胶层260。在各个实例中，图案化工艺是包括将光刻胶层暴露至辐射束的光刻工艺。辐射束可以是光子束。例如，半导体晶圆上的光刻胶层可以通过具有预定的图案的掩模暴露于紫外(UV)光。可以使用通过分步重复方法的步进机或使用通过步进扫描方法的扫描仪执行曝光工艺。除了光子束的辐射束的其他选择包括电子束和离子束。例如，通过电子束曝光系统(电子束写入装置)光刻胶层可以曝露于电子束(e束)。根据预定的图案，可以使用电子束写入装置将图案写入光刻胶层。可以进一步扩展曝光工艺以包括诸如无掩模曝光或写入工艺的其他技术。在曝光工艺之后，通过称为曝光后烘烤(PEB)的热烘烤工艺可以进一步处理光刻胶层。PEB可以引起光刻胶层的暴露部分中的化学变化的级联，其可以变化为在显影剂中具有增加的光刻胶的溶解度。之后，显影衬底上的光刻胶层，以使在显影工艺期间溶解和冲洗掉曝光的光刻胶部分。上述光刻工艺可以仅仅呈现与光刻图案化技术相关的处理步骤的子集。光刻工艺可以进一步包括诸如按照合适顺序的清洗和烘焙的其他步骤。例如，显影的光刻胶层可以进一步烘烤，称为硬烘烤。在该方法中执行的光刻工艺可以具有其他变化。例如，抗反射涂层可以设置在光刻胶层上面，称为顶部ARC(TAR)。光刻胶可以是负性的，从而使得PEB工艺可以减小曝光的光刻胶层的溶解度。
因此，根据一些实施例，本发明提供了一种制造集成电路的方法。该方法包括：提供在第一介电材料层中具有第一导电部件的衬底；选择性地蚀刻第一导电部件，从而在第一导电部件上形成凹进的沟槽；在第一介电材料层上、在第一导电部件上和在凹进的沟槽的侧壁上形成蚀刻停止层；在蚀刻停止层上形成第二介电材料层；在第二介电材料层中形成开口；并且在第二介电材料层的开口中形成第二导电部件。第二导电部件与第一导电部件电连接。
本发明还根据一些实施例提供了一种制造集成电路的方法。该方法包括：提供了具有嵌入在第一介电材料层中的下面的导电部件的衬底；选择性地蚀刻下面的导电部件，从而在第一介电材料层中形成凹进的沟槽，其中，该凹进的沟槽与下面的导电部件垂直地对准；在第一介电材料层、下面的导电部件和凹进的沟槽的侧壁上形成蚀刻停止层；在蚀刻停止层上形成第二介电材料层；在第二介电材料层上形成第一图案化的掩模，其中，该第一图案化的掩模包括限定用于上面的导电部件的第一区域的第一开口；在第二介电材料层上形成第二图案化的掩模，其中，该第二图案化的掩模包括限定用于通孔部件的第二区域的第二开口；穿过第二图案化的掩模的第二开口对第二介电材料层实施第一蚀刻工艺，从而凹进第二开口内的第二介电材料层；去除第二图案化的掩模；穿过第一图案化的掩模的第一开口对第二介电材料层实施第二蚀刻工艺，从而在第二介电材料层的下部部分中形成通孔开口并且在第二介电材料层的上部部分中形成沟槽；以及用导电材料填充沟槽和通孔开口，从而在通孔开口中形成通孔部件并且在第二介电材料层的沟槽中形成上面的导电部件，其中，该通孔部件电连接下面的导电部件和上面的导电部件。
根据一些实施例，本发明提供了一种集成电路结构。该集成电路结构包括：衬底上的第一介电材料层；设置在第一介电材料层中并且从第一介电材料层的顶面凹进的下面的导电部件；设置在第一介电材料层和下面的导电部件上的蚀刻停止层，其中，蚀刻停止层具有与下面的导电部件对准的下降部分，并且下降部分位于第一介电材料层的顶面下方；设置在蚀刻停止层上的第二介电材料层；以及形成在第二介电材料层中，接合在下面的导电部件上并且与下面的导电部件电连接的上面的导电部件。
根据本发明的一些实施例，提供了一种制造集成电路的方法，包括：提供衬底，所述衬底具有位于第一介电材料层中的第一导电部件；选择性地蚀刻所述第一导电部件，从而在所述第一导电部件上形成凹进的沟槽；在所述第一介电材料层上、在所述第一导电部件上和在所述凹进的沟槽的侧壁上形成蚀刻停止层；在所述蚀刻停止层上形成第二介电材料层；在所述第二介电材料层中形成开口；以及在所述第二介电材料层的开口中形成第二导电部件，其中，所述第二导电部件与所述第一导电部件电连接。
在上述方法中，提供所述衬底包括：在所述衬底上沉积所述第一介电材料层；在所述第一介电材料层中形成第一沟槽；在所述第一沟槽中填充金属；以及对所述金属和所述第一介电材料层实施化学机械抛光(CMP)工艺以使所述第一导电部件的顶面与所述第一介电材料层的顶面共面。
在上述方法中，在所述第二介电材料层中形成所述开口包括：在所述第二介电材料层上形成图案化的掩模层，其中，所述图案化的掩模层包括暴露出所述第二介电材料层的掩模开口；以及对所述第二介电材料层实施第一蚀刻工艺，从而在所述第二介电材料层中形成所述开口。
在上述方法中，选择性蚀刻所述第一导电部件部分地去除所述第一导电部件，从而使得所述第一导电部件具有低于所述第一介电材料层的顶面的凹进的顶面。
在上述方法中，所述第一导电部件包括铜；以及选择性地蚀刻所述第一导电部件包括使用选自由CH4、H2和它们的组合组成的组的蚀刻气体的干蚀刻工艺。
在上述方法中，选择性地蚀刻所述第一导电部件包括使用选自由CH4和Ar的混合物；CH4和N2的混合物；H2和Ar的混合物；H2和N2的混合物和它们的组合组成的组的气体的干蚀刻工艺。
在上述方法中，提供所述衬底包括：在所述衬底上沉积所述第一介电材料层；在所述第一介电材料层中形成第一沟槽；在所述第一沟槽中填充导电材料；以及对所述第一导电材料和所述第一介电材料层实施化学机械抛光(CMP)工艺以使所述第一导电部件的顶面与所述第一介电材料层的顶面共面。
在上述方法中，所述蚀刻停止层共形于所述凹进的沟槽并且具有在所述凹进的沟槽中的下降部分。
在上述方法中，所述第二介电材料层包括低k介电材料膜和位于低k介电材料层上的无氮抗反射涂层(NFARC)膜。
在上述方法中，所述第一导电部件是金属线；以及所述第二导电部件是接合在所述金属线上的通孔部件。
在上述方法中，在所述第二介电材料层中形成所述开口包括：在所述第二介电材料层上形成第一图案化的掩模，其中，所述第一图案化的掩模包括限定用于第三导电部件的第一区域的第一开口；在所述第二介电材料层上形成第二图案化的掩模，其中，所述第二图案化的掩模包括限定用于所述第二导电部件的第二区域的第二开口；穿过所述第二图案化的掩模的所述第二开口，对所述第二介电材料层实施第一蚀刻工艺，从而在所述第二开口内凹进所述第二介电材料层；以及穿过所述第一图案化的掩模的所述第一开口，对所述第二介电材料层实施第二蚀刻工艺，从而在所述第二介电材料层的下部中形成通孔开口并且在所述第二介电材料层的上部中形成沟槽。
在上述方法中，在所述第二介电材料层的所述开口中形成所述第二导电部件包括：在所述通孔开口中形成通孔部件并且所述沟槽中形成上部金属线，其中，所述通孔部件将所述第一导电部件垂直地连接至所述上部金属线。
在上述方法中，在所述第二介电材料层的所述开口中形成所述第二导电部件包括：在所述开口中形成阻挡层；在所述阻挡层上形成铜晶种层；通过镀用铜填充在所述开口中；以及实施化学机械抛光(CMP)工艺以去除在所述第二介电材料层上的过量的铜。
根据本发明的另一些实施例，还提供了一种制造集成电路的方法，包括：提供衬底，所述衬底具有嵌入在第一介电材料层中的下面的导电部件；选择性地蚀刻所述下面的导电部件，从而在所述第一介电材料层中形成凹进的沟槽，其中，所述凹进的沟槽与所述下面的导电部件垂直地对准；在所述第一介电材料层上、在所述下面的导电部件上和在所述凹进的沟槽的侧壁上形成蚀刻停止层；在所述蚀刻停止层上形成第二介电材料层；在所述第二介电材料层上形成第一图案化的掩模，其中，所述第一图案化的掩模包括限定用于上面的导电部件的第一区域的第一开口；在所述第二介电材料层上形成第二图案化的掩模，其中，所述第二图案化的掩模包括限定用于通孔部件的第二区域的第二开口；穿过所述第二图案化的掩模的所述第二开口，对所述第二介电材料层实施第一蚀刻工艺，从而在所述第二开口内凹进所述第二介电材料层；去除所述第二图案化的掩模；穿过所述第一图案化的掩模的所述第一开口，对所述第二介电材料层实施第二蚀刻工艺，从而在所述第二介电材料层的下部中形成通孔开口并且在所述第二介电材料层的上部中形成沟槽；以及在所述沟槽和所述通孔开口中填充导电材料，从而在所述通孔开口中形成通孔部件并且在所述第二介电材料层的所述沟槽中形成上面的导电部件，其中，所述通孔部件电连接所述下面的导电部件和所述上面的导电部件。
在上述方法中，形成所述第一图案化的掩模包括：通过包括沉积硬掩模材料层的第一工序形成图案化的硬掩模；通过第一光刻工艺形成图案化的光刻胶层；以及蚀刻所述硬掩模材料层；以及形成所述第二图案化的掩模包括通过第二光刻工艺形成图案化的光刻胶层。
在上述方法中，选择性蚀刻所述第一导电部件部分地去除所述第一导电部件，从而使得所述第一导电部件具有低于所述第一介电材料层的顶面的凹进的顶面。
在上述方法中，形成所述蚀刻停止层包括：在所述凹进的沟槽中沉积所述蚀刻停止层，其中，所述蚀刻停止层共形于所述凹进的沟槽并且所述蚀刻停止层在组成上不同于所述第二介电材料层，以使所述第二蚀刻工艺停止在所述蚀刻停止层上。
根据本发明的又一些实施例，还提供了一种集成电路(IC)结构，包括：第一介电材料层，位于衬底上；下面的导电部件，设置在所述第一介电材料层中并且从所述第一介电材料层的顶面凹进；蚀刻停止层，设置在所述第一介电材料层和所述下面的导电部件上，其中，所述蚀刻停止层具有与所述下面的导电部件对准的下降部分，并且所述下降部分位于所述第一介电材料层的顶面下方；第二介电材料层，设置在所述蚀刻停止层上；以及上面的导电部件，形成在所述第二介电材料层中，接合在所述下面的导电部件上并且与所述下面的导电部件电连接。
在上述集成电路结构中，所述上面的导电部件的底面低于所述第一介电材料层的顶面。
在上述集成电路结构中，所述蚀刻停止层的所述下降部分包括：侧壁部分和底部部分，所述底部部分设置在所述下面的导电部件上；所述蚀刻停止层包括设置在所述第一介电材料层上的平坦部分；以及所述底部部分的顶面低于所述平坦部分的底面。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造集成电路的方法，包括：
提供衬底，所述衬底具有位于第一介电材料层中的第一导电部件；
选择性地蚀刻所述第一导电部件，从而在所述第一导电部件上形成凹进的沟槽；
在所述第一介电材料层上、在所述第一导电部件上和在所述凹进的沟槽的侧壁上形成蚀刻停止层；
在所述蚀刻停止层上形成第二介电材料层；
在所述第二介电材料层中形成开口；以及
在所述第二介电材料层的开口中形成第二导电部件，其中，所述第二导电部件与所述第一导电部件电连接。
2.根据权利要求1所述的方法，其中，提供所述衬底包括：
在所述衬底上沉积所述第一介电材料层；
在所述第一介电材料层中形成第一沟槽；
在所述第一沟槽中填充金属；以及
对所述金属和所述第一介电材料层实施化学机械抛光(CMP)工艺以使所述第一导电部件的顶面与所述第一介电材料层的顶面共面。
3.根据权利要求2所述的方法，其中，在所述第二介电材料层中形成所述开口包括：
在所述第二介电材料层上形成图案化的掩模层，其中，所述图案化的掩模层包括暴露出所述第二介电材料层的掩模开口；以及
对所述第二介电材料层实施第一蚀刻工艺，从而在所述第二介电材料层中形成所述开口。
4.根据权利要求1所述的方法，其中，选择性蚀刻所述第一导电部件部分地去除所述第一导电部件，从而使得所述第一导电部件具有低于所述第一介电材料层的顶面的凹进的顶面。
5.根据权利要求4所述的方法，其中，
所述第一导电部件包括铜；以及
选择性地蚀刻所述第一导电部件包括使用选自由CH4、H2和它们的组合组成的组的蚀刻气体的干蚀刻工艺。
6.根据权利要求5所述的方法，其中，选择性地蚀刻所述第一导电部件包括使用选自由CH4和Ar的混合物；CH4和N2的混合物；H2和Ar的混合物；H2和N2的混合物和它们的组合组成的组的气体的干蚀刻工艺。
7.根据权利要求1所述的方法，其中，提供所述衬底包括：
在所述衬底上沉积所述第一介电材料层；
在所述第一介电材料层中形成第一沟槽；
在所述第一沟槽中填充导电材料；以及
对所述第一导电材料和所述第一介电材料层实施化学机械抛光(CMP)工艺以使所述第一导电部件的顶面与所述第一介电材料层的顶面共面。
8.根据权利要求1所述的方法，其中，所述蚀刻停止层共形于所述凹进的沟槽并且具有在所述凹进的沟槽中的下降部分。
9.一种制造集成电路的方法，包括：
提供衬底，所述衬底具有嵌入在第一介电材料层中的下面的导电部件；
选择性地蚀刻所述下面的导电部件，从而在所述第一介电材料层中形成凹进的沟槽，其中，所述凹进的沟槽与所述下面的导电部件垂直地对准；
在所述第一介电材料层上、在所述下面的导电部件上和在所述凹进的沟槽的侧壁上形成蚀刻停止层；
在所述蚀刻停止层上形成第二介电材料层；
在所述第二介电材料层上形成第一图案化的掩模，其中，所述第一图案化的掩模包括限定用于上面的导电部件的第一区域的第一开口；
在所述第二介电材料层上形成第二图案化的掩模，其中，所述第二图案化的掩模包括限定用于通孔部件的第二区域的第二开口；
穿过所述第二图案化的掩模的所述第二开口，对所述第二介电材料层实施第一蚀刻工艺，从而在所述第二开口内凹进所述第二介电材料层；
去除所述第二图案化的掩模；
穿过所述第一图案化的掩模的所述第一开口，对所述第二介电材料层实施第二蚀刻工艺，从而在所述第二介电材料层的下部中形成通孔开口并且在所述第二介电材料层的上部中形成沟槽；以及
在所述沟槽和所述通孔开口中填充导电材料，从而在所述通孔开口中形成通孔部件并且在所述第二介电材料层的所述沟槽中形成上面的导电部件，其中，所述通孔部件电连接所述下面的导电部件和所述上面的导电部件。
10.一种集成电路(IC)结构，包括：
第一介电材料层，位于衬底上；
下面的导电部件，设置在所述第一介电材料层中并且从所述第一介电材料层的顶面凹进；
蚀刻停止层，设置在所述第一介电材料层和所述下面的导电部件上，其中，所述蚀刻停止层具有与所述下面的导电部件对准的下降部分，并且所述下降部分位于所述第一介电材料层的顶面下方；
第二介电材料层，设置在所述蚀刻停止层上；以及
上面的导电部件，形成在所述第二介电材料层中，接合在所述下面的导电部件上并且与所述下面的导电部件电连接。
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