CN112349650A - 大马士革结构及其制备方法 - Google Patents
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Abstract
本发明提供一种大马士革结构及其制备方法，大马士革结构包括：半导体衬底及位于半导体衬底上的介电层，半导体衬底包括金属导电层；通孔及沟槽，通孔及沟槽位于介电层中，且通孔显露金属导电层，通孔与沟槽相连通，通孔的宽度小于沟槽的宽度；石墨烯层，石墨烯层覆盖通孔及沟槽的底部及侧壁；金属层，金属层覆盖石墨烯层，且金属层填满通孔及沟槽。本发明通过制备包括石墨烯层的大马士革结构，以有效降低金属层的电迁移，可制备满足高节点的制程需要的大马士革结构。
Description
技术领域
本发明属于半导体集成电路制造工艺技术领域，涉及一种大马士革结构及其制备方法。
背景技术
在半导体产业中，通常使用“技术节点”这一术语描述在芯片制造中使用的关键尺寸(CD)，即芯片上的最小特征尺寸。其中，在0.13μm节点以上的制程中，通常采用铝(Al)作为生产线后端(back end of line，BEOL)金属互连线的材料。而进入到90nm节点及以下的制程时，随着金属互连线的层数和长度的迅速增加以及金属互连线的宽度的减小，Al金属互连线的电阻增加，导致互连时间延迟，信号衰减及串扰增加，同时电迁移和应力效应加剧，严重影响了电路的可靠性，而金属铜(Cu)由于具有较小的电阻率和电迁移率，因此，Cu成为深亚微米时代的后道金属的首选材料。
传统的集成电路的金属互连线是以刻蚀金属层的方式制作的，然后进行介电层的填充、介电层的化学机械抛光，重复上述工序，进而形成多层金属的叠加。但是由于Cu的干法刻蚀较为困难，刻蚀的残留物难以抽吸，所以需采用镶嵌技术即大马士革工艺制作Cu金属互连线。大马士革工艺是首先在介电层上刻蚀金属导线槽，然后填充金属，再对金属进行机械抛光，重复上述工序，进而进行多层金属的叠加。
随着集成电路工艺的不断发展和进步，高节点成为目前半导体行业研究的热点，如22nm节点、16nm节点、14nm节点等，CD的不断缩小，使得芯片上金属互连线的截面积和线间距持续下降。在进行22nm节点及以下的探索中发现，金属互连线所需的电流密度将超出Cu金属互连线在因电迁移失效前所携带的最大电流密度6·106A/cm2，因而，目前的Cu金属互连线的大马士革结构已不能满足高节点的制程的需要。
综上，开发一种新型的大马士革结构及其制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种大马士革结构及其制备方法，用于解决现有技术中Cu金属互连线的大马士革结构不能满足高节点的制程的需要的问题。
为实现上述目的及其他相关目的，本发明提供一种大马士革结构的制备方法，包括以下步骤：
提供半导体衬底，所述半导体衬底包括金属导电层；
于所述半导体衬底上依次形成介电层及硬掩膜；
于所述硬掩膜上形成第一光刻胶，并图形化所述第一光刻胶；
以所述第一光刻胶作为掩膜，刻蚀所述硬掩膜，在所述硬掩膜中形成贯穿所述硬掩膜的第一开口；
去除所述第一光刻胶，形成第二光刻胶，并图形化所述第二光刻胶；
以所述第二光刻胶作为掩膜，刻蚀所述介电层，在所述介电层中形成第二开口，所述第二开口与所述第一开口相连通，且所述第二开口的宽度小于所述第一开口的宽度；
去除所述第二光刻胶，以所述硬掩膜作为掩膜，刻蚀所述介电层，通过所述第一开口形成沟槽，且通过所述第二开口形成显露所述金属导电层的通孔；
去除所述硬掩膜，形成石墨烯层，所述石墨烯层覆盖所述通孔及沟槽的底部及侧壁；
形成金属层，所述金属层覆盖所述石墨烯层，且所述金属层填满所述通孔及沟槽。
可选地，还包括在所述半导体衬底的上表面形成阻挡层的步骤；还包括在所述硬掩膜的上表面及下表面中的一种或组合形成介质层的步骤。
可选地，制备所述石墨烯层的方法包括在紫外线、等离子体、微波中的一种的作用下，在温度范围包括250℃～900℃，反应气体包括CO、C2H4、CH4、C3H6、C6H6中的一种的条件下制备。
可选地，所述金属层包括Cu金属层、Co金属层、Ru金属层中的一种；形成所述金属层的方法包括PVD、CVD、ALD、蒸镀、溅镀、电镀中的一种。
可选地，当采用电镀法形成所述金属层时，在形成所述金属层之前还包括形成金属种子层的步骤；所述金属种子层包括Cu金属种子层、Co金属种子层、Ru金属种子层中的一种；形成所述金属种子层的方法包括PVD、CVD、ALD中的一种；所述金属种子层的厚度包括
可选地，形成所述石墨烯层之前还包括依次形成金属阻挡层及金属催化层的步骤。
可选地，所述金属催化层包括Cu金属催化层、Ta金属催化层、Ti金属催化层、Fe金属催化层、Co金属催化层、Mo金属催化层、Ni金属催化层、W金属催化层、Cr金属催化层、TiSi2金属催化层、ZrSi2金属催化层、CoSi2金属催化层、NiSi金属催化层、NiSi2金属催化层、MgO金属催化层、Al2O3金属催化层中的一种或组合；形成所述金属催化层的方法包括PVD、CVD、ALD、蒸镀、溅镀、电镀中的一种或组合。
可选地，形成所述金属阻挡层之后及形成所述金属催化层之前还包括清洗的步骤，清洗液包括RCA、SC1、SC2、HF中的一种。
可选地，形成所述金属催化层之后还包括退火的步骤，其中，退火方法包括浸渍退火、脉冲退火及炉管退火中的一种；退火温度包括200℃～800℃；退火气体包括N2、Ar、NH3、O2、He中的一种或组合。
本发明还提供一种大马士革结构，所述大马士革结构包括：
半导体衬底及位于所述半导体衬底上的介电层，所述半导体衬底包括金属导电层；
通孔及沟槽，所述通孔及沟槽位于所述介电层中，且所述通孔显露所述金属导电层，所述通孔与所述沟槽相连通，所述通孔的宽度小于所述沟槽的宽度；
石墨烯层，所述石墨烯层覆盖所述通孔及沟槽的底部及侧壁；
金属层，所述金属层覆盖所述石墨烯层，且所述金属层填满所述通孔及沟槽。
可选地，所述半导体衬底的上表面还包括阻挡层；所述介电层的上表面还包括介质层。
可选地，所述金属层包括Cu金属层、Co金属层、Ru金属层中的一种。
可选地，所述金属层与所述石墨烯层之间还包括金属种子层；所述金属种子层包括Cu金属种子层、Co金属种子层、Ru金属种子层中的一种；所述金属种子层的厚度包括
可选地，所述介电层与所述石墨烯层之间还包括与所述介电层相接触的金属阻挡层及与所述石墨烯层相接触的金属催化层。
可选地，所述金属催化层包括Cu金属催化层、Ta金属催化层、Ti金属催化层、Fe金属催化层、Co金属催化层、Mo金属催化层、Ni金属催化层、W金属催化层、Cr金属催化层、TiSi2金属催化层、ZrSi2金属催化层、CoSi2金属催化层、NiSi金属催化层、NiSi2金属催化层、MgO金属催化层、Al2O3金属催化层中的一种或组合。
如上所述，本发明的大马士革结构及其制备方法，通过制备包括石墨烯层的大马士革结构，以有效降低金属层的电迁移，可制备满足高节点的制程需要的大马士革结构。
附图说明
图1显示为本发明中制备大马士革结构的工艺流程示意图。
图2～图10显示为本发明中制备大马士革结构各步骤所呈现的结构示意图，其中，图10还显示为本发明中的大马士革结构的结构示意图。
元件标号说明
101 金属导电层
102 阻挡层
103 介电层
104 第一介质层
105 硬掩膜
106 第一介质层
107 底部抗反射层
108 第一光刻胶
109 第一开口
110 第二光刻胶
111 第二开口
112 沟槽
113 通孔
114 金属阻挡层
115 金属催化层
116 石墨烯层
117 金属层
具体实施方式
经研究发现，石墨烯材料可以携带较高的电流密度(109A/cm2)，其晶界扩散结合能可达1.97eV，大于Cu的最大晶界扩散结合能1.2eV，且由于在高节点的半导体器件中，Cu金属所携带的电流密度已不能满足制程的需要，因此，本发明将石墨烯材料引入到大马士革结构中，以有效降低金属层的电迁移，制备满足高节点的制程所需要的大马士革结构。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1，本实施例提供一种大马士革结构的制备方法，通过在通孔及沟槽的底部及侧壁上形成石墨烯层，而后在石墨烯层上形成覆盖石墨烯层且填满通孔及沟槽的金属层，从而通过石墨烯层有效降低金属层的电迁移，制备满足高节点的制程需要的大马士革结构。
如图2～图10，示意了形成所述大马士革结构各步骤所呈现的结构示意图。
首先，如图2，提供半导体衬底，所述半导体衬底包括金属导电层101，于所述半导体衬底上依次形成介电层103、硬掩膜105及第一光刻胶108，并图形化所述第一光刻胶108。
具体的，所述半导体衬底可包括硅衬底，当然，所述半导体衬底也可以是本领域技术人员所熟知的其它衬底材料。所述半导体衬底中可包括多个半导体元件，如晶体管、电容器、整流器等，此处不作限制。需说明的是为简化示图，本实施例中，所述半导体衬底仅示意了所述金属导电层101，但并非局限于此。
具体的，所述金属导电层101的材质可包括Cu金属，但并非局限于此。所述介电层103的材质可包括低k介电层及超低k介电层中的一种，所述介电层103可由一层或多层堆叠而成，形成的工艺可包括CVD、PVD等，其中，所谓低k介电层是由介电常数小于3.9而不小于2.55的介电材料构成，如SiO2、SiOF、SiCOH、SiO、SiCO或SiCON等；所谓超低k介电层是由介电常数小于2.55的介电材料构成，如黑钻石等。所述硬掩膜105可为后续形成具有较好形貌的沟槽112做准备，金属硬掩模(metal hard mask)是一种很好的掩模材料，如TiN、Al或Gr等。本实施例中，所述金属导电层101采用Cu金属，所述介电层103采用低k介电层SiCO，所述硬掩膜105采用所述TiN层。
作为示例，还包括在所述半导体衬底的上表面形成阻挡层102的步骤；还包括在所述硬掩膜105的上表面及下表面中的一种或组合形成介质层的步骤。
具体的，如图2，所述半导体衬底的上表面具有所述阻挡层102，所述硬掩膜105的下表面包括第一介质层104，所述硬掩膜105的上表面包括第二介质层106，但并非局限于此，所述阻挡层102、第一介质层104及第二介质层106，可根据需要进行选择。所述硬掩膜105与所述第一介质层104及第二介质层106需采用选择蚀刻比较大的材料，以便于后期的蚀刻。本实施例中所述硬掩膜105采用所述TiN层，因此，所述第一介质层104及第二介质层106优选采用氧化硅层，但并非局限于此。所述阻挡层102的材质可包括氮掺杂碳化硅(NDoped SiC，NDC)、氮化铝等，其可防止所述金属导电层101扩散到上方的所述介电层103上，还可起到刻蚀停止层的作用。所述第一介质层104可对所述介电层103起到保护作用，避免在形成所述硬掩膜105及在后续工艺中进行金属层117的研磨的过程中，对所述介电层103造成损害。所述第二介质层106可避免所述硬掩膜105与所述第一光刻胶108的直接接触，避免所述第一光刻胶108中毒现象，且可避免O2与所述硬掩膜105的接触，使得所述TiN层发生反应形成TiON，改变所述TiN层的反射率。本实施例中，所述第二介质层106与所述第一光刻胶108之间还包括底部抗反射层(Bottom Anti-Reflective Coating，BARC)107。
如图3，以所述第一光刻胶108作为掩膜，刻蚀所述硬掩膜105，在所述硬掩膜105中形成贯穿所述硬掩膜105的第一开口109，并去除所述第一光刻胶108及所述底部抗反射层107。
具体的，图形化的所述第一光刻胶108可制约后期形成的所述沟槽112的区域形貌，所述第一开口109的具体形貌及尺寸可根据需要进行选择，此处不作限制。
如图4，形成第二光刻胶110，并图形化所述第二光刻胶110。
具体的，所述第二光刻胶110可选用流动性能较好的有机介电层(OrganicDielectric Layer，ODL)，以便于所述第二光刻胶110填平所述第一开口109，并使所述第二光刻胶110的表面具有较为平整的表面，使后续的光刻效果更佳。
如图5～图6，以所述第二光刻胶110作为掩膜，刻蚀所述介电层103，在所述介电层103中形成第二开口111，所述第二开口111与所述第一开口109相连通，且所述第二开口111的宽度小于所述第一开口109的宽度。去除所述第二光刻胶110，以所述硬掩膜105作为掩膜，刻蚀所述介电层103，通过所述第一开口109形成所述沟槽112，且通过所述第二开口111形成显露所述金属导电层101的通孔113。
具体的，本实施例中，通过两步刻蚀形成所述通孔113，即如图5及图6所示，其中，在完成第一步刻蚀时，所述第一开口109的底部位于所述介电层103中；在完成第二步刻蚀时，在形成所述沟槽112的同时，使得所述第一开口109的底部显露所述金属导电层101，以形成所述通孔113。但并非局限于此，如也可经过一步刻蚀，形成显露所述金属导电层101的所述第一开口109，而后以所述硬掩膜105作为掩膜，刻蚀所述介电层103形成所述沟槽112。本实施例中优选所述两步刻蚀法形成所述通孔113，由于刻蚀深宽比较小，因此可降低刻蚀形成所述通孔113的工艺难度，且在完成第一步刻蚀时，使得所述第一开口109的底部位于所述介电层103中，可降低刻蚀对所述金属导电层101的损伤。
如图7～图9，去除所述硬掩膜105，形成石墨烯层116，所述石墨烯层116覆盖所述通孔113及沟槽112的底部及侧壁。
作为示例，制备所述石墨烯层116的方法包括在紫外线、等离子体、微波中的一种的作用下，在温度范围包括250℃～900℃，反应气体包括CO、C2H4、CH4、C3H6、C6H6中的一种的条件下制备。通过所述石墨烯层116可降低后续形成的所述金属层117的电迁移，从而可满足制备高节点的制程需要。
作为示例，形成所述石墨烯层116之前还包括形成金属阻挡层114的步骤或在形成所述石墨烯层116之前还包括依次形成所述金属阻挡层114及金属催化层115的步骤。
具体的，如图7，本实施例中，首先形成所述金属阻挡层114，所述金属阻挡层114可对所述介电层103起到保护作用。之后如图8，形成所述金属催化层115，所述金属催化层115覆盖所述金属阻挡层114及所述通孔113的底部，所述金属催化层115有利于后续形成均匀分布的所述石墨烯层116。也可仅形成所述金属阻挡层114，之后形成所述石墨烯层116，此处不作过分限制。
作为示例，所述金属阻挡层114包括TiN层；所述金属催化层115包括Cu金属催化层、Ta金属催化层、Ti金属催化层、Fe金属催化层、Co金属催化层、Mo金属催化层、Ni金属催化层、W金属催化层、Cr金属催化层、TiSi2金属催化层、ZrSi2金属催化层、CoSi2金属催化层、NiSi金属催化层、NiSi2金属催化层、MgO金属催化层、Al2O3金属催化层中的一种或组合；形成所述金属催化层115的方法包括PVD、CVD、ALD、蒸镀、溅镀、电镀中的一种或组合。
作为示例，形成所述金属阻挡层114之后及形成所述金属催化层115之前还包括清洗的步骤，其中，清洗液包括RCA、SC1、SC2、HF中的一种。形成所述金属催化层115之后还包括退火的步骤，其中，退火方法包括浸渍退火、脉冲退火及炉管退火中的一种；退火温度包括200℃～800℃；退火气体包括N2、Ar、NH3、O2、He中的一种或组合。
如图10，形成所述金属层117，所述金属层117覆盖所述石墨烯层116，且所述金属层117填满所述通孔113及沟槽112。
作为示例，所述金属层117包括Cu金属层、Co金属层、Ru金属层中的一种；形成所述金属层117的方法包括PVD、CVD、ALD、蒸镀、溅镀、电镀中的一种。
作为示例，当采用电镀法形成所述金属层117时，在形成所述金属层117之前还包括形成金属种子层(未图示)的步骤；所述金属种子层包括Cu金属种子层、Co金属种子层、Ru金属种子层中的一种；形成所述金属种子层的方法包括PVD、CVD、ALD中的一种；所述金属种子层的厚度包括
具体的，在形成所述金属层117之后，还可包括退火的步骤及采用化学机械平坦化法去除多余的所述金属层117的步骤，以形成所述大马士革结构。
如图10，本实施例还提供一种大马士革结构，所述大马士革结构可采用上述制备方法制备，但并非局限于此。
具体的，所述大马士革结构包括：半导体衬底及位于所述半导体衬底上的介电层103，所述半导体衬底包括金属导电层101；通孔113及沟槽112，所述通孔113及沟槽112位于所述介电层103中，且所述通孔113显露所述金属导电层101，所述通孔113与所述沟槽112相连通，所述通孔113的宽度小于所述沟槽112的宽度；石墨烯层116，所述石墨烯层116覆盖所述通孔113及沟槽112的底部及侧壁；金属层117，所述金属层117覆盖所述石墨烯层116，且所述金属层117填满所述通孔113及沟槽112。
作为示例，所述半导体衬底的上表面还包括阻挡层102；所述介电层103的上表面还包括介质层，即第一介质层104。
作为示例，所述金属层117包括Cu金属层、Co金属层、Ru金属层中的一种。
作为示例，所述金属层117与所述石墨烯层116之间还包括金属种子层(未图示)；所述金属种子层包括Cu金属种子层、Co金属种子层、Ru金属种子层中的一种；所述金属种子层的厚度包括
作为示例，所述介电层103与所述石墨烯层116之间还包括与所述介电层103相接触的金属阻挡层114；或所述介电层103与所述石墨烯层116之间还包括与所述介电层103相接触的所述金属阻挡层114及与所述石墨烯层116相接触的金属催化层115。
作为示例，所述金属催化层115包括Cu金属催化层、Ta金属催化层、Ti金属催化层、Fe金属催化层、Co金属催化层、Mo金属催化层、Ni金属催化层、W金属催化层、Cr金属催化层、TiSi2金属催化层、ZrSi2金属催化层、CoSi2金属催化层、NiSi金属催化层、NiSi2金属催化层、MgO金属催化层、Al2O3金属催化层中的一种或组合。
综上所述，本发明的大马士革结构及其制备方法，通过制备包括石墨烯层的大马士革结构，以有效降低金属层的电迁移，可制备满足高节点的制程需要的大马士革结构。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种大马士革结构的制备方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底包括金属导电层；
于所述半导体衬底上依次形成介电层及硬掩膜；
于所述硬掩膜上形成第一光刻胶，并图形化所述第一光刻胶；
以所述第一光刻胶作为掩膜，刻蚀所述硬掩膜，在所述硬掩膜中形成贯穿所述硬掩膜的第一开口；
去除所述第一光刻胶，形成第二光刻胶，并图形化所述第二光刻胶；
以所述第二光刻胶作为掩膜，刻蚀所述介电层，在所述介电层中形成第二开口，所述第二开口与所述第一开口相连通，且所述第二开口的宽度小于所述第一开口的宽度；
去除所述第二光刻胶，以所述硬掩膜作为掩膜，刻蚀所述介电层，通过所述第一开口形成沟槽，且通过所述第二开口形成显露所述金属导电层的通孔；
去除所述硬掩膜，形成石墨烯层，所述石墨烯层覆盖所述通孔及沟槽的底部及侧壁；
形成金属层，所述金属层覆盖所述石墨烯层，且所述金属层填满所述通孔及沟槽。
2.根据权利要求1所述的大马士革结构的制备方法，其特征在于：还包括在所述半导体衬底的上表面形成阻挡层的步骤；还包括在所述硬掩膜的上表面及下表面中的一种或组合形成介质层的步骤。
3.根据权利要求1所述的大马士革结构的制备方法，其特征在于：制备所述石墨烯层的方法包括在紫外线、等离子体、微波中的一种的作用下，在温度范围包括250℃～900℃，反应气体包括CO、C2H4、CH4、C3H6、C6H6中的一种的条件下制备。
4.根据权利要求1所述的大马士革结构的制备方法，其特征在于：所述金属层包括Cu金属层、Co金属层、Ru金属层中的一种；形成所述金属层的方法包括PVD、CVD、ALD、蒸镀、溅镀、电镀中的一种。
5.根据权利要求4所述的大马士革结构的制备方法，其特征在于：当采用电镀法形成所述金属层时，在形成所述金属层之前还包括形成金属种子层的步骤；所述金属种子层包括Cu金属种子层、Co金属种子层、Ru金属种子层中的一种；形成所述金属种子层的方法包括PVD、CVD、ALD中的一种；所述金属种子层的厚度包括
6.根据权利要求1所述的大马士革结构的制备方法，其特征在于：形成所述石墨烯层之前还包括依次形成金属阻挡层及金属催化层的步骤。
7.根据权利要求6所述的大马士革结构的制备方法，其特征在于：所述金属催化层包括Cu金属催化层、Ta金属催化层、Ti金属催化层、Fe金属催化层、Co金属催化层、Mo金属催化层、Ni金属催化层、W金属催化层、Cr金属催化层、TiSi2金属催化层、ZrSi2金属催化层、CoSi2金属催化层、NiSi金属催化层、NiSi2金属催化层、MgO金属催化层、Al2O3金属催化层中的一种或组合；形成所述金属催化层的方法包括PVD、CVD、ALD、蒸镀、溅镀、电镀中的一种或组合。
8.根据权利要求6所述的大马士革结构的制备方法，其特征在于：形成所述金属阻挡层之后及形成所述金属催化层之前还包括清洗的步骤，清洗液包括RCA、SC1、SC2、HF中的一种。
9.根据权利要求6所述的大马士革结构的制备方法，其特征在于：形成所述金属催化层之后还包括退火的步骤，其中，退火方法包括浸渍退火、脉冲退火及炉管退火中的一种；退火温度包括200℃～800℃；退火气体包括N2、Ar、NH3、O2、He中的一种或组合。
10.一种大马士革结构，其特征在于，所述大马士革结构包括：
半导体衬底及位于所述半导体衬底上的介电层，所述半导体衬底包括金属导电层；
通孔及沟槽，所述通孔及沟槽位于所述介电层中，且所述通孔显露所述金属导电层，所述通孔与所述沟槽相连通，所述通孔的宽度小于所述沟槽的宽度；
石墨烯层，所述石墨烯层覆盖所述通孔及沟槽的底部及侧壁；
金属层，所述金属层覆盖所述石墨烯层，且所述金属层填满所述通孔及沟槽。
11.根据权利要求10所述的大马士革结构，其特征在于：所述半导体衬底的上表面还包括阻挡层；所述介电层的上表面还包括介质层。
12.根据权利要求10所述的大马士革结构，其特征在于：所述金属层包括Cu金属层、Co金属层、Ru金属层中的一种。
13.根据权利要求12所述的大马士革结构，其特征在于：所述金属层与所述石墨烯层之间还包括金属种子层；所述金属种子层包括Cu金属种子层、Co金属种子层、Ru金属种子层中的一种；所述金属种子层的厚度包括
14.根据权利要求10所述的大马士革结构，其特征在于：所述介电层与所述石墨烯层之间还包括与所述介电层相接触的金属阻挡层及与所述石墨烯层相接触的金属催化层。
15.根据权利要求14所述的大马士革结构，其特征在于：所述金属催化层包括Cu金属催化层、Ta金属催化层、Ti金属催化层、Fe金属催化层、Co金属催化层、Mo金属催化层、Ni金属催化层、W金属催化层、Cr金属催化层、TiSi2金属催化层、ZrSi2金属催化层、CoSi2金属催化层、NiSi金属催化层、NiSi2金属催化层、MgO金属催化层、Al2O3金属催化层中的一种或组合。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20210209 |