KR20180033483A - 반도체 디바이스용 인터커넥트 구조 - Google Patents

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KR20180033483A
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layer
integrated circuit
circuit structure
conductive
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한 쿠오
청 치 코
녕 예 양
후 밍 후앙
치 밍 차이
리앙 광 첸
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Abstract

반도체 디바이스용의 인터커넥트 및 인터커넥트의 형성 방법이 제공된다. 인터커넥트는, 유전체층의 상면을 처리하여 고밀도층을 생성함으로써 형성된다. 처리는, 예컨대, HMDS(hexamethyldisilazane), TMSDEA(trimethylsilydiethylamine) 또는 OTMSA(trimethylsilylacetate)을 이용하여 고밀도의 단층을 형성하는 것을 포함할 수 있다. 처리 후에, 유전체층을 패턴화하여 개구를 형성할 수 있고, 이어서 이들 개구를 도전성 재료에 의해 충전한다. 예컨대, 화학 기계 연마를 이용하여 과잉의 도전성 재료를 제거할 수 있다.

Description

반도체 디바이스용 인터커넥트 구조{INTERCONNECT STRUCTURE FOR SEMICONDUCTOR DEVICES}
본 발명은, 반도체 디바이스용 인터커넥트 구조에 관한 것이다.
집적 회로 분야에 있어서, 금속 라인 및 비아를 갖는 인터커넥트 구조를 형성하기 위하여 공통적으로 사용되는 방법은, "다마신(damascene)"으로서 알려져 있다. 일반적으로, 이 방법은, 유전체층에 개구를 형성하는 것을 포함하며, 이 개구는, 상하로 간격을 두고 있는 금속화층을 분리한다. 개구는 통상적으로 리소그래피 및 에칭 기술을 이용하여 형성된다. 형성 후에, 개구는 구리 또는 구리 합금으로 충전된다. 그 후, 유전체층 상의 과잉의 구리가 화학 기계 연마(CMP)에 의해 제거된다. 남아 있는 구리 또는 구리 합금은, 비아 및/또는 금속 라인을 형성한다.
구리는 그 저항성이 낮기 때문에 다마신 구조에 공통적으로 사용되고 있다. 통상적으로, 인터커넥트 구조는 복수의 금속화층으로 형성되어 있고, 각각의 금속화층은, 복수의 구리 라인을 구비한다. 상이한 금속화층에 있어서의 구리 라인은, 비아에 의해 상호 연결된다. 그 전기적 특성으로 인하여 일반적으로 구리가 바람직하지만, 다른 재료를 사용할 수도 있다.
본 발명 및 그 이점을 보다 완전하게 이해할 수 있도록, 첨부 도면과 관련하여 이하의 상세한 설명을 참고로 한다.
도 1 내지 도 4는, 실시형태에 따른 반도체 디바이스의 제조에 있어서의 여러 중간 단계를 나타내고 있다.
도 5는, 실시형태에 따른 반도체 디바이스를 형성하는 방법을 나타내는 흐름도이다.
이하에서, 개시된 실시형태를 이용하여 상세하게 설명한다. 그러나 본 발명이, 다양한 특정의 상황에 있어서 구체화될 수 있는 많은 적용 가능한 발명의 개념을 제공하는 것을 이해해야 한다. 설명하는 특정의 실시형태는 발명을 작성하여 사용하기 위한 특정의 방법의 단순한 예시이며, 발명의 범위를 한정하는 것은 아니다.
집적 회로의 금속화층에 있어서의 금속 피처(features)를 형성하는 방법이 제공된다. 본 발명의 제조 실시형태의 중간 단계를 예시한다. 본 발명의 다양한 도시 및 예시적인 실시형태 전체에 있어서는, 동일 도면부호가 동일 요소를 지시하는데 사용되고 있다.
도 1 내지 도 4는, 실시형태에 따른 반도체 디바이스를 형성하는 방법의 여러 중간 단계를 도시하고 있다. 먼저 도 1을 참조하면, 제1 유전체층(102)이 위에 형성되어 있는 웨이퍼(100)가 도시되어 있다. 웨이퍼(100)는 제1 유전체층(102) 아래에 기판(명시적으로 도시 생략)을 포함할 수 있으며, 예컨대, SOI(semiconductor-on-insulator) 기판의 벌크 실리콘의 도핑되거나 도핑되지 않은 또는 활성의 층을 포함할 수도 있다. 일반적으로, SOI 기판은, 실리콘 등의 반도체 재료로 이루어지고 절연체층 위에 형성되는 층을 포함한다. 절연체층은, 예컨대 매립 산화물(BOX; buried oxide)층 또는 실리콘 산화물층일 수도 있다. 절연체층은 기판, 통상적으로는, 실리콘 또는 유리 기판 상에 마련된다. 다층 또는 구배 기판(gradient substrate) 등의 다른 기판을 사용할 수도 있다.
실시형태에 있어서, 기판 상에 형성되는 전기 회로는, 특정의 용례에 적합한 임의의 유형의 회로일 수 있다. 실시형태에 있어서, 전기 회로는 기판 상에 형성된 전기 디바이스를 포함하고, 전기 디바이스 위에 하나 이상의 유전체층을 갖는다. 본원 명세서에서 언급하는 것과 같은 금속층을 상부의 유전체층들 사이에 형성하여, 전기 디바이스들 사이에서 전기 신호를 보낸다. 전기 디바이스는 하나 이상의 유전체층에 형성될 수도 있다.
예컨대, 전기 회로는, 트랜지스터, 캐패시터, 레지스터, 다이오드, 포토다이오드, 퓨즈 등과 같은, 다양한 N형 금속 산화막 반도체(NMOS) 및/또는 P형 산화막 반도체(PMOS) 디바이스를 포함하며, 이들은 서로 연결되어 하나 이상의 기능을 구현할 수 있다. 이들 기능으로는, 메모리 구조, 처리 구조, 센서, 증폭기, 배전(配電), 입출력 회로 등을 포함할 수 있다. 당업자는, 상기 예들이 일부 예시적인 실시형태의 용례를 추가로 설명하기 위하여 예시 목적으로 제공되는 것이며 본 발명을 제한할 의도는 전혀 없다는 것을 이해할 것이다. 소정의 용례에 따라 적절하게 다른 회로를 사용할 수도 있다.
예컨대, 제1 유전체층(102)은, 스피닝, 화학 기상 증착(CVD), 플라즈마 지원 CVD(PECVD) 등과 같은 임의의 적절한 방법에 의하여, 산질화실리콘, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 그 화합물, 복합물 및 조합물 등과 같은 로우-k 유전체 재료(이산화실리콘보다 낮은 유전율을 갖는 재료)로 형성될 수 있다. k=2.5~2.6 등의 울트라 로우-k 재료(예컨대, 약 2.9 미만의 유전율을 갖는 재료) 등과 같은 다른 재료를 사용할 수도 있다. 이들 재료 및 공정은 예로서 제공되는 것이며, 다른 재료 및 공정을 사용할 수도 있다.
도 1에도 도시된 바와 같이, 제1 유전체층(102)에는 도전성 소자(104)가 형성된다. 도전성 소자(104)는, 예컨대, 포토리소그래피 기술을 이용하여 제1 유전체층(102)에 개구를 마련함으로써 형성될 수 있다. 일반적으로, 포토리소그래피 기술은, 포토레지스트 재료(도시 생략)를 도포하고 원하는 패턴에 따라 포토레지스트 재료를 노광하는 것을 포함한다. 그 후, 포토레지스트 재료를 현상하여 포토레지스트 재료의 일부를 제거함으로써, 하부의 재료를 원하는 패턴에 따라 노광한다. 나머지 포토레지스트 재료는, 개구를 형성하기 위하여 실행되는 에칭 등의 후속 처리 단계로부터 하부의 재료를 보호하며, 이 개구에 있어서는, 도전성 소자(104)가 제1 유전체층(102)에 형성되도록 되어 있다. 에칭 공정은, 습식 또는 건식 에칭 공정, 또는 이방성 또는 등방성 에칭 공정일 수 있으며, 예컨대, 이방성 건식 에칭 공정일 수 있다. 제1 유전체층(102)에 개구를 형성한 후에, 도전성 재료를 퇴적하여 개구를 채울 수 있다. 도전성 소자(104)는 금속, 원소 금속, 전이 금속 등을 포함할 수 있으며, 예컨대 구리 인터커넥트를 포함할 수 있다. 또한, 도전성 소자(104)는 하나 이상의 배리어/접착층을 포함할 수 있다.
선택적으로, 일 실시형태에 있어서, 제1 유전체층(102) 및 도전성 소자(104) 위에는, 에칭 정지층(ESL; 106)이 있다. 일반적으로, 에칭 정지층은, 비아 및/또는 컨택트를 형성할 때에 에칭 공정을 정지시키는 메카니즘을 제공한다. 에칭 정지층은 인접 층들, 예컨대 하부의 제1 유전체층(102) 또는 기판과 상이한 에칭 선택도를 갖는 유전체 재료로 형성된다. 일 실시형태에 있어서, 에칭 정지층은, CVD 또는 PECVD 기술에 의해 성막되는, SiN, SiCN, SiCO, CN 및 이들의 조합 등으로 형성될 수 있다.
일 실시형태에 있어서, ESL(106) 위에는, 제2 유전체층(108)이 있다. 이하에서 보다 상세하게 설명하는 바와 같이, 제2 유전체층(108)은, 예컨대 도전성 라인 및/또는 비아를 형성하기 위하여 후속하여 패터닝되는 층이다. 예컨대, 제2 유전체층(108)은, 도전성 소자(104)로 연장되는 비아를 형성하도록, 그리고 여러 전기 소자를 상호 연결하는 도전성 라인을 형성하도록 패터닝될 수 있다.
제2 유전체층(108)은, 제1 유전체층(102)을 형성하는데 사용된 것과 유사한 공정을 이용하여 유사한 재료로 형성될 수도 있지만, 다른 재료 및 공정을 이용할 수도 있다. 또한, 제1 유전체층(102)은, 제2 유전체층(108)을 형성하는데 사용된 것과 동일한 재료 또는 상이한 재료로 형성될 수 있다.
제1 유전체층(102) 및 도전성 소자(104)는, 예시 목적으로 도시되어 있는 것에 유의한다. 다른 실시형태에 있어서, 제1 유전체층(102)은, ESL(106)을 갖거나 갖지 않는 반도체 기판으로 대체될 수도 있다. 예컨대, 다른 실시형태에 있어서, 제2 유전체층(108; 패터닝 대상의 층)은, 전기 디바이스가 위에 형성되어 있는 기판 위에 형성된 층간 유전체층이다. 이 실시형태에 있어서, 선택적인 ESL(106)은, 예컨대, 기판 상에 형성된 트랜지스터의 위에 형성된 질화실리콘 컨택트 에칭 정지층/응력층일 수 있다. 후속하여, 제2 유전체층(108)이, 트랜지스터에 대한 소스 또는 드레인 컨택트 등의 전기 디바이스에 대한 컨택트를 형성하도록 패터닝된다.
일 실시형태에 있어서, 제2 유전체층(108)의 노출된 표면에 대하여, 소수성 표면을 형성하거나 또는 표면의 친수성을 제거하는 공정을 실행한다. 도 1은, 고밀도의 단층(109)이 제2 유전체층(108)의 위에 형성되어 있는 실시형태를 도시한다. 고밀도의 단층(109)은, 예컨대 HMDS(hexamethyldisilazane), TMSDEA(trimethylsilydiethylamine) 또는 OTMSA(trimethylsilylacetate)을 이용하여 형성될 수 있다. 고밀도의 단층(109)은, 하부의 제2 유전체층(108)보다 높은 밀도를 나타낸다. 일반적으로, 로우-k 유전체 재료는 약 0.9 g/cm3 내지 약 1.4 g/cm3의 밀도를 갖는다. 예컨대, 제2 유전체층(108)이 약 1.0 g/cm3의 밀도를 갖는 재료로 형성되는 경우, 고밀도 단층(109)은 1.0 g/cm3을 넘는 밀도를 갖는다.
일 실시형태에 있어서, 제2 유전체층(108)은, 웨이퍼를 처리 챔버 내에 배치하고, 제2 유전체층(108)을, 90℃ 이상(예컨대 약 90℃ 내지 약 180℃)의 온도의 HMDS 증기에 약 20분 내지 약 40분, 예컨대 약 30분의 처리 시간동안 노출시킴으로써 HMDS에 의해 처리될 수도 있다. HMDS 증기는 순수 HMDS일 수도 있고, 약 10 mmHg 내지 약 30 mmHg의 분압에서 약 5% 내지 약 10%의 HMDS 농도를 얻도록 톨루엔, 벤젠 등으로 희석된 HMDS일 수도 있다. 또한, 처리 챔버는 약 1 mtorr의 분압 등의, 저농도의 O2를 더 포함할 수 있다. TMSDEA 용액에 침지한 후에, 탈이온수 린스, 이소프로필 알콜(IPA) 린스 및/또는 아세톤 린스 등의 세정 공정을 실행하여 미반응의 부분을 제거할 수도 있다.
다른 실시형태에 있어서, 제2 유전체층(108)은, 웨이퍼를 90℃ 이상(예컨대 약 90℃ 내지 약 180℃)의 온도의 희석 TMSDEA 용액의 조(bath)에, 약 20분 내지 약 40분, 예컨대 약 30분의 처리 시간동안 침지시킴으로써 TMSDEA에 의해 처리된다. 또한, 처리 챔버는 약 1 mtorr의 분압 등의, 저농도의 O2를 더 포함할 수도 있다. TMSDEA 용액에 침지한 후에, 탈이온수 린스, 이소프로필 알콜(IPA) 린스 및/또는 아세톤 린스 등의 세정 공정을 실행하여 미반응의 부분을 제거할 수도 있다.
다른 실시형태에 있어서, 제2 유전체층은, 웨이퍼를 90℃ 이상(예컨대 약 90℃ 내지 약 180℃)의 온도의 희석 OTMSA 용액의 조(bath)에, 약 20분 내지 약 40분, 예컨대 약 30분의 처리 시간동안 침지시킴으로써 OTMSA에 의해 처리된다. 또한, 처리 챔버는 약 1 mtorr의 분압 등의, 저농도의 O2를 더 포함할 수도 있다. OTMSA 용액에 침지한 후에, 탈이온수 린스, 이소프로필 알콜(IPA) 린스 및/또는 아세톤 린스 등의 세정 공정을 실행하여 미반응의 부분을 제거할 수도 있다.
이들 실시형태에 있어서, 말단의 OH기는 Si(CH3)3기로 대체되어, 고밀도의 단층을 형성한다. 빈번한 후속 CMP 공정의 결과로, 하지층의 표면에 Cu2+/Cu+ 잔류물이 생겨, 경시 절연 파괴(TDDB; time dependent dielectric breakdown) 및 파괴 전압(VBD; breakdown voltage) 이슈를 야기한다. 이것은 특히, 인터커넥트들 사이의 거리, 예컨대 인터커넥트 피치 크기가 축소되는, 약 20 nm 이하와 같이 기술 노드가 작아질수록 문제로 된다.
도 1은, 후속 에칭 공정에서 사용되는 패턴화된 마스크(110)를 또한 도시한다. 실시형태에 있어서, 패턴화된 마스크(110)는, 제2 유전체층(108) 위에 성막되어 있던 포토레지스트 재료로 이루어진다. 포토레지스트 재료가 성막되고, 노광되고 현상되어, 도 1에 도시된 바와 같은 하지층의 표면이 노출된다.
후속 에칭 공정을 지원하기 위하여 하드마스크층(112)을 사용할 수도 있다. 일반적으로, 하드마스크층(112)은, 에칭 대상의 하지층 재료에 비하여 낮은 에칭 속도를 나타내는 재료로 형성된다. 예컨대, 패턴화되는 제2 유전체층(108)이, 산화실리콘으로 형성되는 경우에, 하드마스크층(112)은, 예컨대 질화실리콘으로 형성될 수도 있다. 이 경우에, 하드마스크층(112)의 질화실리콘은, 제2 유전체층(108)의 산화실리콘보다 낮은 에칭 속도를 갖고, 이로써 하드마스크층(112)이 제2 유전체층(108)의 에칭을 위한 마스크로서 작용할 수 있다. 하드마스크층(112)이 복수의 층으로 이루어질 수 있다는 것에 또한 유의한다. 하드마스크층(112)은, 재료 및 에칭제에 기초한 에칭 공정 중에 보호 기능을 갖도록 충분한 두께를 갖는다. 실시형태에 있어서, 하드마스크층(112)은 약 200 옹스트롬 내지 약 600 옹스트롬의 두께로 형성된다.
선택적으로, 패턴화된 마스크(110) 등의 상층(overlying layer)을 패턴화하는 후속의 포토리소그래피 공정을 지원하기 위하여 고밀도층(109) 위에 반사방지 코팅(ARC)층(114)을 형성할 수도 있다. ARC층(114)은, 후속의 포토리소그래피 공정에서의 방사(radiation)를 방지하여, 층 아래로 반사시키고 노광 공정에 개입한다. 이러한 개입은 포토리소그래피 공정의 임계 치수(critical dimension)를 증가시킬 수 있다. ARC층(114)은 SiON, 폴리머 등 또는 이들의 조합을 포함할 수 있고, CVD, 스핀-온 공정 등 또는 이들의 조합을 이용하여 형성될 수도 있다. ARC층(114)은, 재질 및 파장에 기초하여 충분한 반사방지 성질을 제공하기에 충분한 두께를 갖는다. 실시형태에 있어서, ARC층(114)은 약 200 옹스트롬 내지 약 1000 옹스트롬의 두께로 형성된다.
이제 도 2를 참조하면, 실시형태에 따라 제2 유전체층(108)을 패턴화하는 하나 이상의 패터닝 단계 후의 웨이퍼(100)가 도시되어 있다. 패턴화된 마스크(110; 도 1 참조)의 패턴은 하지층에 전사된다. 본원 명세서에 예시된 패턴은 단지 예시 목적으로만 제공되는 것이다. 패터닝은, 라인, 비아, 라인 및 비아 또는 기타 피처(features)를 형성하는 것을 포함할 수 있고, 비아 먼저 패터닝 및/또는 트렌치 먼저 패터닝 등의 듀얼 다마신 패터닝 기술을 포함할 수 있다. 본원 명세서에서 설명하는 기술은, 더블 패터닝 기술과 함께 사용될 수도 있다. 듀얼 다마신 및 듀얼 패터닝 기술 등의 일부 패터닝 기술은, 다층 포토레지스트를 활용한다.
예로서, 도 2는, 제2 유전체층(108)에 형성된 트렌치 개구(230) 및 비아 개구(232)를 도시한다. 후속 공정에서, 트렌치 개구(230) 및 비아 개구(232)는 도전성 재료로 채워진다. 얕은 트렌치 개구(230)는 도전 라인을 형성하고, 비아 개구(232)는 금속화층들을 서로 연결하는 도전 비아를 형성한다.
에칭 단계의 결과로서, 패턴화된 마스크(110) 및/또는 하드마스크층(112) 및/또는 ARC층(114; 도 1 참조)의 일부 또는 전부가 소모될 수도 있다. 도 2는, 하드마스크층(112)의 일부가 남아 있는 실시형태를 나타낸다. 선택적으로, 패턴화된 마스크(110) 및/또는 하드마스크층(112)의 남아 있는 부분을 제거할 수도 있다.
도 3은, 실시형태에 따라 트렌치 개구(230) 및 비아 개구(232; 도 2 참조)를 도전성 재료(330)로 충전하는 것을 도시한다. 도전성 재료(330)는 CVD, 전기 도금, 무전해 도금, ALD, PVD에 의해 성막될 수 있고, 구리로 형성될 수 있다. 대안으로, 알루미늄, 텅스텐, 질화텅스텐, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금이나 조합 등과 같은 다른 적절한 재료를 사용할 수도 있다. 도전성 재료(330)는 트렌치 개구(230) 및 비아 개구(232) 내에 퇴적될 수 있으며, 도전성 재료(330)가 트렌치 개구(230) 및 비아 개구(232)를 충전하고 하드마스크층(112; 있는 경우) 위로 연장될 때까지 퇴적을 계속할 수도 있다.
선택적으로, 도전성 재료(330)를 형성하기 전에, 트렌치 개구(230) 및 비아 개구(232)의 측벽을 따라 하나 이상의 배리어/접착층(도시 생략)이 형성될 수도 있다. 도전성의 구리 재료를 이용하는 경우 등의 실시형태에 있어서, 주위의 유전체 재료 내로 구리가 확산되는 것을 제한하는 데에 배리어층이 유리할 수 있다. 실시형태에 있어서, 배리어층은, 질화티탄, 티탄, 탄탈, 질화탄탈, 질화텅스텐, 루테늄, 로듐, 백금, 기타 귀금속, 기타 내화 금속, 이들의 질화물, 이들의 조합 등의 하나 이상의 층으로 형성될 수 있다. 배리어층은 화학 증착을 통하여 형성될 수 있지만, 대안으로, PVD 또는 ALD 등의 다른 기술을 이용할 수도 있다.
도 4는, 실시형태에 따라 도전성 재료(330)의 과잉 부분을 제거하는 것을 도시한다. 실시형태에 있어서, 하드마스크층(112) 위에 형성된 과잉의 도전성 재료(330 및 임의의 선택적인 배리어/접착제 층)를 화학 기계 연마 공정(CMP) 등의 평탄화 공정을 이용하여 제거한다. 평탄화 공정 중에 ARC층(114)의 나머지 부분을 또한 제거할 수 있다.
그 후, 추가의 공정을 실행하여 제조를 완료할 수 있다. 예컨대, 도 4는 고밀도 단층(109) 위에 형성된 다른 유전체층(420)을 도시한다. 유전체층(420)은, 예컨대 후속 에칭 공정을 위한 에칭 정지층, 상부의 금속화층을 위한 유전체층, 패시베이션층 등일 수 있다.
전술한 바와 같이, 고밀도의 단층(109)은 제2 유전체층(108)의 표면을 소수성으로 되게 하고, 소수성의 성질로 인하여, 제2 유전체층(108)의 하지층의 표면 상의 Cu2+/Cu+ 잔류물을 저감하거나 제거할 수 있다. 그 결과, 특히 20 nm 이하 등과 같이 기술 노드가 적을수록, TDDB 및 VBD와 관련한 이슈를 저감할 수 있다.
도 5는, 실시형태에 따라 인터커넥트를 형성하는 방법의 단계를 도시한다. 이 방법은 단계 502에서 시작하고, 이 단계에서 유전체층이 패턴화되어 형성되어 있는 기판이 제공된다. 예컨대, 패턴화되는 층은, 반도체 디바이스의 금속화층에 사용되는 것과 같은 유전체층일 수 있다. 단계 504에서, 유전체층의 표면을 처리하여 유전체층을 소수성으로 되게 하거나, 친수성이 낮게 되도록 한다. 이러한 처리는, 도 1을 참고로 설명한 바와 같은 고밀도의 단층을 형성하는 것을 포함한다.
다음으로, 단계 506에서, 유전체층을, 예컨대 포토리소그래피 기술을 이용하여 패턴화하여, 도 2를 참고로 설명한 바와 같이, 유전체층에 개구를 형성한다. 패터닝에는, 도 1을 참고로 전술한 바와 같은 ARC층 및 하드마스크층을 형성하는 것을 포함한다. 일단 패터닝되면, 개구는, 단계 508에서 나타낸 바와 같이, 그리고 도 3을 참고로 전술한 바와 같이, 도전성 재료로 채워진다.
단계 510에서, 도 4를 참고로 전술한 바와 같이, 과잉의 도전성 재료를 제거할 수 있다.
실시형태에 있어서, 집적 회로 구조를 형성하는 방법이 제공된다. 이 방법은, 유전체층을 갖는 기판을 제공하는 것을 포함한다. 유전체층의 표면을 처리하여 보다 고밀도의 층을 형성한다. 유전체층을 패턴화하여 개구를 형성하고, 이들 개구를 도전성 재료로 충전한다.
다른 실시형태에 있어서, 집적 회로 구조를 형성하는 다른 방법이 제공된다. 이 방법은, 유전체층을 갖는 기판을 제공하는 것과, 유전체층 위에 고밀도 단층을 형성하는 것을 포함한다. 유전체층과 고밀도 단층을 패턴화하여 하나 이상의 개구를 형성하고, 이들 개구를 도전성 재료로 충전한다. 고밀도 단층의 표면으로부터 과잉의 도전성 재료를 제거한다.
또 다른 실시형태에 있어서, 집적 회로 구조가 제공된다. 이 구조는, 유전체층이 위에 형성되어 있는 기판과, 유전체층 위에 있는 고밀도 단층을 구비한다.
본 발명 및 그 이점을 상세하게 설명하였지만, 첨부의 청구범위에 의해 규정되는 바와 같은 발명의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 대안이 있을 수 있다는 것을 이해해야 한다. 또한, 본원의 범위는, 명세서에서 설명하고 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 및 단계에 한정되는 것으로 의도되지 않는다. 당업자라면 본 발명의 개시 내용으로부터 쉽게 이해할 수 있듯이, 본원 명세서에서 설명하고 있는 대응 실시형태와 실질적으로 동일한 기능을 실행하거나 또는 실질적으로 동일한 결과를 얻는, 현재에 존재하거나 추후에 개발될 공정, 장치, 제조, 물질의 조성, 수단, 방법 및 단계를 본 발명에 따라 활용할 수도 있다. 따라서 첨부의 청구범위는, 이들 공정, 장치, 제조, 물질의 조성, 수단, 방법 및 단계의 범위를 포함하는 것으로 의도된다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    유전체층을 구비한 기판 - 상기 유전체층은 상기 기판 상에 형성되고, 상기 유전체층은 단일 유전체 재료를 포함함 - ;
    상기 유전체층 위의 고밀도 단층; 및
    상기 고밀도 단층을 관통하고 상기 유전체층 내로 연장하는 개구를 포함하는 집적 회로 구조물.
  2. 제1항에 있어서, 상기 고밀도 단층은 상기 유전체층의 말단이 되는(terminate) Si(CH3)3를 포함하는 것인, 집적 회로 구조물.
  3. 제1항에 있어서, 상기 유전체층은 로우-k 재료로 형성되는 것인, 집적 회로 구조물.
  4. 제1항에 있어서, 상기 고밀도 단층을 관통하고 상기 유전체층 내로 연장하는 도전성 라인을 더 포함하는, 집적 회로 구조물.
  5. 제4항에 있어서, 상기 도전성 라인과 상기 고밀도 단층의 상부 표면들은 동일한 높이에 있는 것인, 집적 회로 구조물.
  6. 제5항에 있어서, 상기 도전성 라인의 제1 측에 있는 상기 고밀도 단층으로부터 상기 도전성 라인의 제2 측으로 연장하는 다른 유전체층을 더 포함하는, 집적 회로 구조물.
  7. 집적 회로 구조물에 있어서,
    기판;
    상기 기판 위의 제1 유전체층;
    상기 제1 유전체층 내의 도전성 소자;
    상기 제1 유전체층 위의 제2 유전체층;
    상기 제2 유전체층 위의 고밀도 단층 - 상기 고밀도 단층은 상기 제2 유전체층보다 높은 밀도를 가짐 - ; 및
    상기 제2 유전체층 및 상기 고밀도 단층을 관통하여 상기 도전성 소자로 연장하는 도전성 상호연결부를 포함하는 집적 회로 구조물.
  8. 제7항에 있어서, 상기 제1 유전체층 아래에 놓이는 에칭 정지층을 더 포함하고, 상기 도전성 상호연결부는 상기 에칭 정지층을 관통하여 연장하는 것인, 집적 회로 구조물.
  9. 제7항에 있어서, 상기 도전성 상호연결부의 상부 표면은 상기 고밀도 단층의 상부 표면과 동일 평면상에 있는 것인, 집적 회로 구조물.
  10. 집적 회로 구조물에 있어서,
    유전체층을 구비한 기판 - 상기 유전체층은 상기 기판 상에 형성됨 - ;
    상기 유전체층 위의 처리된 표면 - 상기 처리된 표면은 상기 유전체층의 미처리된 표면보다 더 적은 말단 OH기를 가짐- ; 및
    상기 유전체층 및 상기 처리된 표면을 관통하여 하부의 도전성 소자로 연장하는 도전성 상호연결부를 포함하는 집적 회로 구조물.

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