KR970009612B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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metal film
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고사꾸 야노
도모야스 무라가미
마사유끼 엔도
노보루 노무라
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마쯔시다 덴기 산교 가부시끼가이샤
모리시다 요이찌
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도 (a)∼(d)는 본 발명의 제1실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제2도 (a)∼(d)는 본 발명의 제2실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제3도 (a)∼(d)는 본 발명의 제3실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제4도 (a)∼(d)는 본 발명의 제4실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제5도 (a)∼(e)는 본 발명의 제5실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제6도 (a)∼(e)는 본 발명의 제6실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제7도 (a)∼(e)는 본 발명의 제7실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제8도 (a)∼(f)는 본 발명의 제8실시예에 관한 반도체장치의 제조방법의 공정을 표시하는 단면도.
제9도 (a)∼(d)는 종래의 반도체장치의 제조방법의 공정을 표시하는 단면도.
[발명의 배경]
본 발명은 반도체장치의 제조방법에 관한 것이다.
최근, 반도체장치의 소자까지를 접속하는 금속배선 등에 사용되는 금속배선은 반도체영역과의 접촉저항, 배선저항, 가공성 및 가격 등의 점에서 알루미늄 합금이 사용되고 있다.
그런데, 반도체영역인 Si 기판과 금속배선과의 전기적 접속부(이하, 이와같은 전기적 접속부를 콘택트라 칭한다)에 있어서는 여러 가지 현상이 발생하고 있다.
이하 제9도(a)∼(b)에 의거하여 종래의 기술의 1예로서 콘택트에 있어서의 여러 가지 현상을 콘택트를 가지는 LSI의 진전과 함께 설명한다.
제9도(a)∼(d)는 반도체장치에 있어 접적도 및 미세화의 진정과정을 표시하고 있다.
제9도(a)는 가장 초기의 형상이고, 콘택트 사이즈가 수 ㎛각의 반도체장치의 것이다. 동 도면에 있어서, 11은 Si 반도체기판, 17은 소스 또는 드레인을 표시하는 확산영역, 21은 평탄화된 실리케이트로 되는 절연막, 13은 순 알루미늄으로 된 금속배선이다. 이와같이 순 알루미늄에 의해 금속배선을 형성하면, 스퍼터링에 의해 알루미늄 퇴적이 알루미늄 원자만으로서도 되기 때문에, 제어성이 좋다는 이점이 있다. 또, 배선형상으로 가공하는 드라이 에칭에 있어서도 알루미늄을 염화 알루미늄으로 반응하게만 하면 되기 때문에 제어성이 좋다.
그런데, 알루미늄과 Si와의 사이에는 상호확산이 용이하게 일어나서 알루미늄 원자가 Si 확산층중에 깊이 진입하는 스파이킹이 발생한다. 이 때문에 금속배선(13)과 Si 반도체기관(11)이 단락된 상태로 되어 반도체 불량의 큰 원인이 되었다.
이러한 문제를 해결하기 위해 제9도(b)에 표시하는 구조의 것이 고안되었으며 현재의 반도체장치의 대부분은 이러한 형이다. 제9도(b)에 있어서는 두가지 타이프의 콘택트형상이 표시되어 있다. 하나의 타이프는 Si를 수 % 함유한 알루미늄으로 되는 금속배선(13b)이고, 다른 하나의 타이프는 Si 반도체기판(11)과 순 알루미늄으로 되는 금속배선(13)과의 사이에 바리어메탈(15a)인 다른 금속이 삽입된 형의 것이다. 더욱이 제9도(b)에 있어서, 11은 Si 반도체기판, 17은 확산영역, 21은 절연막이다.
상기와 같이 수 %의 Si를 함유한 알루미늄으로 되는 금속배선(13B)은, 수 백도 이하의 온도상태에 있어 알루미늄중의 Si의 고용(固溶)한계가 1% 이하이기 때문에 Si 반도체기판(11)측에서 알루미늄의 확산이 발생하지 않으므로 스파이킹은 발생하지 않는다. 후자의 바이레메탈(15a)을 사용하는 타이프에서는 바리어메탈(15a)로서 예를들면 100nm 두께 정도의 질화티탄(이하, TiN이라 쓴다.)이 사용된다. 이와 같은 고용점 금속계의 재로는 격자간의 극간이 작고 알루미늄 원자의 통과를 저지하는 기능이 있으므로 알루미늄과 Si간의 상호확산이 억제되어, 스파이킹이 발생하지 않는다.
그런데, Si를 함유하는 타이프에서는 함유되어 있는 잉여 Si가 알루미늄 금속중에서 축출되어 금속배선(13B)과 Si 반도체기판(11)과의 계면, 즉 콘택트에 모이기 쉬운 경향이 있다. 특히 콘택트 사이즈가 1㎛ 각 정도로 되면, 콘택트의 모든 부분이 추출된 Si에 의해 덮히는 것과 같은 형이 된다. 또, 확산영역이 n+타이프의 경우 콘택트에 모인 Si는 간신히 알루미늄을 함유하고 있고 P 타이프의 특성을 표시한다. 통상, 확산영역과 금속과는 오믹콘택트에 의해 형성되어 있으나 상기와 같이 n+확산영역과 금속배선(13B)간에 P 타이프의 Si가 삽입되면 오믹콘택트가 무너져 큰 저항을 가진 접속으로 되므로 트렌지스터 특성이 현저하게 열화하게 된다.
후자의 바리어메탈(15a)을 가지는 타이프에서는 알루미늄의 스퍼터전에 바리어메탈(15a)의 스퍼터를 행하는 공정이 필요하게 되므로 전용장치가 필요하게 된다.
더욱이, 양 타이프에 공통으로 적용되는 일이나 콘택트 사이즈가 작게 되면 스퍼터링에 의해 형성되는 알루미늄의 콘택트에 있어서의 스텝카버레지가 극단으로 저하한다고 하는 문제가 생긴다. 제9도(c)는 이 상태를 표시하고 있다. 예를들면 1㎛ 각으로 깊이 1㎛의 콘택트(이하, 「깊이/콘택트의 1변」을 아스팩트비라 칭한다. 이 경우 깊이/콘택트의 1변=1/1이고, 아스팩트비가 1의 콘택트이다)를 가지는 반도체장치에 알루미늄을 스퍼터링에 의해 1㎛ 두께로 퇴적하면 콘택트의 저부(콘택트를 위해서 보았을때의 제일 깊은 각을 이루고 있는 부분)에 있어서의 알루미늄의 막두께는 다른 부분의 1/10 이하의 즉 0.1㎛ 이하의 매우 얇은 상태로 된다. 이와같이 배선이 얇은 상태로 전류가 흐르면 저항증가에 의한 발열에 의해 단선될 우려가 있다.
이 문제를 해결하기 위해 제안된 것이 제9도(d)에 표시되는 구조의 것이다. 제9도(d)에 있어서는 두가지 타이프의 형성방법이 표시되어 있다. 어느것이나, WF6가스를 사용한 화학기상 최적법(이하, CVD라 칭한다)으로 행하여지는 것이다. CVD에 의한 막 형성법은 연료가스의 화학반응이 주로 반도체기판의 표면에서 일어나기 때문에 단차부나 콘택트홀의 저부에 있어서도 똑같이 막 토적이 일어나므로 카버레지의 좋은 방법이다. 더욱이 제9도(d)에 있어서는 11은 Si 반도체기판, 17은 확산영역, 21은 절연막, 15a는 막두께 100nm 정도의 TiN으로 되는 바리어메탈, 13은 알루미늄 금속배선이다.
제9도(d)의 좌측에 콘택트에 있어 14는 콘택트에만 선택적으로막 형성을 행하는 방법(이하, 선택 CVD라 칭한다)에 의해 형성된 W막(텅스텐 막)이다.
제9도(d)의 우측의 콘택트는, 콘택트를 가지는 Si 반도체기판(11)과 절연막(21)의 전면에 TiN막을 형성하여 그 위에 CVD로서 전면에 W막을 형성(이와 같이 전면에 형성하는 방법을 브랭킷 CVD라 칭한다)한후, W막 및 TiN막을 전면적으로 에칭하는 것에 의해 얻게 된다. 콘택트홀에만 W막(14) 및 TiN으로 되는 바리어메탈(15a)이 잔존한다.
이와 같이 두가지 타이프의 방법에 의해 콘택트는 W막(14)에 의해 묻혀진 형으로 되어 금속막이 얇게 되는 문제는 해결된다.
그런데, 선택 CVD 및 브랭킷 CVD는 공히 원료가스로서 WF6를 사용하여 예를 들면 다음과 같은 반응식에 의해 W막을 퇴적한다.
WF6+H2→ W+HF
WF6+SiH4→ W+HF+SiF
여기서 SiH4를 사용한 반응식에서도 알 수 있는 것과 같이 WF6가스는 Si와 용이하게 반응한다. 이 때문에 선택 CVD나 브랫킷 CVD에 있어서는 TiN막이 얇게 되어 기초확산영역의 Si가 노출되고 있을 때에 다음의 반응이 일어난다.
WF6+Si → W+SiF
이 반응에 의해 Si와 W가 치환하여 W가 혹산영역(17)에 파고들어간 형의 엔크로치먼트나 웜홀이 발생하여 정확히 스파이킹시와 같은 문제가 일어난다.
이상 설명한 바와 같이 종래의 반도체장치의 제조방법에 의하면 알루미늄을 사용한 경우에는 알루미늄과 Si가 반응하여 스파이킹이라고 하는 현상이 발생하는 문제점이 있고, 또 LSI의 미세화에 수반하여 W막의 콘택트에의 묻는 것을 사용한 경우에는 W가 확산영역의 Si와 반응하고 W가 확산영역에 들어가서 전극과 Si 기판이 단락한다고 하는 문제점이 있었다.
이들 문제는 반도체기판상에 알루미늄이나 W로 되는 금속막을 형성하는 경우에 한정하지 않고 반도체기판 또는 반도체기판상에 형성된 금속배선상에 금속막을 형성하는 경우에 넓게 일어나는 문제이다.
[발생의 개요]
상기에 감안하여 본 발명은 반도체기판 또는 반도체기판상에 형성된 금속배선상에 금속막을 형성하는 경우에 반도체기판 또는 금속배선과 이들 위에 형성되는 금속막이 반응하지 않도록 하는 것에 의해 스파이킹, 엔크로치먼트 또는 웜홀의 발생을 방지하는 것을 목적으로 한다.
본 발명에 관한 제1의 반도체장치의 제조방법은 Si로 되는 반도체기판상에 Si를 포함하는 분자층을 형성하는 형성공정과 상기 분자층상에 금속막을 퇴적하는 금속막 퇴적공정을 구비하고 있다.
이것에 의해 금속막을 구성하는 금속이 반도체기판중의 Si와 상호확산을 일으키는 성절을 가지고 있는 경우에는 반도체기판상에 형성된 분자층이 바리어층으로 되어 금속막을 구성하는 금속과 반도체기판중의 Si와의 상호확산을 저지한다. 금속막을 구성하는 금속이 반도체기판중의 Si의 치환하는 성질을 가지고 있는 경우에는 반도체기판상에 형성된 분자층이 바리어층으로 되어 금속막을 구성하는 금속과 반도체기판중의 Si와의 치환을 저지한다.
따라서, 제1의 반도체장치의 제조방법에 의하면 바리어메탈을 혀성하는 공정을 행하지 않아도 금속막을 구성하는 금속이 반도체기판중에 깊게 침입하는 스파이킹 및 반도체기판의 표면부에 발생하는 엔크로치먼트 및 웜홀을 방지할 수가 있다.
제1의 반도체장치의 제조방법에 있어서, 상기 분자층 형성고정보다도 전에 상기 반도체기판상에 상기 금속막을 구성하는 금속과는 다른 타의 금속으로 되는 금속막을 퇴적하는 공정을 더욱 구비하고 상기 분자층 형성공정과 상기 금속막 퇴적공정간에 상기 분자층에 고에너지 빔을 조사하는 것에 의해 상기 분자층을 패턴화하는 분자층 패턴화 공정을 더욱 구비하고 상기 금속막 퇴적공정은 반도체기판상에 금속을 포함하는 기체를 공급하여 상기 금속과 패턴화된 분자층을 화학반응하게 하므로 상기 패턴화된 분자층상에만 금속막을 퇴적하는 공정이라고 할 수 있다.
반도체기판상에 형성된 분자층과 반도체기판고의 접합력은 강하지 않기 때문에 고에너지 빔을 조사하면 분자층은 용이하게 제거되므로 고에너지 빔에 의해 분자층으로 되는 패턴을 형성하는 것은 용이하다. 반도체기판상에 금속을 포함하는 기체를 공급하면, 상기 금속은 다른 금속과는 반응하지 않고 패턴화된 분자층의 Si와만 반응하므로 패턴화된 분자층상에서만 상기 금속으로 되는 금속막을 형성할 수가 있다. 이 때문에 표면에 상기 다른 금속으로 되는 금속막이 형성된 반도체기판상에 있어 소망의 부위에만 공급하는 기체에 포함되어 있는 금속으로 되는 금속막을 형성하는 것이 용이하다.
본 발명에 관한 제2의 반도체장치의 제조방법은 Si로 되는 반도체기판상에 절연막을 형성하는 절연막 형성공정과 상기 절연막의 일부분을 에칭에 의해 제거하는 것에 의해 상기 절연막에 반도체기판이 노출하여 도는 개구부를 형성하는 개구부 형성공정과, 상기 개구부에 노출한 반도체기판상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 분자층상에 금속막을 퇴적하는 금속막 퇴적공정을 구비하고 있다.
제1의 반도체장치의 제조방법과 동일하게 반도체기판상에 형성된 분자층은 금속막을 구성하는 금속과 반도체기판중의 Si와의 상호확산 또는 치환을 저지한다. 이 때문에 바리어메탈을 형성하지 않아도 스파이킹, 엔크로치먼트 또는 웜홀의 발생을 방지할 수가 있다.
제1 또는 제2의 반도체장치의 제조방법에 있어서는 상기 금속막 퇴적공정은 금속 화합물을 포함하는 기체를 공급하여 상기 금속화합물의 금속과 결합하고 있는 원소와 상기 분자층중의 Si를 화학반응되게 하는 동시에 상기 개구부에 노출한 반도체기판상에 상기 금속으로 되는 금속막을 퇴적하는 공정으로 할 수가 있다.
이와 같이 하면 금속화합물의 금속과 결합하고 있는 원소와 분자층중의 Si가 화학반응하는 것에 의해 즉분자층이 희생층의 역할을 완수하는 것에 의해 상기 원소가 반도체기판의 Si와 반응하는 사태를 피할 수 있으므로 금속화합물을 공급하여 금속막을 형성하는 경우에도 스파이킹, 엔크로치먼트 또는 웜홀의 발생을 확실히 방지할 수가 있다.
제1 또는 제2의 반도체장치의 제조방법에 있어서 상기 금속막을 구성하는 금속이 알루미늄인 경우에는 Si와 상호확산을 일으키기 쉬운 알루미늄으로 되는 금속막을 Si로 되는 반도체기판상에 형성하는데에도 관계없이 알루미늄과 Si와의 상호확산에 기인하는 스파이킹을 확실히 방지할 수 있다.
제1 또는 제2의 반도체장치의 제조방법에 있어서 상기 금속막을 구성하는 금속이 텅스텐인 경우에는 Si와 치환하기 쉬운 텅스텐으로 되는 금속막을 Si로 되는 반도체기판상에 형성하는데에도 관계없이 텅스텐과 Si와의 치환에 기인하는 엔크로치먼트 및 웜홀의 발생을 확실히 방지할 수 있다.
본 발명에 관한 제3의 반도체장치의 제조방법은 Si로 되는 반도체기판상에 제1의 금속으로 되는 제1의 금속막을 퇴적하는 제1금속막 퇴적공정과, 상기 제1의 금속막상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 제1의 금속막상에 제2의 금속의 금속화합물을 포함하는 기체를 공급하여 상기 제2의 금속과 결합하고 있는 원소와 상기 분자층중의 Si를 화학반응되게 하는 동시에 상기 제1의 금속막상에 상기 제2의 금속으로 되는 제2의 금속막을 퇴적하는 제2의 금속막 퇴적공정을 구비하고 있다.
이와 같이 하면 제2의 금속과 결합하고 있는 원소와 분자층중의 Si가 화학반응하기 때문에 반도체기판상에 형성된 제1의 금속막의 막두께가 얇아도 상기 원소가 반도체기판의 Si와 반응하는 사태가 저지된다. 따라서, 엔크로치먼트 및 웜홀의 발생을 확실히 방지할 수가 있다.
제3의 반도체장치의 제조방법에 있어서 상기 제1금속막 퇴적공정은 개구부를 가지는 절연막이 표면에 형성된 반도체기판상에 제1의 금속막을 형성하는 공정으로 할 수 있다.
이와 같이 하면 개구부를 가지는 절연막상에 제1의 금속막을 형성하는 경우에는 개구부의 저부에서의 제1의 금속막의 막두께는 얇게 되기 쉬우나 상기 제1의 금속막의 막두께가 얇아도 제2의 금속과 결합하고 있는 원소와 반도체기판의 Si와의 반응은 확실히 저지된다. 따라서 개구부의 저부에 있어 엔크로치먼트 또는 웜홀의 발생을 방지할 수 있다.
제3의 반도체장치에 있어서 상기 제1의 금속은 티탄 또는 질화티탄으로 할 수가 있고, 상기 제2의 금속은 텅스텐으로 할 수가 있다.
본 발명에 관한 제4의 반도체장치의 제조방법은 반도체기판상에 제1의 금속으로 되는 금속배선을 형성하는 금속배선 형성공정과, 상기 금속배선상에 절연막을 형성하는 절연막 형성공정과, 상기 절연막의 일부분을 에칭에 의해 제거하는 것에 의해 상기 절연막에 상기 금속배선이 노출하여 되는 개구부를 형성하는 개구부 형성공정과, 상기 개구부에 노출한 상기 금속배선상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 개구부에 제2의 금속의 금속화합물을 포함하는 기체를 공급하고, 상기 제2의 금속과 결합하고 있는 원소와 상기 분자층중의 Si를 화학반응시키는 동시에 상기 개구부에 노출한 상기 금속배선상에 상기 제2의 금속으로 되는 금속막을 퇴적하는 금속막 퇴적공정을 구비하고 있다. 이 때문에, 제2의 금속과 결합하고 있는 원소와 분자층중의 Si가 화학반응하기 때문에 상기 원소가 금속배선을 구성하는 제1의 금속과 반응하고 절연성을 가지는 화학물을 생성하는 사태가 저지된다. 따라서, 금속배선과 금속막과의 사이의 양호한 금속간 접속을 얻을 수가 있다.
제4의 반도체장치의 제조방법에 있어서, 상기 제1의 금속은 알루미늄으로 할 수가 있고, 상기 제2의 금속은 텅스텐으로 할 수 있다.
본 발명에 관한 제5의 반도체장치의 제조방법은 반도체기판상에 제1의 금속으로 되는 것을 형성하는 금속배선 형성공정과, 상기금속배선상에 절연막을 형성하는 절연막 형성공정과, 상기 절연막의 일부분을 에칭에 의해 제거하는 것에 의해 상기 절연막에 상기 금속배선이 노출하여 되는 개구부를 형성하는 개구부 형성공정과, 상기 개구부에 노출한 상기 금속배선상에 제2의 금속으로 되는 제1의 금속막을 퇴적하는 제1금속막 퇴적공정과, 상기제1의 금속막상에 Si를 포함하는 분자층을 형성하는 공정과, 상기 개구부에 제3의 금속의 금속화합물을 포함하는 기체를 공급하는 것에 의해 상기 제3의 금속과 결합하고 있는 원소와 상기 분자층중의 Si를 화학반응하게 하는 동시에 상기 제1의 금속막상에 상기 제3의 금속으로 되는 제2의 금속막을 퇴적하는 제2금속막 퇴적공정을 구비하고 있다.
이 때문에, 제3의금속과 결합하고 있는 원소와 분자층중의 Si가 화학반응하기 때문에 개구부의 저부에 있어 제1의 금속막의 막두께가 얇아도 상기 원소가 금속배선을 구성하는 제1의 금속과 반응하여 절연성을 가지는 화학물을 생성하는 사태가 저지된다. 따라서, 금속배선과 그 위의 제2의 금속막간의 양호한 금속간 접속을 얻을 수가 있다.
제5의 반도체장치의 제조방법에 있어서, 상기 제1의 금속은 알루미늄으로 할 수 있고, 상기 제2의 금속은 티탄 또는 질화티탄으로 할 수가 있으며, 상기 제3의 금속은 텅스텐으로 할 수 있다.
[실시예]
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
[제1실시예]
제1도(a)∼(d)에 의거하여 순 알루미늄에 의해 금속배선을 형성할 때의 스파이킹에 대한 억제방법에 대해 설명한다.
우선, Si 기판(11)의 확산영역을 산화되게 하여 절연막으로서의 실리콘 산호막을 형성한 후, 상기 실리콘 산화막의 일부를 에칭에 의해 제거하는 것으로서, Si 기판(11)이 노출하여 되는 개구부를 형성하면 상기 개구부의 표면은 제1도(a)에 표시하는 것과 같이 대략 전면에 걸쳐서 Si-OH에 의해 덮혀져 있다. 그 표면에 시릴화 반응을 일으키는 예를 들면, 헥사메칠디시라잔(분자식 : Si((CH3)3)2NH)을 코팅하면 제1도(b)에 표시하는 것과 같이 Si 기판(11)의 표면은 상기 Si-OH에 있어 OH의 H부분이 Si(CH3)3에 치환되어서 되는 분자층(12)에 의해 덮혀진다.
다음에, 제1도(c)에 표시하는 것과 같이 분자층(12)상에 스퍼터링에 의해 알루미늄 원자가 날아오면 제1도(d)에 표시하는 것과 같이 알루미늄 원자는 분자층(12)에 충돌하여 그의 일부의 하이드로카본(CHx)등을 스퍼터하나, 알루미늄막(13)과 Si 기판(11)간에는 분자층(12)이 변화한 SiOxCyHz의 층(12')이 잔존되어 있다. 이 SiOxCyHz층(12')은 바리어메탈과 동일한 기능을 하고, 알루미늄과 Si 기판(11)의 Si와의상호 확산을 방지하므로 스파이킹이 방지된다.
이 경우, SiOxCyHz층(12')의 두께는 0.5nm∼1.0nm의 범위내에서 안정적으로 형성할 수가 있다. 이와 같이 SiOxCyHz층(12')의 두께는 약 1nm 이하이므로 전기저항은 거의 상승하지 않는다. 따라서, 제1실시예의 방법은 전기전항의 면에서는 0.5㎛ 이상의 디자인룰의 반도체장치에 사용할 수가 있다.
이하, 제2도(a)∼(d), 제3도(a)∼(d) 및 제4도(a)∼(d)에 의거하여 선택 CVD 또는 브랭킷 CVD에 있어서, 하부의 Ti막 또는 TiN막이 얇게 된 경우에 Si 기판(11)의 확산영역의 Si와 W가 치환하여, W가 확산영역에 파고 들어가는 엔크로치먼트 또는 웜홀에 대한 억제방법에 대해 설명한다.
[제2실시예]
우선, 제2도(a)∼(d)에 의거하여 선택 CVD의 경우의 엔크로치먼트 또는 웜홀에 대한 억제방법에 대해 설명한다.
우선 Si 기판(11)의 확산영역을 산화되게 하여 절연막으로서의 실리콘 산화막을 형성한 후, 상기실리콘 산호막의 일부를 에칭하여 제거하는 것에 의해 Si 기판(11)이 노출하여 되는 개구부를 형성하면 상기 개구부의 표면은 제2도(a)에 표시하는 것과 같은 대략 저면에 걸쳐서 Si-OH에 의해 덮혀져 있다. 그 표면에 시릴화 반응을 일으키는 예를들면 헥사메칠디시라잔을 코팅하면 제3도(b)에 표시하는 바와 같이 Si 기판(11)의 표면은 시릴화 반응에 의해 Si-OH에 의해 OH의 H부분이 Si(CH3)3에 의해 치환되어서 되는 분자층(12)에 의해 덮혀진다.
다음은 제2도(c)에 표시하는 것과 같이 분자층(12)상에 금속을 포함하는 기체로서의 WF6와 H2와의 혼합가스, WF6와 SiH4와의 혼합가스 또는 WF6와 SiH4와 H2와의 혼합가스를 공급하여 제2도(d)에 표시하는 것과 같이 Si 기판(11)의 표면에 W막(14)을 형성한다.
이때, 종래의 방식에 의하면 다음의 반응이 생긴다.
WF6+Si(기판) → W+SiFx
이 때문에 종래의 방법에 의하면 WF6와 Si 기판(11)의 Si가 반응하므로 엔크로치먼트 또는 웜홀이 발생하였다.
그런데, 제2도(c)에 표시하는 것과 같이 Si 기판(11)의 표면이 Si(CH3)3에 의해 덮혀져 있을 경우에 WF6가스가 도달하면 다음과 같은 반응이 생겨서 Si 기판(11)의 표면에 W막(14)이 형성된다.
WF6+Si(CH3)3→ W+SiFx+HF+CHy+CFz+SiO
이 반응식에 있어서의 오른쪽의 식의 W이와의 물질은 휘발성이므로 가스상태로 제거된다. 분자층(12)은, 상기식과 같이 WF6와 반응하는 요소를 많이 가지고 있기 때문에 WF6가 Si 기판(11)의 Si와 반응할 때에 희생층의 역할을 완수하므로 제2도(d)에 표시하는 것과 같이 WF6가 Si 기판(11)의 Si와 반응하는 사태를 방지한다. 이 때문에 엔크로치먼트 또는 웜홀의 발생이 방지된다.
그런데, W막을 Si 기판(11)의 전면에 퇴적하는 경우에 있어 콘택트홀이 미세할 때에는 Si 기판(11)의 표면이 Ti막 또는 TiN막을 미리 형성해 두는 것이 바람직하다. Ti막 또는 TiN막은 Si 기판(11)과의 계면에 TiSi2를 용이하게 형성하여 Ti막 또는 TiN막과 Si 기판(11)과의 전기저항, 더 나아가서는 W막과 Si 기판(11)과의 전기저항을 저하시키기 때문이다.
이들 Ti막 또는 TiN막의 두께는 수십 nm이기 때문에 먼저 등이 영향을 미치는 경우 또는 깊은 콘택트의 저부 등에 있어서는 Ti막 또는 TiN막의 막두께가 얇게 되어 하측에 있는 Si 기판(11)의 표면이 노출하는 경우가 있다. 이 때문에 상기 선택 CVD의 경우와 동일하게 WF6와 Si 기판(11)의 Si와의 반응에 의해 엔크로치먼트 또는 웜홀이 발생하는 일이 있었다.
[제3실시예]
다음은 제3도(a)∼(d)에 의거하여 Si 기판(11)상에 형성된 Ti막상에 W막의 브랭킷 CVD를 행하는 경우의 엔크로치먼트나 웜홀에 대한 억제방법에 대해 설명한다. 제3도(a)에 표시하는 것과 같이 Si 기판(11)상에 형성된 Ti막(15a)의 표면은 TiOH로 덮혀져 잇다. 그 표면에 시릴화 반응을 일으키게 하기 위해 예를 들면 헥사메칠디시라잔을 코팅하면, 제3도(b)에 표시하는 것과 같이 TiOSi (CH3)3의 분자층(12)이 형성된다.
다음은 제3도(c)에 표시하는 것과 같이 WF6가스가 도달하면 제3도(d)에 표시하는 것과 같이 Si 기판(11)의 표면에 W막(14)이 형성되는 동시에 분자층(12)은, WF6와 반응하는 요소를 많이 가지고 있고 WF6가 Si 기판(11)의 Si와 반응하는 것을 방지하므로 엔크로치먼트 및 웜홀의 발생이 방지된다.
[제4실시예]
다음은, 제4도(a)∼(d)에 의거하여 Si 기판(11) 상에 형성된 TiN막 상에 W막의 브랭킷 CVD를 행하는 경우에 엔크로치먼트나 웜홀에 대한 억제방법을 설명한다. TiN막은 고밀도이므로 마이크로 크렉이 발생하기 어렵기 때문에 W막(14)과 Si 기판(11)과의 반응을 대략 완전하게 방지한다. 따라서, 상기 Ti막 대신에 TiN막이 사용되는 일이 있다.
제4도(a)에 표시하는 것과 같이 Si 기판(11)상에 형성된 TiN막(15b)의 표면은 TiOH로 덮혀져 있다. 그 표면에 시릴화 반응을 일으키게 하기 위해 예를들면 헥사메틸디시라잔을 코팅하면, 제4도(b)에 표시하는 것과 같이 Si 기판(11)의 표면에 (Si(CH3)3)2NH의 분자층912)이 형성된다.
다음은 제4도(c)에 표시하는 것과 같이 WF6가스가 도달하면 제4도(d)에 표시하는 것과 같이 Si 기판(11)의 표면에 W막(14)이 형성되는 동시에 분자층(12)은 WF6와 반응하는 요소를 많이 가지고 있기 때문에 WF6가 Si 기판(11)의 Si와 반응하는 것을 저지하므로 엔크로치먼트나 웜홀의 발생이 방지된다.
[제2∼제4 실시예의 변형예]
상기 제2∼제4 실시예는, W막이 Si 기판(11)의 콘택트에 사용되는 경우였으나 제2∼4실시예에 대신하여 Si 기판(11) 상에 예를들면 알루미늄 금속으로 되는 금속배선이 형성되어, 상기 금속배선 상에 다른 금속 예를 들면 텅스텐으로 되는 금속막을 형성하는 다층 배선구조를 형성하는 다층 배선구조를 형성하는 경우에도 상기 제2∼4실시예의 기술적 사상을 적용할 수가 있다.
금속배선이 예를들면 알루미늄(알루미늄이 Si, Cu, Ti, Pd 등의 원소를 포함하고 있어도 지장은 없다.)으로 되는 경우에는 엑크로치먼트나 웜홀이 발생하는 것이 아니고, 알루미늄에 WF6가스가 접촉하면 A1-F의 화합물이 생기는 일이 있다. 이 화합물은 절연성을 가지고 있기 때문에 알루미늄으로 되는 금속배선과 W막과의 접합에도 관계없이 양자가 전기적으로 접속되지 않는 사태가 일어난다.
그래서, WF6와 반응하는 요소를 가지는 분자층을 알루미늄으로 되는 금속배선의 표면에 미리 코팅하면, WF6는 분자층의 Si와 반응하므로, WF6가스에 의한 A1-F의 발생이 억제되어 양호한 금속간 접속을 행할 수가 있다.
즉, Si기판(11)의 표면에 알루미늄으로 되는 금속배선을 혀성한 후, 상기 금속배선을 일부를 에칭에 의해 제거하여 개구부를 형성한다. 그 후, 개구부에 직접 또는 개구부에 형성된 Ti막 또는 TiN 막 상에 예를 들면 헥사메틸디시라잔을 코팅하면 분자층이 형성되고 상기 분자층의 Si와 WF6가 반응하는 동시에 금속배선의 표면에는 W로 되는 금속막이 형성된다.
[제5실시예]
이하, 제5도(a)∼(e)에 의거하여 분자층을 미리 미리 소망의 형상으로 해두는 것에 의해 패턴화된 분자층의 부분에만 선택적으로 박막을 형성할 수가 있는 반도체장치의 제조방법에 대해 설명한다.
우선, 제5도(a)에 표시하는 것과 같이 Si기판(11)상에 절연막으로서의 BPSG막(16)(B 및 P를 함유하는 SiO2막이다)을 형성한 후 제5도(b)에 표시하는 것과 같이 BPSG막(16)상에 TiN막(15b)을 형성한다.
다음은, TiN막(15b) 상에 예를들면 헥사메틸디시라잔을 스핀코팅하여 제5도(c)에 표시하는 것과 같이 TiN(15b)상에 분자층(12)을 형성한다.
다음은, 분자층(12)에 대해 예를 들면 전자 빔 등의 고에너지 빔을 소망의 패턴에 따라 조사하며, TiN막(15b)과 분자층(12)은 매우 약한 결합(거의가 물리흡착이다)이기 때문에, 제5도(d)에 표시하는 것과 같이, 상기 고에너지 빔이 조사된 부분의 분자층(12)은 제거된다.
그 후, 제5도(e)에 표시하는 것과 같이 WF6와 Si기판(11) 표면의 분자층(12)과의 반응을 이용하여, 선택 CVD에 의해 Si기판(11) 상에 막(14)을 형성한다. 이 때, TiN막(15b)이 노출하고 있는 부분에 있어서는 WF6와 W와의 반응이 없기 때문에 W막(14)이 형성되지 않는다.
이와 같이 하여, Si기판(11) 상에 소망 형상의 W로 되는 박막을 용이하게 형성할 수가 있다. 더욱이, 여기에서는 전자 빔에 의해 분자층의 패턴형성을 행하였으나, 이것에 대신하여 광 또는 열의 고에너지 빔에 의해 분자층의 패턴호를 행하여도 좋다.
[제6실시예]
이하, 제6도(a)∼(e)에 의거하여 알루미늄을 배선금속으로 사용한 경우의 반도체장치의 제조방법에 대해 설명한다. 이 제6실시예는 제1실시예와 같은 기술적 사앙에 의거하고 있고, Si 기판(11) 상에 알루미늄배선(13')(제6도(e)참조)을 형성하는 경우를 표시한다.
우선, 제6도(a)에 표시하는 것과 같이 Si 기판(11) 상에 소스 또는 드레인으로 되는 확산층(17), 게이트 전극(18), LOCOS분리층(19) 및 평탄화 된 실리케이트(Silicate) 절연막으로서의 BPSG막(16)을 각각 형성한다.
다음은, 제6도(b)에 표시하는 것과 같이, 포토레지스트(20)에 의해 소망의 콘택트 형상을 만들고 드라이 에칭에 의해 BPSG막(16)을 에칭한다.
다음은 포토레지스트(20)를 제거한후 헥사메틸디시라잔을 기화되게 하여 상기 시료와 표1의 조건으로 반응되게 하는 것에 의해 제6도(c)에 표시하는 것과 같이 전면에 걸쳐서 분자층(12)을 형성한다.
다음은 제6도(c)에 표시하는 것과 같이 스퍼터링에 의해 알루미늄막(13)을 형성하면 알루미늄막(13)과 Si기판(11)과의 사이에는 분자층(12)이 변화한 SiOCH층(12')이 잔존한다. 그 후, 제6도(e)에 표시하는 것과 같이 알루미늄막(13)을 배선형상으로 가공하여 알루미늄배선(13')을 형성하는 것에 의해 반도체장치를 얻게 된다.
이와 같이 하여 작성한 반도체장치를 450℃로 한 시간의 열처리를 행한 후, 알루미늄 금속배선을 인산으로 제거하고, 자리에 잔존한 콘택트를 광학현미경 및 주사형 전자현미경으로 관찰하였다. 스파이킹이 발생하면 Si기판의 오목부분으로서 관찰된다. 그 관찰결과는 표2에 표시한 바와 같다.
표2에 표시한 것과 같이 스파이킹이 없는 양호한 콘탠트가 형성되어 있는 것이 확산되었다.
[제6실시예의 제1변형예]
제6실시예에 대신하여 제2∼4실시예와 같은 기술적 사상을 브랭킷 CVD에 의한 W막을 형성하는 경우에 적용할 수가 있다. 즉, 제6도(a)∼(c)에 표시하는 공정을 상기 제6실시예에 동일하게 행한 후 제6도(d)에 표시하는 공정이 있어서, 알루미늄막(13) 대신에 브랭킷 CVD에 의한 W막을 형성하는 경우이다. 이와같이 하면, Si기판(11)과 W와의 계면에 있어 엔크로치먼트 및 웜홀이 생기지 않는다.
절연막상의 브랭킷 CVD에 의해 W막을 형성하는 경우에는 종래 다음의 방법이 채용되고 있다. 즉, WF과 SiH와의 혼합가스, WF가스 또는 SiH와 H와의 혼합가스에 의해 W의 핵성장(매우 얇은 층 또는 도상의 핵을 형성하는 것)을 행한 후, WF와 H와의 혼합가스(수소 환원법)로 바꾸어 W막의 형성을 행하고 있다. 이와 같이, WF와 SiH와의 혼합가스, WF가스 또는 SiH와 H와의 혼합가스를 WF와 H와의 혼합가스를 바꾸는 것은 브랭킷 CVD에 사용하는 WF와 SiH와의 혼합가스, WF가스 또는 SiH와 H와의 혼합가스(어느 것이고 시란환원가스라 한다)에 의해 형성되는 W막은 저항이 큰 동시에 기상반응을 포함하기 때문에 스켑카버레지가 나쁘다. 그 때문에 W의 핵을 성장하게 한 후, WF와 H와의 혼합가스에 의해 W막을 형성하는 방법을 취한다.
그런데, 절연막 상에 Si를 포함하는 분자층을 형성한 후에 WF와 H와의 혼합가스를 공급하는 방법을 채용하면 분자층의 Si와 WF가 반응하므로 W의 핵성장을 행하는 일없이 절연막상 전면에 걸쳐 W막을 형성할 수 있다.
제6실시예와 동일 형상의 6인치경의 Si기판에 종래의방법과 본 발명의 방법, 즉 절연막 상에 Si를 포함하는 분자층을 형성해 두는 방법에 의해 WF와 H와의 혼합가스를 사용하여 W막을 형성한 Si기판의 표면을 관찰한 결과를 표3에 표시한다.
표3에서 명백한 것과 같이 스파이킹이 없는 양호한 콘택트가 형성되어 있는 것을 알 수 있다.
[제6실시예의 제2변형예]
제6실시예에 대신하여 제2∼제4실시예와 같은 기술적 사상을 Si기판(11)상에 형성된 알루미늄합금 등으로 되는 금속배선 상에 W막으로 되는 금속배선을 형성하는 경우에 적용할 수가 있다. 이 때 해결되어야 할 문제점은 엔크로치먼트 또는 웜홀이 발생하는 일없이, WF6와 알루미늄과의 반응에 의해 A1-F합금이 형성된다. 이 A1-F는 고저항 때문에 콘택트에서의 전기적 접속불량이 발생한다. 그런데, 제2∼제4실시예와 같은 기술적 사상을 금속배선끼리의 접합구조에 적용하면 상기 전기적 접속불량은 해결된다.
[제7실시예]
이하, 제7도(a)∼(e)에 의거하여 선택적으로 W막을 형성하는 반도체장치의 제조방법에 대하여 설명한다.
우선, 제7도(a)에 표시하는 것과 같이, Si기판(11) 상에 소스 또는 드레인으로 되는 확산영역(17), 게이트전극(18), LOCOS분리층(19) 및 평탄화 된 실리케이트 절연막으로서의 BPSG막(17)을 각각 형성한다.
다음은, 제7도(b)에 표시하는 것과 같이, 포토레지스트(20)에 의해 소망의 콘택트형상을 만들고, 드라이 에칭에 의해 BPSG막(16)을 에칭한다.
다음은, 포토레지스트(20)를 제거한후, 헥사메틸디시라잔에 의해 제7도(c)에 표시하는 것과 같이 분자층(12)을 형성한다. 그 후, 분자층(12)에 대해 예를 들면 전자빔 등의 고에너지 빔을 소망의 패1턴에 조사하면 고에너지 빔이 조사된 부분의 분자층(12)은 제거된다.
다음은 제7도(d)에 표시하는 것과 같이 분자층(12)이 제거되어 Si기판(11)이 노출하고 있는 콘택트홀에 수소 환혼법 및 시란 환원법에 의해 선택적으로 W막(14)을 형성한다. 그 후, 세정에 의해 PBSG막(16) 상의 분자층(12)을 제거한다.
다음은, 제7도(e)에 표시하는 것과 같이 스퍼터링 및 패턴화에 의해 알루미늄계합금이 단층막 또는 고융점 금속과 알루미늄계 합금과의 적층막으로 되는 금속배선(13')을 형성한다. 이 반도체장치의 단면을 주사형 전자현미경으로 엔크로치먼트 또는 웜홀의 관찰을 행하였다. 그 관찰결과는 표4에 표시한 바와 같다.
표4에 표시한 것과 같이 엔크로치먼트나 웜홀이 없는 양호한 콘택트가 형성되어 있는 것이 확산되었다.
[제7실시예의 변형예]
제7실시예와 같은 기술적 사상을 Si기판(11) 상에 형성된 알루미늄합금 등으로 되는 금속배선 상에 W막으로 되는 금속배선을 선택적으로 형성하는 경우에 적용할 수도 있다. 이 때, 해결하여야 할 문제점은 엔크로치먼트 또는 웜홀이 발생하는 일없이 WF와 알루미늄과의 반응에 의해 A1-F합금이 형성된다. 이 A1-F는 고저항 때문에 콘택트에서의 전기적 접속불량을 발생하게 하나, 제7 실시예와 같은 기술적 사상을 도입하는 것에 의해 상기 문제점은 해결된다.
[제8실시예]
이하, 제8도(a)∼(f)에 의거하여 블랭킷 CVD에 의해 W막을 형성하는 반도체장치의 제조방법을 설명한다.
우선, 제8도(a)에 표시하는 것과 같이 Si기판(11)에 소스 또는 드레인으로 되는 확산영역(17), 게이트전극(18), LOCOS 분리층(19) 및 평탄화 된 실리케이트 절연막으로서 BPSG막(19)을 각각 형성한다.
다음은, 제8도(b)에 표시하는 것과 같이, 포토레지스트(20)에 의해 소망의 콘택트 형상을 만드는 드라이에칭에 의해 BPSG막(16)을 에칭한다.
다음은, 제8도(c)에 표시하는 것과 같이, 포토레지스트(20)를 제거한 후, 스퍼터링에 의해 막두께 15nm의 Ti막과 막두께 100nm의 TiN막을 적층하여 바리아층(15)을 형성한다.
다음은 헥사메틸디시라잔에 의해 바리아층(15) 상에 분자층(12)을 형성한 후, 제8도(d)에 표시하는 것과 같이 수소 환원법 및 시란 환원법에 의해 바리아층(15) 상에 W막(14)을 형성한다. 그 후, 제8도(e)에 표시하는 것과 같이, W막(14)을 드라이에칭에 의해 콘택트홀에만 선택적으로 W막을 남긴다.
다음은, 제8도(f)에 표시하는 것과 같이 스퍼터링 및 패턴화에 의해 알루미늄게 합금의 단층막 또는 고융점 금속과 알루미늄계 합금과의 적층막으로 되는 금속배선(13')을 형성한다. 이와 같은 반도체장치에 있어 콘택트의 홀의 크기에 대한 엔크로치먼트 및 웜홀의 발생 상황을 조사하였다. 그 결고는 표5에 표시한다. 표5에 있어서는 (홀의 깊이/홀의 직경)의 값을 아스펙트비라 칭하고, 홀의 크기를 표시하는 표준을 상기 아스펙트비로서 표시하고 있다.
표5에 표시한 것과 같이, 엔크로치먼트 및 웜홀이 없는 콘택트가 형성된 것이 확인되었다.
더욱이, 제8실시예에 있어서 Ti막과 TiN막과의 적층막을 바리아층으로서 사용하였으나, Ti막 또는 TiN막을 단독으로 사용하여도 좋고, 또 다른 고융점 금속막이라도 상기 효과에는 변함이 없다.
(제8실시예의 변형예)
제8실시예와 동일한 기술적 사상을 Si기판(11) 상에 형성된 알루미늄합금 등으로 되는 금속배선 항에 W막으로 되는 금속배선을 선택적으로 형성하는 경우에 적용할 수 도 있다. 이 때, 해결하여야 할 문제점은 엔크로치먼트 또는 웜홀이 발생하는 일없이 WF와 알루미늄과의 반응에 의해 A1-F합금이 형성되는 것이다. 이 A1-F는 고정항 때문에 콘택트부에서의 전기적 접속불양을 발생하게 하나, 이 문제는 제8실시예와 같은 기술적 사상에 의해 해결된다.
또한, 상기 각 실시예에 있어서는 분자층의 재료로서 헥사메틸디시라잔을 사용하였으나, 시란 화합물, 시록산 화합물, 디시라잔 화합물, 트리시라잔 화합물, 피폐라진 화합물, 아미노겔마늄 화합물, 할로겐화 겔마늄 호합물과 같은 다른 계면활성제를 사용하여도 좋다.
또, 상기 각 실시예에 있어서는 분자층의 형성방법으로서 기상고상계면반응(氣相固相界面反應)을 사용하였으나, 단분자층 형성의 재료를 액체로써 직접 도포하여도 되고 분자층이 배선금속 표면 이외에 형성되어도 좋다.

Claims (20)

  1. Si로 되는 반도체장치 상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 분자층 상에 금속막을 퇴적하는 금속막 퇴적공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 금속막 퇴적공정은 금속화합물을 포함하는 기체를 공급하여 상기 금속화합물의 금속과 결합하고 있는 원소와 상기 분자층 중의 Si를 화학반응되게 하는 동시에 상기 개구부에 노출한 반도체기판 상에 상기 금속으로 되는 금속막을 퇴적하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 분자층 형성공정보다도 전에 상기 반도체기판상에 상기금속막을 구성하는 금속과는 다른 타의 금속으로 되는 금속막을 퇴적하는 공정을 더욱 구비하고, 상기 분자층 형성공정과 상기 금속막 퇴적공정간에 상기 분자층에 고에너지빔을 조사하는 것에 의해 상기 분자층을 패턴화하는 분자층 패턴화공정을 더욱 구비하고, 상기 금속막 토적공정은 반도체기판 상에 금속을 포함하는 기체를 공급하여 상기금속과 패턴화 된 분자층을 화학반응되게 하는 것에 의해 상기 패턴화 된 분자층 상에서만 금속막을 퇴적하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 금속막을 구성하는 금속은 알루미늄인 것을 특징으로 하는 반도체장치의 제보방법
  5. 제1항에 있어서, 상기 금속막을 구성하는 금속은 텅스텐인 것을 특징으로 하는 반도체장치의 제조방법.
  6. Si로 되는 반도체기판 상에 절연막을 형성하는 절연막 형성공정과, 상기 절연막의 일부분을 에칭에 의해 제거하므로써 상기 절연막에 반도체기판이 노출하여 되는 개구부를 형성하는 개구부 형성공정과, 상기 개구부에 노출한 반도체기판상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 분자층 상에 금속막을 퇴적하는 금속막 퇴적공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 금속막 퇴적공정은 금속화합물을 포함하는 기체를 공급하여 상기금속화합물이 금속과 결합하고 있는 원소와 상기 분자층 중의 Si를 화합반응되게 하는 특징으로 하는 동시에 상기 개구부에 노출한 반도체기판 상에 상기 금속으로 되는 금속막을 퇴적하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제6항에 있어서, 상기 금속막을 구성하는 금속은 알루미늄인 것을 특징으로 하는 반도체장치의 제조방법
  9. 제6항에 있어서, 상기 금속막을 구성하는 금속은 텅스텐인 것을 특징으로 하는 반도체장치의 제조방법.
  10. Si로 되는 반도체기판 상에 제1의 금속으로 되는 제1의 금속막을 퇴적하는 제1금속막 퇴적공정과, 상기 제1의 금속막 상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 제1의 금속막상에 제2의 금속의 금속화합물을 포함하는 기체를 공급하여, 상기 제2의 금속과 결합하고 있는 원소와 상기 분자층 중의 Si를 화학반응되게 하는 동시에 상기 제1의 금속막 상에 상기 제2의 금속으로 되는 제2의 금속막을 퇴적하는 제2금속막 퇴적공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 제1금속막 퇴적공정은 개구부를 가지는 절연막이 표면에 형성된 반도체기판상에 제1의 금속막을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제10항에 있어서, 상기 제1의 금속은 티탄 또는 질화티탄인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제10항에 있어서, 상기 제2의 금속는 텅스텐인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 반도체기판 상에 제1의 금속으로 되는 금속배선은 형성하는 금속배선 형성공정과, 상기 금속배선 상에 절연막을 형성하는 절연막 형성공정과, 상기 절연막의 일부분을 에칭에 의해 제거하므로써 상기 절연막에 상기 금속배선이 노출하여 되는 개구부를 형성하는 개구부 형성공정과, 상기 개구부에 노출한 상기 금속배선 상에 Si를 포함하는 분자층을 형성하는 분자층 형성공정과, 상기 개구부에 제2의 금속의 금속화합물을 포함하는 기체를 공급하여, 상기 제2의 금속과 결합하여고 있는 원소와 상기 분자층 중의 Si를 화학반응되게 하는 동시에 상기 개구부에 노출한 상기 금속배선 상에 상기 제2의 금속으로 되는 금속막을 퇴적하는 금속막 퇴적공정을 구비하고 있는 특징으로 하는 반도체장치의 제조방법.
  15. 제14항에 있어서, 상기 제1의 금속은 알루미늄인 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제14항에 있어서, 상기 제2의 금속은 텅스텐인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 반도체기판 상에 제1의 금속으로 되는 금속배선은 형성하는 금속배선 형성공정과, 상기금속배선 상에 절연막을 형성하는 절연막 형성공정과 상기 절연막의 일부분을 에칭에 의해 제거하므로써 상기 절연막에 상기 금속배선이 노출하여 되는 개구부를 형성하는 개구부 형성공정과, 상기 개구부에 노출한 상기 금속배선 상에 제2의 금속으로 되는 제1의 금속막을 퇴적하는 제1금속막 퇴적공정과, 상기 제1의 금속막 상에 Si를 포함하는 분자층을 형성하는 공정과, 상기 개구부에 제3의 금속의 금속화합물을 포함하는 기체를 공급하는 것에 의해 상기 제3의 금속과 결합하고 있는 원소와 상기 분자층 중의 Si를 화학반응되게 하는 동시에 상기 제1의 금속막상에 상기 제3의 금속으로 되는 제2의 금속막을 퇴적하는 제2금속막 퇴적공정을 구비하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 제1의 금속은 알루미늄인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제17항에 있어서, 상기 제2의 금속은 티탄 또는 질화티탄인 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제17항에 있어서, 상기 제3의 금속은 텅스텐인 것을 특징으로 하는 반도체장치의 제조방법.
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