CN102148190A - 制作半导体互连结构的方法 - Google Patents
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Abstract
本发明公开了一种制作半导体互连结构的方法，包括如下步骤：获得用于半导体互连结构的中间结构，所述中间结构至少包括由低k材料和/或超低k材料构成的介电层，蚀刻至所述介电层中的沟槽，以及至少一种光阻材料；对所述中间结构施加HMDS处理；以及利用等离子体方法去除所述中间结构中的光阻材料。本发明还提供了通过上述方法获得的半导体结构、半导体器件，以及包含这样的半导体器件的电子设备。利用本发明的半导体互连结构制作方法，能够减少并修复传统工艺中对超低k值介电层带来的破坏，获得性能更加优异的互连结构。
Description
技术领域
本发明涉及半导体互连制造工艺，尤其涉及能够减小对低k金属间介电层的破坏的制作互连结构的方法。
背景技术
半导体集成电路技术的飞速发展不断对互连技术提出新的要求。随着半导体器件尺寸的不断收缩，互连结构变得越来越窄，从而导致互连电阻越来越高。铜借助其优异的导电性，现已成为集成电路技术领域中互连集成技术的解决方案之一，铜互连技术已广泛应用于90nm及65nm技术节点的工艺中。
在铜互连工艺中，由于金属连线之间的空间逐渐缩小，因此用于隔离金属连线之间的中间绝缘层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的中间绝缘层的介电常数(k)，可以有效地降低这种串扰。降低IMD材料的k值所带来的另一个好处是是可以有效降低互连的电阻电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规则的应用中，超低k(k＜2.45)材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间绝缘层。
超低k材料的使用对于半导体制造工艺提出了新的要求。在干法去除半导体结构中的光阻(photo resist)材料的过程中，通常采用含有氧的等离子源来实施光阻去除。然而，超低k材料中碳的浓度要远远高于一般的低k材料，因此，O2或氧离子更容易与低k材料中的碳发生反应。该反应的结果会使超低k材料的k值升高，同时，材料遭到损坏。另一方面，为了降低材料k值，现在广泛使用的是多孔材料。然而，多孔性会导致材料的机械强度偏低，这也使得在等离子去除光阻过程中，超低k材料构成的IMD更容易受到破坏。因此，如何在半导体互连结构的制造过程中减少对超低k材料的损害，保持中间介电层的超低k值成为有待解决的问题。
为了减少对超低k材料的损害，通常采用的手段包括：利用低源功率、低压强的二氧化碳等离子进行光阻去除，利用低源功率、低压强的N2/H2等离子进行光阻去除，或者利用不含O2/CO2/N2的蚀刻过程，在低压强、低源功率的环境下进行蚀刻，从而去除光阻。在另一些制造工艺中，在蚀刻金属沟槽之后，利用湿法蚀刻来去除残余的光阻材料。然而，上述方法各自也都具有不足之处，获得的沟槽形状和半导体器件性能仍然不够理想。
下面结合具体的例子说明现有技术中铜互连层的制造过程。图1A-1C示出了利用传统的大马士革工艺制作铜互连层的过程。如图1A所示，在前一互连层或有源器件层上以CVD方式覆盖一层介电层101，该介电层101由低k材料、超低k材料或者其组合构成。在一个例子中，介电层101包括k值约为2.45的黑钻材料BD(Black Diamond)和氮掺杂碳化物NDC(Nitrogen Doped Carbide)。更具体地，NDC使用C3H10Si作为其前体，BD使用[(C-H3)2-Si-O]4作为其前体。可选地，介电层101还可以包含两个k值不同的BD层。在另一个例子中，介电层101的材料可以选自k值2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSPTM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。在图1A中，通过虚线示出，介电层101可以由不同k值的多个子介电层构成。介电层101的厚度根据当层导线的薄层电阻Rs所要求的大小来确定。在一个例子中，介电层101厚度为4000埃左右。
然后在低k值介电层101的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC2H5)4为主要原料反应生成的，厚度约为250-750埃。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，厚度为2000埃-4000埃。之后，在BARC层103上沉积一层低温氧化物(LTO)层104作为硬掩模。在一个例子中，LTO层厚度可选择为约800埃。可选地，根据工艺的需要，还可以在LTO层104上进一步涂覆第二底部抗反射层105，以进一步增加光刻效用。接着，在第二底部抗反射层105上涂覆光刻胶层106，该光刻胶层厚度可以为约3000埃。对该光刻胶层106进行曝光，显影，从而在其中形成将要填充金属铜的沟槽图案。
然后如图1B所示，利用干式回蚀法，例如等离子体刻蚀法，逐步蚀刻第二BARC层105、LTO层104、第一BARC层103、钝化层102，直到进入介电层101。在此过程中，光刻胶层105、第二BARC层105、LTO层104通过等离子体得到去除。由此，获得图1B所示的中间结构。在该中间结构中，已经蚀刻出用于填充金属的沟槽106。
之后，如图1C所示，用干式清洗法去除作为类光阻的第一BARC层103以及其他残余中间材料，获得如图所示的最终的沟槽结构。
在蚀刻沟槽106过程中，介电层超低k材料不可避免地受到一定损坏。进一步地，在获得图1B所示的中间结构之后，沟槽106中的介电材料已经暴露出来。在用干法清洗剩余光阻的过程中，出于以上描述的原因，超低k介电材料也极易受到破坏。该破坏一方面使得介电层k值上升，影响器件的电性能，一方面破坏介电层的结构和形状，从而影响最终获得的沟槽的轮廓。
鉴于上述问题，需要提供一种改进的制作具有低k值介电层的铜互连工艺，这种工艺能减少并修复传统工艺中对超低k值介电层带来的破坏，使介电层保持超低的k值，并保持良好的沟槽轮廓。
发明内容
在本发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了减小在互连结构制作过程中干法蚀刻对低k材料和/或超低k材料介电层的破坏，从而使得介电层保持其低k值，同时产生优化的沟槽轮廓，本发明提供了一种制作半导体互连结构的方法，包括如下步骤：获得用于半导体互连结构的中间结构，所述中间结构至少包括由低k材料和/或超低k材料构成的介电层，蚀刻至所述介电层中的沟槽，以及至少一种光阻材料；对所述中间结构施加HMDS处理；以及利用等离子体方法去除所述中间结构中的光阻材料。本发明还提供了通过上述方法获得的半导体互连结构、半导体器件，以及包含这样的半导体器件的电子设备。
利用本发明的互连结构制作方法，能够减少并修复传统工艺中对超低k值介电层带来的破坏，由此避免介电层k值的不期望的升高，并避免介电层破坏导致的沟槽轮廓的劣化。从而，获得的互连结构具有介电层k值超k，蚀刻沟槽轮廓规则、理想的优势。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：
图1A-1C示出了利用传统的大马士革工艺制作铜互连层的过程；
图2A-2D示出了根据本发明实施例制作铜互连层的方法；
图3A-3B示出利用和不利用HMDS处理获得的沟槽轮廓的对比；
图4示出根据本发明实施例的制作铜互连层的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
图2A-2D示出了根据本发明实施例制作铜互连层的过程。如图2A所示，在前一互连层或有源器件层上以CVD方式覆盖一层介电层101，该介电层101由低k材料、超低k材料或者其组合构成。在一个例子中，介电层101包括黑钻材料BD(Black Diamond)和氮掺杂碳化物NDC(NitrogenDoped Carbide)。更具体地，NDC使用C3H10Si作为其前体，BD使用[(C-H3)2-Si-O]4作为其前体。可选地，介电层101还可以包含两个k值不同的BD层。在另一个例子中，介电层101的材料可以选自k值2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSPTM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。介电层101的厚度根据当层导线的薄层电阻Rs所要求的大小来确定。在一个例子中，介电层101厚度为4000埃左右。
然后在低k值介电层101的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC2H5)4为主要原料反应生成的，厚度约为250-750埃。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，厚度为2000埃-4000埃。之后，在BARC层103上沉积一层低温氧化物(LTO)层104作为硬掩模。在一个例子中，LTO层厚度可选择为约800埃。可选地，根据工艺的需要，还可以在LTO层104上进一步涂覆第二底部抗反射层105，以进一步增加光刻效用。接着，在第二底部抗反射层104上涂覆光刻胶层106，该光刻胶层厚度可以为约3000埃。对该光刻胶层106进行曝光，显影，从而在其中形成将要填充金属铜的沟槽图案。
然后如图2B所示，利用干式回蚀法，例如等离子体刻蚀法，逐步蚀刻第二BARC层105、LTO层104、第一BARC层103、钝化层102，直到进入介电层101。在此过程中，光刻胶层105、第二BARC层105、LTO层104通过等离子体得到去除。由此，获得图1B所示的中间结构。在该中间结构中，已经刻蚀出用于填充金属的沟槽106。
然后，如图2C所示，对于获得的中间结构，施加HMDS处理。HMDS主要成分是六甲基二硅胺(Hexamethyldisilazane)，化学式为(CH3)3SiNHSi(CH3)3，常温下呈液态。施加HMDS的方式可以是使HMDS呈雾状喷向图2B的中间结构的表面。在一个具体例子中，将125℃下的饱和HMDS蒸汽气氛喷向中间结构，持续60s。在其他例子中，根据图2B的中间结构的特征，调整HMDS施加的参数，例如时间、温度等。
HMDS对于多孔材料的孔隙具有一定“密封”效应，因此能够修复和防止超低k材料的破坏。HMDS的作用机理可以如下式所示：
(CH3)3Si-NH-Si(CH3)3+HO-Si≡
→(CH3)3-Si-O-Si≡+(CH3)3-SiNH2
(CH3)3-SiNH2+HO-Si≡
→(CH3)3-Si-O-Si≡+NH3
简单来说，一方面HMDS可以与超低k材料发生一定化学反应，使得其化学键更加坚固，不易与O进一步发生反应。另一方面，喷雾状地施加HMDS使得HMDS分子充分地填充到多孔超低k材料的孔隙中，避免后续步骤中O离子的进入，进而进一步防止与O离子的反应。通过极大降低超低k材料与O离子的反应，使得超低k材料在离子刻蚀过程中受到的破坏大大减小，其k值得到保持。
在进行HMDS之后，如图2D所示，按照常规方式，用于式清洗法去除作为类光阻的第一BARC层103以及其他残余中间材料，获得如图所示的最终的沟槽结构。如此获得的最终沟槽结构在介电层的k值以及在沟槽轮廓上都比常规方法获得的结构更加优越。这可以通过下面的对比实验得到验证。
在一个具体例子中，分别按照图1A-1C的过程和图2A-2D的过程制作互连沟槽结构，其中在清洗步骤均采用Ar/O2等离子体干式清洗残余光阻。在制作的各个阶段监测介电层k值的变化。可以看到，在图1A和2A阶段刚刚进行超低k材料介电层沉积后，测得介电层k值为2.5。如果按照图1B和图1C，不进行HMDS处理而直接进行Ar/O2清洗，那么最终获得的介电层k值为4.8，已经远远不能满足超低k材料的要求。而对于同样沉积的超低k介电层，如果按照图2C进行HMDS处理，结果就有很大不同。在HMDS处理后，测得的介电层k值为2.53。经过图2D的干式清洗，最后获得的介电层k值为2.58，相比不进行HMDS处理获得的结果有极大的降低。由此可以看到，即使对于比较容易破坏超低k介电层的Ar/O2清洗，HMDS处理依然可以将介电层k值保持为符合要求的较低值。
图3A-3B示出利用和不利用HMDS处理获得的沟槽轮廓的对比。图3A是没有利用HMDS所获得的沟槽轮廓。在图3A中，由于等离子体对超低k材料的破坏，沟槽侧壁的材料被侵蚀，呈现上下尺寸不均的“回拉”(pull-back)现象。同时，侧壁的侵蚀使得沟槽顶端的TEOS呈现“盖帽”形状。图3B是同等制作过程中利用HMDS处理获得的沟槽轮廓。可以看到，获得的沟槽轮廓较为规则，沟槽侧壁竖直向下，没有出现“回拉”现象。因此，HMDS处理对于沟槽轮廓的改善也非常明显。
图4示出根据本发明实施例的制作铜互连层的方法的流程图。如图4所示，在步骤401，获得用于铜互连层的中间结构，该中间结构至少包括由低k/超低k材料构成的介电层，蚀刻至介电层的沟槽，以及至少一种光阻材料。在步骤402，对上述中间结构施加HMDS处理，具体地，使HMDS呈雾状喷向中间结构的表面。在步骤403，用等离子体方式去除中间结构中的光阻材料。该步骤与常规干法去除光阻的过程基本相同。
利用本发明的制作铜互连结构的方法，可以减少对超低k材料构成的中间介电层的破坏。由此，介电层的超低k值得以保持，并且可以获得较为理想的沟槽轮廓，这都为铜互连结构的器件性能带来了明显的改善。并且，本发明的实施不需要对现有的制作互连结构的设备进行改变，因此非常易于实施。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种制作半导体互连结构的方法，包括如下步骤：
获得用于半导体互连结构的中间结构，所述中间结构至少包括由低k材料和/或超低k材料构成的介电层，蚀刻至所述介电层中的沟槽，以及至少一种光阻材料；
对所述中间结构施加HMDS处理；以及
利用等离子体方法去除所述中间结构中的光阻材料。
2.如权利要求1所述的方法，其特征在于，所述互连结构为铜互连结构。
3.如权利要求1所述的方法，其特征在于，所述至少一种光阻材料包括底部抗反射涂层和/或光刻胶。
4.如权利要求1所述的方法，其特征在于，所述低k材料和所述超低k材料选自黑钻材料、氮掺杂碳化物、k值为2.5-2.9的硅酸盐化合物、k值为2.2的甲基硅酸盐化合物、k值为2.8的HOSPTM以及k值为2.65的SiLKTM。
5.如权利要求1所述的方法，其特征在于，所述施加HMDS处理的步骤包括：将雾状HMDS喷向所述中间结构的表面。
6.如权利要求5所述的方法，其特征在于，所述雾状HMDS为饱和HMDS蒸汽气氛。
7.如权利要求6所述的方法，其特征在于，所述施加HMDS处理的步骤包括：在约125℃下将雾状HMDS喷向所述中间结构，持续约60s。
8.如权利要求1所述的方法，其特征在于，所述利用等离子体方法去除中间结构中的光阻材料的步骤包括利用O2，CO2，N2等离子体中的至少一种去除光阻材料。
9.一种半导体器件，包含根据权利要求1-8中任一项获得的半导体互连结构。
10.一种包含如权利要求9所述的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。
11.一种包含如权利要求9所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101105290A CN102148190A (zh) | 2010-02-09 | 2010-02-09 | 制作半导体互连结构的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2010101105290A CN102148190A (zh) | 2010-02-09 | 2010-02-09 | 制作半导体互连结构的方法 |
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| Publication Number | Publication Date |
|---|---|
| CN102148190A true CN102148190A (zh) | 2011-08-10 |
Family
ID=44422358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010101105290A Pending CN102148190A (zh) | 2010-02-09 | 2010-02-09 | 制作半导体互连结构的方法 |
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| Country | Link |
|---|---|
| CN (1) | CN102148190A (zh) |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
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|
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