CN102024746A

CN102024746A - 用于铜互连布线制造工艺的方法

Info

Publication number: CN102024746A
Application number: CN2009101954942A
Authority: CN
Inventors: 安辉
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-09-09
Filing date: 2009-09-09
Publication date: 2011-04-20

Abstract

本发明公开了一种用于铜互连布线制造工艺的方法。根据本发明的方法包括下列步骤：在底层铜或具有底层结构的一半导体衬底表面生长一阻挡层；在所述阻挡层上生长一低k值介电层；在所述低k值介电层上面生长一钝化层；在所述钝化层中刻蚀出第一沟槽，直到刻蚀到所述阻挡层为止；在所述第一沟槽中填充一可湿显影的底部抗反射涂层；对所述可湿显影的底部抗反射涂层进行湿法显影，移除部分可湿显影的底部抗反射涂层；在所述钝化层上涂覆具有图案的光刻胶，并刻蚀出第二沟槽；去除所述光刻胶，剥离所述可湿显影的底部抗反射涂层，刻蚀穿透所述阻挡层，直至露出部分铜。本发明的方法解决了现有的铜互连布线工艺的干式回蚀工艺带来的对低k值介电层的损伤、偏移值大，生产周期长等问题。

Description

用于铜互连布线制造工艺的方法

技术领域

本发明涉及集成电路工艺技术领域，特别涉及一种铜互连布线制造工艺

背景技术

随着CMOS晶体管尺寸不断缩小到深亚微米级，正如摩尔定律所预测的，高密度集成电路中的晶体管数量已上升到几千万个。这些数量庞大的有源元件的信号集成需要多层的高密度金属连线。然而，这些金属互连线带来的电阻和寄生电容已经成为限制这种高效集成电路速度的主要因素。基于这个因素，半导体工业从原来的金属铝互连线工艺发展成金属铜互连线，同时低k值材料替代了二氧化硅成为金属层间的绝缘介质。金属铜减少了金属连线层间的电阻，同时增强了电路稳定性；低k值介质则减少了金属连线层之间的寄生电容。使用这些新材料的新型集成电路铜互连布线制造工艺被称为“大马士革工艺”，它的特点是能够制造多层高密度的金属连线。根据通孔的形状不同，可分为单大马士革工艺和双大马士革工艺。大马士革工艺对于通孔的品质极为重视，尤其是孔环与孔壁的互连的可靠性和精准性。由于金属铜不能形成可挥发的复产物，金属铜线的形成不能通过传统铝线工艺的减法刻蚀法实现。大马士革工艺的解决办法是通过先挖出柱状的通孔，接着在金属层间的绝缘层中挖沟槽，然后在孔和槽中同时填入铜，再通过化学机械抛光工艺将铜磨平到金属层间绝缘层的表面，这样就形成了金属铜互连线。

传统的先刻通孔法双大马士革工艺如图1A至1G所示。如图1A所示，在底层铜或具有底层结构的一半导体衬底100的上面以CVD方式生长一层阻挡层101，阻挡层101的材料可以是SiN或者是SiON，厚度为700-1300埃。该层的作用在于防止铜离子污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。在阻挡层101的上面以CVD方式生长一层厚度约为5000-6000埃的低k值介电层102，介电层102的材料可以是k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSP^TM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLK^TM(Dow Chemical公司制造的一种低介电常数材料)等等。然后在低k值介电层102的上面生长一层钝化层103，材料可以是TEOS，厚度约为1000-1200埃。接着，如图1B所示，刻蚀出第一沟槽111，直到刻蚀到阻挡层101为止。然后，如图1C所示，在第一沟槽111中填充底部抗反射涂层(BARC)104，高出钝化层103的上表面大约1000-3000埃左右，所述BARC层104的材料例如是SiON。然后进行烘干，温度控制在150-210摄氏度左右。如图1D所示，涂覆光刻胶(未示出)，进行曝光，显影，接着干式回蚀部分BARC层104，如采用等离子体刻蚀方式，直到BARC层104低于钝化层103顶部约0-3000埃，并去除光刻胶。接下来，如图1E所示，在钝化层103上涂覆光刻胶105，并用等离子体刻蚀法刻蚀出第二沟槽106。然后，如图1F所示，灰化去除光刻胶并湿清洗晶片，彻底剥离BARC层104，形成孔107。最后，如图1G所示，刻蚀孔107底部的部分阻挡层101，露出部分铜100。

由于将低k值介电层102引入作为金属间的绝缘层，在如上所述的干式回蚀部分BARC层104的步骤中，传统的干式回蚀步骤会导致对该低k值介电层的损伤，进而影响绝缘材料的低k值介电层的特性。另外，密致通孔上面的填充材料厚度与隔离通孔区的厚度不一样，这会形成所谓的隔离/密致偏移。偏移度取决于许多因素，如通孔尺寸和通孔的分布情况。优良的填隙材料应该能够减小偏移，从而可以减小光刻胶厚度的差异和确保良好的关键尺寸(CD)控制。此外，在沟槽刻蚀过程中形成的“栅栏”或者“齿冠”也是很严重的问题。这是由于介质刻蚀副产物在通孔开口处周围沉积形成残留物而造成的。如果填隙材料的刻蚀速率能够与介质的相匹配，就可能大大降低栅栏效应和刻蚀后清洗中出现的问题，但是传统的BARC材料达不到上述要求，且采用干式回蚀方法的初始涂敷偏移将会通过刻蚀工艺转移到最后的表面上。另外，由于干式回蚀工艺需要在刻蚀和感光台之间传送晶片，导致生产周期长，生产成本高。

于是，需要一种新的回蚀方法以消除对低k值介电层的损伤，降低偏移值，且能够缩短生产周期，降低成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有的铜互连布线工艺中采用干式回蚀工艺所带来的对低k值介电层的损伤、偏移值大，生产周期长等问题，本发明提出了一种用于铜互连布线制造工艺的方法，所述方法包括下列步骤：在底层铜或具有底层结构的一半导体衬底表面生长一阻挡层；在所述阻挡层上生长一低k值介电层；在所述低k值介电层上面生长一钝化层；在所述钝化层中刻蚀出第一沟槽，直到刻蚀到所述阻挡层为止；在所述第一沟槽中填充一可湿显影的底部抗反射涂层；对所述可湿显影的底部抗反射涂层进行湿法显影，移除部分可湿显影的底部抗反射涂层；在所述钝化层上涂覆具有图案的光刻胶，并刻蚀出第二沟槽；去除所述光刻胶，剥离所述可湿显影的底部抗反射涂层，刻蚀穿透所述阻挡层，直至露出部分铜。

根据本发明的工艺，所述可湿显影的底部抗反射涂层为光敏可湿显影的底部抗反射涂层或非光敏可湿显影的底部抗反射涂层。当为光敏可湿显影的底部抗反射涂层时，在对所述可湿显影的底部抗反射涂层进行湿法显影前对所述可湿显影的底部抗反射涂层进行曝光，曝光能量为1-100毫焦，曝光焦点为-5至5微米。

本发明还提供了用于根据上述方法制造的集成电路和电子设备，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1G是传统的先刻通孔法双大马士革结构剖面示意图；

图2A至图2H是根据本发明的采用光敏的DBARC材料的大马士革工艺流程中各个步骤的剖面示意图；

图3是根据本发明的采用光敏的DBARC材料的大马士革工艺流程图；

图4A至图4G是根据本发明的采用非光敏的DBARC材料的大马士革工艺流程中各个步骤的剖面示意图；

图5是根据本发明的采用非光敏的DBARC材料的大马士革工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何利用一种可湿显影的底部抗反射涂层(DBARC)材料的回蚀方法来解决对低k值介电层损伤的问题。所述可湿显影的底部抗反射涂层例如由Brewer Science公司开发的BSI.G05013。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明的第一具体实施例为回蚀过程中采用光敏的DBARC材料。参照图2A至图2H，示出根据本发明的铜互连布线制造工艺流程中各个步骤的剖视图。

如图2A所示，在底层铜或是具有底层结构的一半导体衬底表面200的上方以CVD方式生长一层阻挡层201，阻挡层201的材料为SiN或者是SiON，厚度为700-1300埃。该层的作用在于防止铜离子污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。在阻挡层201的上面以CVD方式生长一层厚度在5000-6000埃的低k值介电层202，所述低k值介电层202的材料可以是k值为2.5-2.9的HSQ、k值为2.2的MSQ、k值为2.8的HOSP^TM以及k值为2.65的SiLK^TM等等。然后在低k值介电层202的上面生长一层钝化层203，材料为TEOS，称为主要为二氧化硅，厚度约为1000-1200埃左右。

接着，如图2B所示，在钝化层203上涂覆具有图案的光刻胶(未示出)，采用等离子体刻蚀方法刻蚀出第一沟槽211，直到刻蚀到阻挡层201为止，然后去除光刻胶。

然后，如图2C所示，在第一沟槽211中填充光敏的DBARC层204，填充方式可采用旋涂方式或者等离子体增强化学气相沉积(PECVD)方式所形成的。光敏的DBARC层204高出钝化层203大约1000-3000埃。然后进行烘干，烘干温度控制在150-210摄氏度左右，时间为40-150秒。这种DBARC材料可溶于显影剂，不再需要额外的干法回蚀工艺，能够节约20％-30％的光刻胶成本。

接下来，如图2D所示，涂覆具有图案的光刻胶(未示出)，接着进行曝光，如图中hv所代表，曝光能量为1-100毫焦，曝光焦点为-5至5微米。然后进行烘干，烘干温度控制在150-210摄氏度左右，时间为40-150秒，其目的在于使被曝光的光刻胶进行充分的化学反应，以便使被曝光的图案均匀化。

接着，如图2E所示，通过湿法显影移除部分光敏的DBARC层204，显影时间为20-150秒，并去除光刻胶。湿法显影过程完成后，光敏的DBARC层204将距离钝化层203顶部0-2000埃。

接下来，如图2F所示，在钝化层203上涂覆具有图案的光刻胶205，并用等离子体刻蚀法刻蚀出第二沟槽206。第二沟槽206的宽度大于第一沟槽211的宽度。

然后，如图2G所示，通过灰化工艺去除光刻胶，进行湿清洗，并彻底剥离光敏的DBARC层204，露出孔207。

最后，如图2H所示，刻蚀穿透孔207底部的阻挡层201，露出部分铜200。

之后的工艺可以按照常规工艺在第一沟槽211和第二沟槽206中电镀一层铜(未示出)，从而在其中形成铜互连布线结构。

图3的流程图示出了根据本发明实施例的采用光敏的DBARC材料的铜互连布线制造工艺。在步骤301中，在铜表面生长一层阻挡层，在该阻挡层上生长一层低k值介电层，在低k值介电层上面生长一层钝化层。在步骤302中，刻蚀出第一沟槽，直到刻蚀到阻挡层为止。在步骤303中，在第一沟槽中填充光敏的DBARC层。在步骤304中，对光敏的DBARC层进行曝光。在步骤305中，对光敏的DBARC层进行湿法显影，移除部分光敏的DBARC层。在步骤306中，在钝化层上涂覆具有图案的光刻胶，并刻蚀出第二沟槽。在步骤307中，通过灰化工艺去除光刻胶，进行湿清洗，并彻底剥离光敏的DBARC。在步骤308中，刻蚀穿透阻挡层，露出部分铜。

本发明的第二具体实施例为回蚀过程中采用非光敏的DBARC材料。参照图4A至图4G，示出根据本发明的回蚀工艺流程中各个步骤的剖视图.

如图4A所示，在铜400的上面以CVD方式生长一层阻挡层401，材料为SiN或者是SiON，厚度为700-1300埃。该层的作用在于防止铜离子污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。在阻挡层401的上面以CVD方式生长一层厚度在5000-6000埃的低k值介电层402，所述低k值介电层402的材料可以是k值为2.5-2.9的HSQ、k值为2.2的MSQ、k值为2.8的HOSP^TM以及k值为2.65的SiLK^TM等等，然后在低k值介电层402的上面生长一层钝化层403，材料为TEOS，厚度约为1000-1200埃左右。

接着，如图4B所示，在钝化层403上涂覆具有图案的光刻胶(未示出)，采用等离子体刻蚀方法刻蚀出第一沟槽411，直到刻蚀到阻挡层401为止，然后去除光刻胶。

然后，如图4C所示，在第一沟槽411中填充非光敏的DBARC 404层，填充方式可采用旋涂方式或者PECVD方式所形成的。非光敏的DBARC层高出钝化层403大约1000-3000埃左右。然后进行烘干，烘干温度控制在150-210摄氏度左右，时间为40-150秒。

接着，如图4D所示，通过湿法显影移除部分非光敏的DBARC层404，显影时间为20-150秒，并去除光刻胶。湿法显影过程完成后，非光敏的DBARC层404将距离钝化层403顶部0-2000埃。

接下来，如图4E所示，在钝化层403上涂覆具有图案的光刻胶405，并用等离子体刻蚀法刻蚀出第二沟槽406。第二沟槽406的宽度大于第一沟槽411的宽度。

然后，如图4F所示，通过灰化工艺去除光刻胶，进行湿清洗，并彻底剥离非光敏的DBARC层404，露出孔407。

最后，如图4G所示，刻蚀穿透孔407底部的阻挡层401，露出部分铜400。

图5的流程图示出了根据本发明实施例的采用非光敏的DBARC材料的铜互连布线制造工艺。在步骤501中，在底层铜或具有底层结构的一半导体衬底表面生长一层阻挡层，在该阻挡层上生长一层低k值介电层，在低k值介电层上面生长一层钝化层。在步骤502中，刻蚀出第一沟槽，直到刻蚀到阻挡层为止。在步骤503中，在第一沟槽中填充非光敏的DBARC层。在步骤504中，对非光敏的DBARC层进行湿法显影，移除部分非光敏的DBARC层。在步骤505中，在钝化层上涂覆具有图案的光刻胶，并刻蚀出第二沟槽。在步骤506中，通过灰化工艺去除光刻胶，进行湿清洗，并彻底剥离非光敏的DBARC层。在步骤507中，刻蚀穿透阻挡层，露出部分铜。

根据本发明在铜互连布线工艺中采用DBARC材料，能够将工艺中产生偏移大幅度降低。另外由于减少了干刻回蚀这个步骤，避免了低k值介电层的损伤，并且大大缩短了生产者周期，降低了工艺成本。

根据如上所述的实施例制造的采用DBARC材料的铜互连布线制造工艺的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频(RF)器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机等各种电子产品中

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于铜互连布线制造工艺的方法，所述方法包括下列步骤：

在底层铜或具有底层结构的一半导体衬底表面上生长一阻挡层；

在所述阻挡层上生长一介电层；

在所述介电层上面生长一钝化层；

依次刻蚀所述钝化层、介电层直到阻挡层，形成第一沟槽；

在所述第一沟槽中填充一可湿显影的底部抗反射涂层；

对所述可湿显影的底部抗反射涂层进行湿法显影，移除部分可湿显影的底部抗反射涂层；

在所述钝化层上涂覆具有图案的光刻胶，并刻蚀出第二沟槽；

去除所述光刻胶，剥离所述可湿显影的底部抗反射涂层，刻蚀穿透所述阻挡层，直至露出所述底层铜或具有底层结构的半导体衬底。

2.根据权利要求1所述的用于铜互连布线制造工艺的方法，其特征在于，所述介电层的材料选自k值为2.5-2.9的硅酸盐化合物、k值为2.2的甲基硅酸盐化合物、k值为2.8的HOSP^TM以及k值为2.65的SiLK^TM其中任一一种。

3.根据权利要求1所述的用于铜互连布线制造工艺的方法，其特征在于，所述可湿显影的底部抗反射涂层为光敏可湿显影的底部抗反射涂层或非光敏可湿显影的底部抗反射涂层。

4.根据权利要求3所述的用于铜互连布线制造工艺的方法，其特征在于，当所述可湿显影的底部抗反射涂层为光敏可湿显影的底部抗反射涂层时，在对所述可湿显影的底部抗反射涂层进行湿法显影前对所述可湿显影的底部抗反射涂层进行曝光。

5.根据权利要求4所述的用于铜互连布线制造工艺的方法，其特征在于，所述曝光的曝光能量为1-100毫焦，曝光焦点为-5至5微米。

6.根据权利要求1所述的用于铜互连布线制造工艺的方法，其特征在于，所述第二沟槽的宽度大于所述第一沟槽的宽度。

7.一种根据如权利要求1所述的方法制造的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

8.一种根据如权利要求1所述的方法制造的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。