CN102024790A - 用于互连工艺中的半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种用于互连工艺中的半导体器件，所述半导体器件包括：前端器件层；在所述前端器件层上形成的超低k值介电层；在所述超低k值介电层上形成的低k值介电层，所述超低k值介电层的孔隙率大于所述低k值介电层；在所述低k值介电层形成的钝化层；在所述低k值介电层和所述钝化层中刻蚀形成的用于填充金属的沟槽。本发明还提供了用于互连工艺中的半导体器件制造方法。根据本发明的半导体器件既能保证低k值介电层带来的降低金属连线之间不利的相互作用或串扰，同时又可以实现介电层作为IMD层具有较高的强度，具有良好的VBD特性和均匀的薄层电阻特性。
Description
技术领域
本发明涉及半导体制造工艺中的互连技术，尤其涉及在互连工艺中制造低k金属间介电层的方法。
背景技术
半导体集成电路技术的发展对互连技术提出了新的需求，互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战。随着半导体器件尺寸的不断收缩，互连结构也变得越来越窄，从而导致了越来越高的互连电阻。铜借助其优异的导电性，现已成为集成电路技术领域中互连集成技术的解决方案之一，铜互连技术已广泛应用于90nm及65nm技术节点的工艺中。
在铜互连工艺中，由于金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的中间绝缘层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的中间绝缘层的介电常数(k)，可以有效地降低这种串扰。低k值中间绝缘层带来的另一个好处是是可以有效降低互连的电阻电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规则的应用中，超低k材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间绝缘层。
Si0C薄膜是用于90nm工艺中典型的低k介质材料，其k值约为3.0。为了降低k值，现在广泛使用的是多孔材料。多孔材料最为显著的特点是易于吸收并保持湿气，而空气是目前能够得到的最低k值的介质(k＝1.0)，这也就是多孔材料k值较低的原因。多孔材料的k值能达到大约2.3至2.9。然而，多孔性会导致材料的机械强度偏低，因此为集成电路的制造带来了新的问题，即导致半导体器件的击穿电压(VBD)性能变差。在现有领域中，改善由于多孔性低k中间绝缘层带来的VBD问题的主要手段有：缩小中间绝缘层的蚀刻后检测的关键尺寸(AEI CD)并改进蚀刻后检测的关键尺寸均匀性(AEI CDU)、控制化学机械抛光的工艺步骤与化学气相沉积的工艺步骤之间的等待时间(Q time)以及在化学机械抛光步骤之后的处理工艺等等，然而改进的效果均不是很理想。
对于铜互连技术来说，另一个非常重要的方面是IMD层的薄层电阻(Rs)的均匀性问题。Rs的均匀性与金属沟槽蚀刻深度的均匀性有着密切的关系。
图1A-1D示出了利用传统的大马士革工艺制作铜互连层的方法。如图1A所示，在前一互连层或有源器件层100上以CVD方式覆盖一层厚度约为4000埃左右的低k值介电层101，材料可以是k值2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSPTM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。然后在低k值介电层101的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC2H5)4为主要原料反应生成的，厚度约为250-750埃。接着，在钝化层102上涂覆一层底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，厚度为2000埃-4000埃。然后进行烘干，温度控制在150-210摄氏度左右。接着在BARC层103上沉积一层低温氧化物(LTO)层104作为硬掩模，例如氧化硅，用于将之后的光刻胶图形转移到低k值介电层101上。
接着，如图1B所示，在该低温氧化物层104上涂覆光刻胶层105，进行曝光，显影，以形成将要填充金属铜的沟槽图案。然后如图1C所示，利用干式回蚀法刻蚀BARC层103，如采用等离子体刻蚀方式，直到到达钝化层102的表面。接着，如图1D所示，去除光刻胶层105和低温氧化物层104，用等离子体刻蚀法刻蚀钝化层102和低k介电层101，从而刻蚀出用于填充金属的沟槽106。然后，去除剩余的光刻胶层并湿清洗晶片，彻底剥离BARC层104。
在现有技术领域中，为了获得具有均匀的薄层电阻Rs的低k值介电层101(即IMD层)，通常采用的手段是控制填充金属的沟槽106的蚀刻速率。将该蚀刻速率控制得尽可能均匀以便实现沟槽深度的均匀化。然而，蚀刻速率的调节是非常困难的，难以实现理想的均匀化程度。另外，为了控制沟槽106的刻蚀深度，通常还需要单独沉积一层蚀刻停止层，这会增加工艺的步骤和复杂性。此外，现有技术中采用改进AEI CDU和进行化学机械抛光改进的方法，对于获得均匀薄层电阻Rs的低k值介电层，效果也均不甚理想。
鉴于上述问题，需要提供一种改进的制作具有低k值介电层的铜互连工艺，这种工艺既能保证低k值介电层带来的降低金属连线之间不利的相互作用或串扰、以及有效降低互连的RC延迟的优势，同时又可以实现介电层作为IMD层具有较高的强度，从而具有良好的VBD特性，以及具有均匀的薄层电阻特性。
发明内容
在本发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了保证低k值介电层带来的降低金属连线之间不利的相互作用或串扰、以及有效降低互连的RC延迟的优势，同时又可以实现介电层作为IMD层具有较高的强度，从而具有良好的VBD特性，本发明提供了一种用于互连工艺中的半导体器件，所述半导体器件包括：前端器件层；在所述前端器件层上形成的超低k值介电层；在所述超低k值介电层上形成的低k值介电层，所述超低k值介电层的孔隙率大于所述低k值介电层；在所述低k值介电层形成的钝化层；在所述低k值介电层和所述钝化层中刻蚀形成的用于填充金属的沟槽。
根据本发明的另一方面，提供了一种用于互连工艺中的半导体器件制造方法，所述方法包括下列步骤：在前端器件层上形成一超低k值介电层；在所述超低k值介电层上形成一低k值介电层，所述超低k值介电层的孔隙率大于所述低k值介电层；在所述低k值介电层上形成一钝化层；在所述钝化层上涂覆一底部抗反射涂层；在所述底部抗反射涂层上形成一低温氧化物层；在所述低温氧化物层上形成将要填充金属铜的沟槽；刻蚀所述底部抗反射涂层，直到到达所述钝化层的表面；去除所述低温氧化物层，刻蚀所述钝化层和低k介电层，到达所述超低k介电层的表面，形成用于填充金属的沟槽。
根据本发明的半导体器件既能保证低k值介电层带来的降低金属连线之间不利的相互作用或串扰，同时又可以实现介电层作为IMD层具有较高的强度，具有良好的VBD特性和均匀的薄层电阻特性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：
图1A-1D示出了利用传统的大马士革工艺制作铜互连层的方法；
图2A-2D示出了利用大马士革工艺制作根据本发明的铜互连层的方法；
图3示出了根据本发明的方法制作铜互连层的工艺流程；
图4示出了利用本发明的工艺与现有技术工艺相比较的击穿电压概率分布图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
图2A-2D示出了利用大马士革工艺制作根据本发明的铜互连层的方法。如图2A所示，在前一互连层或有源器件层100上以CVD方式覆盖一层厚度约为1000-1500埃左右的超低k值介电层101。然后在该超低k值介电层101上以CVD方式覆盖一层厚度约为2000-3000埃左右的低k值介电层101a，该超低k值介电层101和低k值介电层101a材料可以选自本领域常见的各种低k值介电材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSPTM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。该超低k值介电层101和低k值介电层101a要满足超低k值介电层101的孔隙率大于低k值介电层101a。即，要求超低k值介电层101材料的含碳量高于低k值介电层101a材料的含碳量，从而使得超低k值介电层101的材料相比低k值介电层101a材料更软。超低k值介电层101和低k值介电层101a材料的厚度范围可以根据当层导线的薄层电阻Rs所要求的大小来确定。如果需要的Rs较小，则应增大低k值介电层101a材料的厚度。
然后在低k值介电层101a的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC2H5)4为主要原料反应生成的，厚度约为250-750埃左右。接着，在钝化层102上涂覆一层底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，厚度约为2000-4000埃。然后进行烘干，温度控制在150-210摄氏度左右。接着在BARC层103上沉积一层低温氧化物(LTO)层104作为硬掩模，例如氧化硅，用于将之后的光刻胶图形转移到低k值介电层101上。
接着，如图1B所示，在该低温氧化物层104上涂覆光刻胶层105，进行曝光，显影，以形成将要填充金属铜的沟槽图案。然后如图1C所示，利用干式回蚀法刻蚀BARC层103，如采用等离子体刻蚀方式，直到到达钝化层102的表面。接着，如图1D所示，去除光刻胶层105和低温氧化物层104，用等离子体刻蚀法刻蚀钝化层102和低k介电层101a，刻蚀在到达超低k介电层101处自动停止，这是由于低k值介电层101a材料和超低k介电层101相对于干法刻蚀具有明显不同的蚀刻速率，因此具有的较大的蚀刻选择性。刻蚀出用于填充金属的沟槽106。然后，去除剩余的光刻胶层并湿清洗晶片，彻底剥离BARC层104。
图3示出了根据本发明的方法制作铜互连层的工艺流程。在步骤301中，在前一互连层或器件层上以CVD方式覆盖一层厚度约为1000-1500埃左右的超低k值介电层。然后在步骤302中，在该超低k值介电层上以CVD方式覆盖一层厚度约为2000-3000埃左右的低k值介电层，该超低k值介电层和低k值介电层要满足超低k值介电层的孔隙率大于低k值介电层。然后在步骤303中，在低k值介电层的上面覆盖一层钝化层，材料可以选择为TEOS，成分主要是二氧化硅。接着，在步骤304中，在钝化层上涂覆一层底部抗反射涂层(BARC)，然后进行烘干，温度控制在150-210摄氏度左右。接着在步骤305中，在BARC层上沉积一层低温氧化物(LTO)层作为硬掩模，用于将之后的光刻胶图形转移到低k值介电层101上。
接着，在步骤306中，在该低温氧化物层上涂覆光刻胶层，进行曝光，显影，以形成将要填充金属铜的沟槽图案。然后利用干式回蚀法刻蚀BARC层，如采用等离子体刻蚀方式，直到到达钝化层的表面。接着，在步骤307中，去除光刻胶层和低温氧化物层，用等离子体刻蚀法刻蚀钝化层和低k介电层，刻蚀在到达超低k介电层处由于蚀刻选择性而自动停止。刻蚀出用于填充金属的沟槽。然后，在步骤308中，去除剩余的光刻胶层并湿清洗晶片，彻底剥离BARC层。
图4示出了利用本发明的工艺将超低k值介电层和低k值介电层进行组合作为铜互连结构中的IMD层与现有技术的单层低k值介电层相比较的击穿电压概率分布图。如图4所示，在传统的单层低k值介电层作为铜互连结构中的IMD层时，击穿电压的变化范围较大，这说明半导体器件的击穿电压大小不稳定，存在较低击穿电压的概率较大。在较低击穿电压的情况下，器件的抗击穿性能较差。而利用本发明的工艺将超低k值介电层和低k值介电层进行组合作为铜互连结构中的IMD层的情况中，击穿电压的变化范围较小，这说明半导体器件的击穿电压大小很稳定，存在较低击穿电压的概率较小。半导体器件的抗击穿性能较高，工作稳定。
利用本发明的将超低k值介电层和低k值介电层进行组合作为铜互连结构中的IMD层的工艺，相比与现有技术中只利用低k值介电层作为IMD层的工艺来说，可以将IMD层的k值降低大约10％，例如从k＝3.2降低到k＝2.9。降低的k值介电层带来的优势有，可以降低金属连线之间不利的相互作用或串扰、并有效降低互连的RC延迟。另外，由于低k值介电层与超低k值介电层交界的界面比传统的低k值介电层具有更加致密的结构，因此改善了IMD层的强度，克服了由于低k值介电层的多孔性所带来对半导体器件的击穿电压的影响。本发明的工艺所带来的另一好处是，由于超低k值介电层和低k值介电层具有不同的蚀刻速率，因此产生了蚀刻选择性，在刻蚀用于填充金属的沟槽时，可以利用该蚀刻选择性将超低k值介电层作为蚀刻停止层，因此省去了现有技术中需要生长一层单独的蚀刻停止层，由此简化了工艺步骤，同时可以对蚀刻低k值介电层的速率进行良好的控制，由此获得了均匀的薄层电阻。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (18)
1.一种用于互连工艺中的半导体器件，其特征在于，所述半导体器件包括：
前端器件层；
在所述前端器件层上形成的超低k值介电层；
在所述超低k值介电层上形成的低k值介电层，所述超低k值介电层的孔隙率大于所述低k值介电层；
在所述低k值介电层形成的钝化层；
在所述低k值介电层和所述钝化层中刻蚀形成的用于填充金属的沟槽。
2.如权利要求1所述的半导体器件，其特征在于，所述互连工艺为铜互连工艺。
3.如权利要求1所述的半导体器件，其特征在于，所述前端器件层为前端有源器件或前端互连层。
4.如权利要求1所述的半导体器件，其特征在于，所述超低k值介电层和所述低k值介电层选自k值为2.5-2.9的硅酸盐化合物、k值为2.2的甲基硅酸盐化合物、k值为2.8的HOSPTM以及k值为2.65的SiLKTM。
5.如权利要求1所述的半导体器件，其特征在于，所述超低k值介电层的厚度为1000-1500埃。
6.如权利要求1所述的半导体器件，其特征在于，所述低k值介电层的厚度为2000-3000埃。
7.如权利要求1所述的半导体器件，其特征在于，所述低k值介电层和所述超低k介电层对于干法刻蚀具有不同的蚀刻速率。
8.如权利要求1所述的半导体器件，其特征在于，所述钝化层的成为二氧化硅，厚度为250-750埃。
9.一种包含如权利要求1所述的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。
10.一种包含如权利要求1所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
11.一种用于互连工艺中的半导体器件制造方法，其特征在于，所述方法包括下列步骤：
在前端器件层上形成一超低k值介电层；
在所述超低k值介电层上形成一低k值介电层，所述超低k值介电层的孔隙率大于所述低k值介电层；
在所述低k值介电层上形成一钝化层；
在所述钝化层上涂覆一底部抗反射涂层；
在所述底部抗反射涂层上形成一低温氧化物层；
在所述低温氧化物层上形成将要填充金属铜的沟槽；
刻蚀所述底部抗反射涂层，直到到达所述钝化层的表面；
去除所述低温氧化物层，刻蚀所述钝化层和低k介电层，到达所述超低k介电层的表面，形成用于填充金属的沟槽。
12.如权利要求11所述的半导体器件制造方法，其特征在于，所述互连工艺为铜互连工艺。
13.如权利要求11所述的半导体器件制造方法，其特征在于，所述前端器件层为前端有源器件或前端互连层。
14.如权利要求11所述的半导体器件制造方法，其特征在于，所述超低k值介电层和所述低k值介电层选自k值为2.5-2.9的硅酸盐化合物、k值为2.2的甲基硅酸盐化合物、k值为2.8的HOSPTM以及k值为2.65的SiLKTM。
15.如权利要求11所述的半导体器件制造方法，其特征在于，所述超低k值介电层的厚度为1000-1500埃。
16.如权利要求11所述的半导体器件制造方法，其特征在于，所述低k值介电层的厚度为2000-3000埃。
17.如权利要求11所述的半导体器件制造方法，其特征在于，所述低k值介电层和所述超低k介电层对于干法刻蚀具有不同的蚀刻速率。
18.如权利要求11所述的半导体器件制造方法，其特征在于，所述钝化层的成为二氧化硅，厚度为250-750埃。
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| PB01 | Publication | ||
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| C14 | Grant of patent or utility model | ||
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Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL CORPORAT Effective date: 20121226 |
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| TR01 | Transfer of patent right |
Effective date of registration: 20121226 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Patentee after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |