CN112885773A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制作方法，半导体结构的制作方法包括：提供依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层，且与所述基底电连接；在所述第二介质层内形成通孔，所述通孔暴露出所述第一导电插塞顶面；在所述通孔侧壁形成牺牲层；在所述牺牲层所包围的区域内形成第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，以形成间隙。本发明能够减小相邻导电插塞之间的寄生电容，简化工艺步骤，提高了生产效率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
半导体器件是现有电子设备的重要组成部分，半导体器件的基础性能会对用户的使用体验产生较大的影响。使用体验的决定因素包括电子设备的运行速率，而减小半导体器件的电阻电容延迟是提高电子设备的运行速率的方法之一。
但随着集成电路芯片中器件特征尺寸的不断减少，导致同一层相邻的金属互连线离得越来越近，这使得电阻电容延迟在所难免；且随着器件尺寸的较小，现有金属互连工艺的难度增加。因此，需要一种新的半导体结构制作工艺，以进一步降低由寄生电容造成的电阻电容延迟。
发明内容
本发明解决的技术问题为如何提供一种工艺简单、且成品性能良好的半导体结构制作工艺，及该工艺对应的半导体结构。
为解决上述技术问题，本发明提供一种半导体结构的制作方法，包括：提供依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层；在所述第二介质层内形成通孔，所述通孔暴露出所述第一导电过孔顶面；在所述通孔侧壁形成牺牲层；在所述牺牲层所包围的区域内形成第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，以形成间隙。
另外，所述牺牲层的材料包括光刻胶或者底层抗反射涂层、介电抗反射层或非晶氟化碳。
另外，所述去除牺牲层和位于所述牺牲层正下方的所述第一介质层，包括：采用灰化工艺，去除所述牺牲层；在所述灰化工艺之后，采用干法刻蚀工艺，刻蚀去除位于所述牺牲层正下方的所述第一介质层。
另外，所述去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，包括：采用第一无掩膜干法刻蚀工艺，刻蚀去除所述牺牲层；在所述第一无掩膜干法刻蚀工艺之后，采用第二无掩膜干法刻蚀工艺，刻蚀去除位于所述牺牲层正下方的所述第一介质层。
另外，所述第一无掩膜干法刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述牺牲层的刻蚀速率大于对所述第二导电插塞的刻蚀速率；所述第二无掩膜干法刻蚀工艺对所述第一介质层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述第一介质层的刻蚀速率大于对所述第二导电插塞的刻蚀速率。
另外，所述第一介质层的材料包括低介质材料，所述第二介质层的材料包括氧化硅、氮氧化硅或碳氮氧化硅。
另外，所述在所述通孔侧壁形成牺牲层，包括：在所述通孔底部以及侧壁形成牺牲膜，且所述牺牲膜还位于所述第二介质层顶部表面；刻蚀去除位于所述通孔底部以及所述第二介质层顶部表面的所述牺牲膜，剩余所述侧壁牺牲膜作为所述牺牲层。
另外，采用化学气相沉积工艺形成所述牺牲膜。
另外，形成所述的第二导电插塞，包括：在所述牺牲层侧壁、所述通孔底部以及所述第二介质层顶部形成电镀种子层；采用电镀工艺，在所述电镀种子层上形成填充满所述通孔的电镀层，去除高于所述第二介质层顶部的所述电镀层以及所述电镀种子层，剩余所述电镀层以及剩余所述电镀种子层作为所述第二导电插塞。
相应的，本发明还提供了一种半导体结构，包括：依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层；所述第二介质层内具有第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；间隙，所述间隙位于所述第二导电插塞与所述第二介质层之间，且所述间隙贯穿所述第一介质层和所述第二介质层。
另外，所述第一介质层的材料的相对介电常数小于所述第二介质层的材料的相对介电常数。
另外，所述第一介质层内的所述间隙的深宽比为10～20；所述第二介质层内的所述间隙的深宽比为10～20。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明提供的制作方法中，通过去除牺牲层和位于牺牲层正下方的第一介质层，以形成贯穿第一介质层和第二介质层的间隙，从而减小相邻导电插塞之间的寄生电容，进而减小寄生电容造成的电阻电容延迟；并且，本发明的制作方法利用去除牺牲层留下的开口直接向下刻蚀去除位于牺牲层下方的第一介质层，制作步骤简单，提高了生产效率。
另外，光刻胶材料或者有机抗反射材料较易去除，有利于避免在牺牲层的去除过程中对间隙的侧壁造成损伤。
另外，以去除牺牲层留下的空隙作为开口去除位于牺牲层正下方的第一介质层，无需设置额外的掩膜版，有利于降低制造成本；并且，采用干法刻蚀工艺，有利于保证间隙侧壁相对于基底的垂直度，从而使得相邻导电插塞之间的电容值均匀，进而保证半导体结构的性能稳定。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图10为本发明的一个实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有亟需提供一种新的半导体结构制作工艺，能够在减小半导体结构的电阻电容延迟的同时，降低半导体结构的制备难度。
为解决上述问题，本发明提供一种半导体结构的制作方法，通过在第二导电插塞和第二介质层之间设置牺牲层，并去除牺牲层和位于牺牲层正下方的第一介质层，以形成间隙，从而减小相邻导电插塞之间的寄生电容，进而减小电阻电容延迟；并且，本发明利用去除牺牲层留下的开口去除位于牺牲层下方的第一介质层，简化了工艺制程，工艺可实现性高。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
以下将结合附图对本发明实施例提供的半导体结构的制作方法进行详细说明。
图1至图10为本发明的一个实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图1，提供依次堆叠的基底11、第一介质层12和第二介质层14，第一介质层12内具有第一导电插塞13，第一导电插塞13贯穿第一介质层12。
具体地，基底11的材料可以为单晶硅、多晶硅或硅锗化合物等材料。在一个具体实施例中，基底11内可以具有多个半导体器件构成的复杂结构，半导体器件包括场效应管、二极管以及电阻等，多个半导体器件之间需要通过多层导电插塞和多层金属互连线构成的互连结构实现电学连接，以完成集成电路芯片的电学功能。
可以理解的是，第一介质层12内至少包括两个分立的第一导电插塞13，以实现不同器件之间的互连。第一导电插塞13的材料通常包括钨或钨的复合物。
本实施例中，第一介质层12的材料与第二介质层14的材料不同，且第一介质层12的材料为低介电常数材料，低介电常数材料通常指的是介电常数低于二氧化硅的介电常数(3.9)的电解质，例如为有机聚合物、无定型氯化碳、超小型泡沫塑料以及硅氧化物等材料。
本实施例中，第一介质层12的材料的介电常数小于第二介质层14的材料的介电常数。在多个第一导电插塞13的排列方向上，第一导电插塞13的横截面尺寸小于后续所要形成的第二导电插塞的横截面尺寸，在材料相同的情况下，横截面越大载流子的流动速率越快，即横截面越大电阻越小；导电插塞的电容电阻延迟为导电插塞的电阻以及相邻导电插塞之间寄生电容的乘积，通过设置第一介质层12的材料的介电常数小于第二介质层14的材料的介电常数，使得相邻第一导电插塞13之间寄生电容小于相邻第二导电插塞之间的寄生电容，从而减小相邻第一导电插塞13之间的寄生电容，进而减小半导体结构的电阻电容延迟。
本实施例中，第一介质层12的材料为多孔介质材料，例如泡沫塑料。多孔介质层材料中具有较多气孔，而空气的介电常数较低(约为1)，从而能够实现低介电常数性能；此外，由于气孔的存在，多孔介质材料较为疏松，有利于降低第一介质层12的刻蚀难度。
第二介质层14的材料可以是氧化硅、氮氧化硅或碳氮氧化硅等材料。
需要说明的是，在其他实施例中，第一介质层的材料与第二介质层的材料相同；且第一介质层的材料可以是低介电常数材料，也可以不是低介电常数材料。
参考图2及图3，在第二介质层14内形成通孔141，通孔141暴露出第一导电插塞13顶面。
本实施例中，参考图2，在第二介质层14上形成掩膜层15，掩膜层15包含依次堆叠的第一掩膜层151、第二掩膜层152以及第三掩膜层153；在朝向所述基底11的方向上，第三掩膜层153、第二掩膜层152以及第一掩膜层151的硬度递增；其中，第三掩膜层153的材料包括光刻胶材料，第二掩膜层152包括碳氮化物，第一掩膜层151包括氮氧化物。
可以理解的是，掩膜层的刻蚀速率与掩膜层的硬度有关，硬度值越大，刻蚀速率越慢；而刻蚀速率较慢，有利于在开口精度达到预设要求时及时终止刻蚀制程，以得到满足预设精度要求的开口尺寸。
此外，在远离基底11的方向上设置硬度递增的第一掩膜层151、第二掩膜层152以及第三掩膜层153，且相邻硬度差值较小，如此，有利于保证刻蚀精度。举例来说，在对第一掩膜层151进行刻蚀时，刻蚀剂不仅会消耗第一掩膜层151的材料，还有可能消耗第二掩膜层152的材料和第三掩膜层153的材料，由于第二掩膜层152的材料的硬度大于第三掩膜层153的材料的硬度，刻蚀剂对第二掩膜层152的材料的消耗小于对第三掩膜层153的材料的消耗，如此，有利于控制刻蚀剂的扩散范围，进而保证第一掩膜层151内开口154的尺寸精度。
由此可知，在朝向基底11的方向设置硬度递增的掩膜层15，并对掩膜层15进行逐层刻蚀以形成开口154，第一掩膜层151内的开口154的尺寸精度优于第三掩膜版153内的开口154的尺寸精度。
在通过开口154对第二介质层14进行刻蚀以形成通孔时，由于第一掩膜层151内的开口154具有较优的尺寸精度，且第一掩膜层151的材料的硬度较高而使得开口154不易发生尺寸变化，如此，使得刻蚀剂始终在开口154范围内对第二介质层14进行刻蚀，有利于保证在垂直于基底11的方向上，通孔141的宽度大小保持一致，即保证通孔141的侧壁垂直于基底11。
在多个第一导电插塞13的排列方向上，开口154的宽度大于第一导电插塞13的宽度，即后续形成的第二导电插塞的宽度大于第一导电插塞13的宽度。如此，使得第二导电插塞具有较小的电阻率，有利于降低电阻电容延迟，提高半导体结构的电学性能。
本实施例中，参考图3，在形成开口154之后，且在形成通孔141之前，去除第三掩膜层153；在去除第三掩膜层153后，通过开口154刻蚀第二介质层14，以形成通孔141，通孔141暴露出第一导电插塞13顶面。
在形成通孔141之前，去除第三掩膜层153。如此，能够减少通孔141形成后的掩膜层15的去除时间，有利于避免掩膜层15的去除对通孔141的形状和性能造成影响。
需要说明的是，掩膜层15的具体层数以及不同层之间的硬度差可以根据实际需要进行设置；此外，在其他实施例中，在形成开口之后，去除第三掩膜层和第二掩膜层，仅保留与第二介质层接触的第一掩膜层。
参考图4和图5，在通孔141侧壁形成牺牲层16。
在形成通孔141并去除掩膜层后进行沉积工艺，以形成牺牲膜161，牺牲膜161位于通孔141侧壁、通孔141底部以及第二介质层14顶部表面；去除位于第二介质层14顶部表面以及通孔141底部的牺牲膜161，剩余的牺牲膜161作为牺牲层16；其中，去除牺牲膜161的方法包括化学机械平坦化和干法刻蚀。
本实施例中，牺牲层16的侧壁垂直于基底11，如此，有利于保证后续形成于牺牲层16所包围区域内的第二导电插塞的侧壁垂直于基底11，进而保证在垂直于基底11的方向上，第二导电插塞的电阻值保持不变、相邻第二导电插塞之间的间隙的宽度保持不变(即相邻导电插塞之间的寄生电容保持不变)，从而保证相邻导电插塞之间电阻电容延迟不变，进而使得半导体结构的电学性能具有较好的稳定性。
由于牺牲层16在后续步骤中需要去除，因此牺牲层16没有致密性的性能要求；相应的，快速形成牺牲层16，有利于缩短半导体结构的制作周期。因此，本实施例采用化学气相沉积工艺形成牺牲膜161。
本实施例中，牺牲层16的厚度范围为10～25nm，例如为13nm、18nm、23nm。在对牺牲层16正下方的第一介质层12进行刻蚀时，可用于刻蚀的刻蚀剂剂量与牺牲层16的厚度有关，厚度越厚，刻蚀牺牲层之后形成的间隙宽度越大，使得位于牺牲层16正下方的第一介质层12能够被更多剂量的刻蚀剂刻蚀，以实现对位于牺牲层16正下方的第一介质层12的快速刻蚀，且有利于保证位于牺牲层16正下方的第一介质层12能够被完全刻蚀。
可以理解的是，牺牲层16的厚度小于上述厚度范围时，对位于牺牲层16正下方的第一介质层12进行刻蚀，会出现由于刻蚀所形成的间隙过窄，导致进行刻蚀的刻蚀剂剂量较小，所需的刻蚀时间增长；刻蚀时间的延长会导致所需形成的间隙两侧的第一介质层12被刻蚀，进而出现在垂直于基底11的方向上，第一介质层12内的间隙的宽度大小不一致，相邻第一导电插塞13之间的寄生电容电容值不均匀，以及相邻第一导电插塞13之间的电阻电容延迟不均匀，不利于保证半导体结构的稳定性。
此外，牺牲层16的厚度大于上述厚度范围时，不利于实现对间隙顶部开口的封堵，容易出现用于封堵的材料掉落至间隙内的情况，导致相邻第一导电插塞13之间的电容值不均匀，不利于保证半导体结构的稳定性。
牺牲层16的材料包括光刻胶或者底层抗反射涂层、介电抗反射层、非晶氟化碳等材料；本实施例中，选用光刻胶材料作为牺牲层16的材料，并可通过灰化工艺去除牺牲层16。
需要说明的是，在其他实施例中，牺牲层的材料还包括氮化硅、氮氧化硅或者碳氮氧化硅。
参考图6和图7，在牺牲层16所包围的区域内形成第二导电插塞17，第二导电插塞17与第一导电插塞13电连接。
本实施例中，第二导电插塞17的工艺步骤包括：参考图6，采用沉积工艺，以形成电镀种子层171，电镀种子层171覆盖通孔141底部、牺牲层16侧壁以及第二介质层14顶部表面；采用电镀工艺，在电镀种子层171上形成填充满通孔141的电镀层172，且172还位于第二介质层14顶部上；参考图7，去除高于第二介质层14顶部的电镀层172和电镀种子层171，剩余电镀层172以及剩余电镀种子层171作为第二导电插塞17。
其中，电镀种子层171的材料包括氮化钛；电镀层172的材料包括铜、钴或钨；在多个第一导电插塞13的排列方向上。
本实施例中，电镀种子层171的材料为氮化钛，氮化钛的化学性质相对不活泼，不容易受灰化工艺或者干法刻蚀工艺的影响。
参考图8和图9，去除牺牲层16(参考图7)和位于牺牲层16正下方的第一介质层12，以形成间隙18；其中，间隙18包括位于第一介质层12中的第二间隙182以及位于第二介质层14中的第一间隙181。
本实施例中，形成间隙18的工艺步骤包括：参考图8，采用灰化工艺去除牺牲层，以形成第一间隙181；参考图9，在灰化工艺之后，采用干法刻蚀工艺，刻蚀去除位于牺牲层正下方的第一介质层12，在第一介质层12中形成第二间隙182。
由于光刻胶材料质地较软，采用光刻胶材料作为牺牲层，并采用灰化工艺去除该牺牲层，有利于缩短去除时间以及保证牺牲层的完全去除，进而减小对第一间隙181侧壁的损伤；其中，第一间隙181暴露出第二导电插塞17的侧壁。
此外，相较于湿法刻蚀工艺而言，干法刻蚀工艺有利于保证第二间隙182侧壁相对于基底11的垂直度，进而保证相邻导电插塞之间的电容值均匀，进而保证半导体结构的性能稳定。
需要说明的是，在其他实施例中，还可以采用第一无掩膜干法刻蚀工艺，刻蚀去除牺牲层；在第一无掩膜干法刻蚀工艺之后，采用第二无掩膜干法刻蚀工艺，刻蚀去除位于牺牲层正下方的第一介质层。
其中，所述第一无掩膜干法刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述牺牲层的刻蚀速率大于对所述第二导电插塞的刻蚀速率；所述第二无掩膜干法刻蚀工艺对所述第一介质层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述第一介质层的刻蚀速率大于对所述第二导电插塞的刻蚀速率。如此，有利于保证第一间隙181的侧壁相对于基底11具有较好的垂直度；同时能够减少工艺的调整次数，缩短工艺周期和降低人力成本。
本实施例中，第一介质层12内的间隙18的深宽比为10～20，例如为13、15、18。当第一介质层12内的间隙18的深宽比在该范围内时，有利于保证完全去除位于牺牲层16正下方的第一介质层12，避免间隙18底部出现刻蚀停止缺陷。
需要注意的是，第一间隙181的形成隔断第二导电插塞17和第二介质层14，这使得第二导电插塞17内的金属离子不会迁移或扩散至第二介质层14中，从而能够保证半导体结构的性能。
参照图10，在形成间隙18后，形成绝缘层19，绝缘层19用于封堵间隙18的顶部开口。
本实施例中，采用化学气相沉积工艺形成绝缘层19，从而实现对间隙18顶部开口的快速封堵，进而界定出间隙18的具体范围。由于化学气相沉积的沉积速度大于物理气相沉积和原子层沉积等沉积方式，因此，采用化学气相沉积工艺形成绝缘层19，有利于避免绝缘层19的材料落入间隙18中，从而保证半导体结构的性能。
本发明提供的制作方法中，通过去除牺牲层和位于牺牲层正下方的第一介质层，以形成贯穿第一介质层和第二介质层的间隙，从而减小相邻导电插塞之间的寄生电容，进而减小寄生电容造成的电阻电容延迟；并且，本发明的制作方法利用去除牺牲层留下的开口去除位于牺牲层下方的第一介质层，工艺可实现性高，有利于提高生产效率。
相应的，本发明实施例还提供了了一种半导体结构。
参照图10，半导体结构包括：依次堆叠的基底11、第一介质层12和第二介质层14，第一介质层12内具有第一导电插塞13，第一导电插塞13贯穿第一介质层12；第二介质层14内具有第二导电插塞17，第二导电插塞17与第一导电插塞13电连接；间隙18，间隙18位于第二导电插塞17与第二介质层14之间，且间隙18贯穿第一介质层12和第二介质层14。
以下将结合附图对本实施例提供的半导体结构进行详细说明。
本实施例中，第一介质层12的材料的相对介电常数小于第二介质层14的材料的相对介电常数，如此，有利于进一步减小第一导电插塞13之间的寄生电容，提高半导体结构的性能；在其他实施例中，第一介质层的材料的相对介电常数大于或等于第二介质层的材料的相对介电常数。
本实施例中，第二导电插塞17朝向第二介质层14的方向上，间隙18的宽度为10nm～25nm，例如为15nm、18nm、20nm。间隙18的宽度处于该数值范围内时，既可以保证相邻导电插塞之间的寄生电容较小，又能保证间隙18的顶部开口的有效封闭。
本实施例中，第一介质层12内的间隙18的深宽比为10～20，例如为13、15、18；第二介质层内的间隙18的10～20，例如为13、15、18。
本实施例中，半导体结构内具有贯穿第一介质层12和第二介质层14的间隙18，间隙18垂直于基底11，未破坏层间支撑结构，使得半导体结构具有良好的结构稳定性；此外，相邻导电插塞之间具有间隙18，有利于减小相邻导电插塞之间的寄生电容，从而提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构的制作方法，其特征在于，包括：
提供依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层，且与所述基底电连接；
在所述第二介质层内形成通孔，所述通孔暴露出所述第一导电插塞顶面；
在所述通孔侧壁形成牺牲层；
在所述牺牲层所包围的区域内形成第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；
去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，以形成间隙。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述牺牲层的材料包括光刻胶或者底层抗反射涂层、介电抗反射层或非晶氟化碳。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述去除牺牲层和位于所述牺牲层正下方的所述第一介质层，包括：采用灰化工艺，去除所述牺牲层；在所述灰化工艺之后，采用干法刻蚀工艺，刻蚀去除位于所述牺牲层正下方的所述第一介质层。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述去除所述牺牲层和位于所述牺牲层正下方的所述第一介质层，包括：采用第一无掩膜干法刻蚀工艺，刻蚀去除所述牺牲层；在所述第一无掩膜干法刻蚀工艺之后，采用第二无掩膜干法刻蚀工艺，刻蚀去除位于所述牺牲层正下方的所述第一介质层。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述第一无掩膜干法刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述牺牲层的刻蚀速率大于对所述第二导电插塞的刻蚀速率；所述第二无掩膜干法刻蚀工艺对所述第一介质层的刻蚀速率大于对所述第二介质层的刻蚀速率，且对所述第一介质层的刻蚀速率大于对所述第二导电插塞的刻蚀速率。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述第一介质层的材料包括低介电常数材料，所述第二介质层的材料包括氧化硅、氮氧化硅或碳氮氧化硅。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述在所述通孔侧壁形成牺牲层，包括：在所述通孔底部以及侧壁形成牺牲膜，且所述牺牲膜还位于所述第二介质层顶部表面；刻蚀去除位于所述通孔底部以及所述第二介质层顶部表面的所述牺牲膜，剩余所述侧壁牺牲膜作为所述牺牲层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，采用化学气相沉积工艺形成所述牺牲膜。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述的第二导电插塞，包括：在所述牺牲层侧壁、所述通孔底部以及所述第二介质层顶部形成电镀种子层；采用电镀工艺，在所述电镀种子层上形成填充满所述通孔的电镀层，去除高于所述第二介质层顶部的所述电镀层以及所述电镀种子层，剩余所述电镀层以及剩余所述电镀种子层作为所述第二导电插塞。
10.一种半导体结构，其特征在于，包括：
依次堆叠的基底、第一介质层和第二介质层，所述第一介质层内具有第一导电插塞，所述第一导电插塞贯穿所述第一介质层；所述第二介质层内具有第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；
间隙，所述间隙位于所述第二导电插塞与所述第二介质层之间，且所述间隙贯穿所述第一介质层和所述第二介质层。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一介质层材料的相对介电常数小于所述第二介质层材料的相对介电常数。
12.根据权利要求10所述的半导体结构，其特征在于，所述第一介质层内的所述间隙的深宽比为10～20；所述第二介质层内的所述间隙的深宽比为10～20。
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|---|---|---|---|---|
| CN113644029A (zh) * | 2021-08-12 | 2021-11-12 | 上海集成电路制造创新中心有限公司 | 一种金属互连结构及其制造方法 |
| WO2024098662A1 (zh) * | 2022-11-10 | 2024-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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