CN113644029A - 一种金属互连结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种金属互连结构及其制造方法，包括：间隔设置的金属互连线，第一金属层分别设于所述金属互连线上，第二金属层，分别设于所述第一金属层，介质层，设于所述第一金属层和所述第二金属层的两侧边，与所述第一金属层和所述第二金属层均具有间隙，金属扩散覆盖层，覆盖所述介质层和所述第二金属层。本发明通过将介质层设置在第一金属层和第二金属层的两侧边，且介质层与第一金属层和第二金属层均具有间隙，形成的金属互连结构由于该间隙，降低了寄生电容，且第一金属层和第二金属层与介质层之间存在的间隙可以进一步降低金属离子向介质层扩散。

Description

一种金属互连结构及其制造方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种金属互连结构及其制造方法。
背景技术
随着集成电路的高速发展，晶体管的特征尺寸在不断减小，单个芯片上堆积的晶体管数量也不断增多，从而导致芯片的集成度不断在提高。为了实现高集成度下的金属互连，金属布线层数不断增加，从而导致金属导线电阻、线间电容和层间电容增大，从而使电阻电容(RC)的延迟时间、串联噪声和功耗等增加。
为了解决上述存在的问题，目前，一方面采用底部铜金属互连线代替铝金属互连线，从而减小电路存在的电阻，另一方面，用低介电常数的介质材料比如SiCOH代替二氧化硅，来降低金属互连层间的寄生电容。但是随着技术的不断推进，金属互连双镶嵌工艺沟槽以及通孔的横向尺寸不断在缩小，也就是说沟槽和通孔的深宽比不断增加，为了保证铜金属互联线的相对体积不变，铜扩散阻挡层和铜粘附层的厚度就要不断减小，此时铜扩散阻挡层的阻挡性会极大减弱。同时，低介电介质材料无法进一步降低寄生电容。
发明内容
本发明的目的在于提供一种金属互连结构及其制造方法，保障了结构的集成度的同时，降低了金属互连结构形成的寄生电容和金属离子向介质材料的扩散。
为实现上述目的，第一方面，本发明提供了一种金属互连结构，该结构包括：
间隔设置的金属互连线，第一金属层分别设于所述金属互连线上，第二金属层，分别设于所述第一金属层，介质层，设于所述第一金属层和所述第二金属层的两侧边，与所述第一金属层和所述第二金属层均具有间隙，金属扩散覆盖层，覆盖所述介质层和所述第二金属层。
本发明提供的实施例一种金属互连结构的有益效果在于：通过将介质层设置在第一金属层和第二金属层的两侧边，且介质层与第一金属层和第二金属层均具有间隙，形成的金属互连结构由于该间隙，降低了寄生电容，且第一金属层和第二金属层与介质层之间存在的间隙可以进一步降低金属离子向介质层扩散。
在一种可能的实现中，所述金属互连线包括：绝缘介质基底，上表面间隔设有沟槽，第一阻挡层，覆盖所述沟槽的内侧面和底面，底部金属，覆盖所述第一阻挡层，且将所述沟槽填充，所述第一金属层设于所述底部金属的上表面。其有益效果在于：保证了金属互连线结构的完整性。
在一种可能的实现中，还包括第二阻挡层，设于所述介质层和所述金属互连线之间，将所述介质层和所述金属互连线分隔。其有益效果在于：进一步降低了金属离子向介质层扩散的可能性。
在第二方面，本发明实施例提供一种金属互连结构的制造方法，该方法包括：
步骤S101：提供间隔设置的金属互连线；
步骤S102：将第一金属层对应所述金属互连线设置；
步骤S103：在所述第一金属层上设置第二金属层；
步骤S104：将介质层分别设于所述第一金属层和所述第二金属层的两侧边，且所述介质层与所述第一金属层和所述第二金属层均具有间隙；
步骤S105：将金属扩散覆盖层覆盖所述介质层和所述第二金属层。
本发明提供的实施例一种金属互连结构的制造方法有益效果在于：通过将介质层设置在第一金属层和第二金属层的两侧边，且介质层与第一金属层和第二金属层均具有间隙，形成的金属互连结构由于该间隙，降低了寄生电容，且第一金属层和第二金属层与介质层之间存在的间隙可以进一步降低金属离子向介质层扩散。
在一种可能的实现中，所述步骤S101，包括：提供绝缘介质基底，在所述绝缘介质基底的上表面开设间隔分布的沟槽，在所述沟槽内生成第一阻挡层，所述第一阻挡层覆盖所述沟槽的侧面和底面，在所述第一阻挡层上设置底部金属，所述底部金属将所述沟槽填充，构成所述金属互连线。其有益效果在于：制备出结构完整的金属互连线，提高了金属互连结构的集成度。
在一种可能的实现中，所述步骤S102，包括：在所述金属互连线的上表面生长第一牺牲层掩膜，然后在所述第一牺牲层掩膜上对应所述金属互连线开设通孔，所述通孔导通至所述金属互连线，将所述第一金属层设置于所述通孔内。其有益效果在于：通过先加工通孔，便于第一金属层在通孔内的设置，降低了工艺的复杂度。
在一种可能的实现中，所述步骤S103，包括：在所述第一金属层和所述第一牺牲层掩膜的上表面生长第二牺牲层掩膜，并在所述第二牺牲层掩膜上对应所述通孔设置开口，所述开口的底端延伸至所述第一金属层，将所述第二金属层设置于所述开口内，所述第二金属层与所述第一金属层连接。其有益效果在于：通过预先在第二牺牲层掩膜上设置开口，在开口内设置第二金属层，进一步降低了制备金属互连结构工艺的复杂度，加快了生产效率。
在一种可能的实现中，所述步骤S104，包括：将所述第一牺牲层掩膜和所述第二牺牲层掩膜去除，然后在所述第一金属层和所述第二金属层的表面以及所述绝缘介质基底和所述金属互连线的上表面生成第二阻挡层，接着在所述第二阻挡层上生成所述介质层。其有益效果在于：通过设置第二阻挡层，避免了金属离子扩散至介质层中。
在一种可能的实现中，所述在所述第二阻挡层上生成所述介质层之后，包括：去除所述第二金属层的上表面以上的所述第二阻挡层和所述介质层，接着去除所述第二金属层和所述第一金属层与所述介质层之间的所述第二阻挡层，形成所述间隙。其有益效果在于：保证了金属互连结构集成度的同时，降低了铜离子扩散至介质层中的可能性。
在一种可能的实现中，所述沟槽和所述开口的横向尺寸均大于所述通孔的直径。其有益效果在于：使产品集成度提高的同时，保证了电路的导电性。
附图说明
图1为本发明实施例提供的金属互连结构的制造方法的流程图；
图2为本发明实施例中在金属互连线结构上设置第一牺牲层掩膜和第一光刻胶并在第一光刻胶上形成通孔图案后的结构示意图；
图3为本发明实施例在第一牺牲层掩膜上刻蚀成通孔后的结构示意图；
图4为本发明实施例去除第一光刻胶后的结构示意图；
图5为本发明实施例在通孔内生成第一金属层后的结构示意图；
图6为本发明实施例生成第二牺牲层掩膜后的结构示意图；
图7为本发明实施例形成开口后的结构示意图；
图8为本发明实施例在开口内生成第二金属层后的结构示意图；
图9为本发明实施例去除第一牺牲层掩膜和第二牺牲层掩膜后的结构示意图；
图10为本发明实施例生成第二阻挡层后的结构示意图；
图11为本发明实施例在第二阻挡层上生成介质层后的结构示意图；
图12为本发明实施例去除第二金属层的上表面以上的第二阻挡层和介质层后的结构示意图；
图13为本发明实施例去除第二金属层和第一金属层与介质层之间的第二阻挡层形成间隙后的结构示意图；
图14为本发明实施例金属互连结构的结构示意图。
附图标记：
金属互连线200、绝缘介质基底201、第一阻挡层202、底部金属203、第一牺牲层掩膜204、第一金属层205、第二牺牲层掩膜206、第二金属层207、第二阻挡层208、介质层209、金属扩散覆盖层210；第一光刻胶300。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
随着集成电路的高速发展，半导体的集成度不断的提高，导致集成电路结构中的沟槽和通孔的深度比不断的增加，金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大，从而使RC延迟时间、串扰噪声和功耗等增加。并且沟槽和通孔的深度比不断的增加，使制备集成电路的工艺复杂性不断的增加，影响了产品生产的进度，且提高了生产成本。
目前为了降低金属导线的电阻，通常采用铜金属作为电路连接线，所以本发明的实施例提供的一种金属互连结构的制造方法中，该制造方法用到的金属为金属铜，所以以下所指的包含金属的材料均为铜材料，参考图1所示，该方法包括：
步骤S101：提供间隔设置的金属互连线。
该步骤中，参考图2所示，提供的金属互连线200包括绝缘介质基底201、第一阻挡层202和底部金属203。具体的，通过预先在绝缘介质基底201的上表面开设间隔分布的沟槽，然后在该沟槽内依次填充第一阻挡层202和底部金属203，其中，第一阻挡层202覆盖了沟槽的侧面和底面，底部金属203填充该沟槽至与绝缘介质基底201的上表面平齐，形成了本申请中的金属互连线200，使该金属互连线200的整体结构完整。
步骤S102：将第一金属层对应金属互连线设置。
具体的，参考图2所示，采用化学气相沉积工艺在金属互连线200结构的上表面沉积第一牺牲层掩膜204，接着在该第一牺牲层掩膜204上涂覆第一光刻胶300，并通过曝光和显影工艺形成通孔图案。进一步的，参考图3所示，以第一光刻胶300为掩膜版，通过蚀刻工艺进行图案化处理，在第一牺牲层掩膜204上刻蚀成通孔，且该通孔底部导通至金属互连线200的上表面，使金属互连线200的上表面部分显露。参考图4所示，接着，在溶剂中溶解或灰化去除第一光刻胶300。参考图5所示，然后在通孔内电镀底部金属203，将底部金属203填充至通孔内形成第一金属层205，由于在第一牺牲层掩膜204上电镀底部金属203会非常困难，所以第一牺牲层掩膜204的上表面不存在底部金属203。
该步骤中，通过先刻蚀出通孔，在通孔内便于设置第一金属层205，降低了工艺的复杂性。
步骤S103：在第一金属层上设置第二金属层。
该步骤中，参考图6所示，首先采用化学气相沉积工艺沉积第二牺牲层掩膜206。参考图7所示，然后在第二牺牲层掩膜206上涂覆第二光刻胶，并采用光刻工艺在第二光刻胶上形成开口图案，接着采用蚀刻工艺对开口图案进行处理，从而在第二牺牲层掩膜206上开设开口，且该若干开口对应通孔设置，每个开口的底端延伸至第一金属层205，第一金属层205的上表面可通过该开口显露。
进一步的，参考图8所示，在溶剂中溶解或灰化去除第二光刻胶，最后以该开口底部显露的第一金属层205为底部金属203籽晶层，在开口内电镀底部金属203形成第二金属层207，使第二金属层207与第一金属层205连接。具体的，先在第一金属层205的表面电镀一层底部金属203薄膜，随后朝底部金属203薄膜的两侧边方向横向电镀直至开口的两侧边，最后朝底部金属203薄膜的纵向电镀底部金属203，直至达到开口的最上端，形成第二金属层207。该步骤中，在开口内便于设置第二金属层207，且通过先制作通孔在制造开口，进一步降低了整体工艺的复杂性，提高了生产效率。
步骤S104：将介质层分别设于第一金属层和第二金属层的两侧边，且介质层与第一金属层和第二金属层均具有间隙。
该步骤中，参考图9所示，采用湿法蚀刻去除第一牺牲层掩膜204和第二牺牲层掩膜206。参考图10所示，接着在第一金属层205和第二金属层207的表面以及绝缘介质基底201和金属互连线200的上表面生成第二阻挡层208。参考图11所示，然后在第二阻挡层208上生成介质层209。
进一步的，参考图12所示，采用化学机械抛光的方法去除第二金属层207的上表面以上的第二阻挡层208和介质层209。参考图13所示，然后采用湿法刻蚀工艺去除第二金属层207和第一金属层205与介质层209之间的第二阻挡层208，形成间隙。
该步骤中，通过制备出该间隙降低了金属互连结构中存在的寄生电容，且第一金属层205和第二金属层207与介质层209之间存在的间隙可以进一步降低铜离子向介质层209扩散的可能性。
步骤S105：将金属扩散覆盖层覆盖介质层和第二金属层。
该步骤中，参考图14所示，采用物理气相沉积的方法在介质层209和第二金属层207的上表面生长一层金属扩散覆盖层210，从而完成整个金属互连结构的制造工艺。
在本实施例中，通过将介质层209设置在第一金属层205和第二金属层207的两侧边，且介质层209与第一金属层205和第二金属层207均具有间隙，降低了金属互连结构中的寄生电容，且第一金属层205和第二金属层207与介质层209之间存在的间隙可以进一步降低铜离子向介质层209扩散，且通过先制作通孔再制作开口，依次设置第一金属层205和第二金属层207，可削弱制造金属互连结构的整体工艺复杂性。
需要说明的是，在本实施例中，采用的是无定型碳作为第一牺牲层掩膜204和第二牺牲层掩膜206，但是本发明不限于此，还可以选择锗或二氧化锗。另外，本实施例中使用到的刻蚀工艺，可以选择采用干法刻蚀比如：离子铣蚀刻、等离子蚀刻、反应离子蚀刻或激光烧蚀，也可以通过使用蚀刻剂溶液的湿法蚀刻进行图案化处理。
进一步的，本实施例中，第一阻挡层202和第二阻挡层208可以选择Si3 N4、TaN、TiN或ZrN材料制造，且第一阻挡层202和第二阻挡层208的厚度在1-3nm，介质层209可选择SiO2、SiCOF或SiCOH材料制造，金属扩散覆盖层210可以选择SiCN、SiC、SiN、Co、CoWP或CuSiN材料制造。
在本发明公开的另一个实施例中，一种金属互连结构，参考图14所示，该金属互连结构包括：间隔设置的金属互连线200、第一金属层205、第二金属层207、介质层209和金属扩散覆盖层210。其中，多个第一金属层205分别设于金属互连线200，第二金属层207分别设于第一金属层205，形成多个金属叠层，介质层209设于第一金属层205和第二金属层207的两侧边，即介质层209位于每个金属叠层的两侧边，且介质层209与第一金属层205和第二金属层207均具有间隙，金属扩散覆盖层210覆盖介质层209和第二金属层207的上表面，形成金属互连结构。
在本实施例中，通过将介质层209设置在第一金属层205和第二金属层207的两侧边，且介质层209与第一金属层205和第二金属层207均具有间隙，形成的金属互连结构由于该间隙，降低了寄生电容，且第一金属层205和第二金属层207与介质层209之间存在的间隙可以进一步降低金属离子向介质层209扩散。
在一种可能的实施中，该金属互连线200包括绝缘介质基底201、第一阻挡层202和底部金属203。其中，绝缘介质基底201的上表面间隔设有沟槽，第一阻挡层202覆盖沟槽的内侧面和底面，底部金属203覆盖第一阻挡层202且将沟槽填充，第一金属层205设于底部金属203的上表面，保证了结构的完整性。另外，为了进一步降低了金属离子向介质层209扩散的可能性，通过将第二阻挡层208设置在介质层209和金属互连线200之间，使介质层209和金属互连线200分隔，提高了集成电路的性能。
需要说明的是，沟槽和开口的横向尺寸均大于通孔的直径，使产品集成度提高的同时，保证了电路的导电性。由于铜的导电性较好，且电阻率较低，所以在本实施例中，底部金属、第一金属层和第二金属层均由铜材料。
以上所述，仅为本申请实施例的具体实施方式，但本申请实施例的保护范围并不局限于此，任何在本申请实施例揭露的技术范围内的变化或替换，都应涵盖在本申请实施例的保护范围之内。因此，本申请实施例的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种金属互连结构，其特征在于，包括：
间隔设置的金属互连线；
第一金属层，分别设于所述金属互连线；
第二金属层，分别设于所述第一金属层；
介质层，设于所述第一金属层和所述第二金属层的两侧边，所述介质层与所述第一金属层和所述第二金属层均具有间隙；
金属扩散覆盖层，覆盖所述介质层和所述第二金属层。
2.根据权利要求1所述的金属互连结构，其特征在于，所述金属互连线包括：
绝缘介质基底，上表面间隔设有沟槽；
第一阻挡层，覆盖所述沟槽的内侧面和底面；
底部金属，覆盖所述第一阻挡层，且将所述沟槽填充；
所述第一金属层设于所述底部金属的上表面。
3.根据权利要求1或2所述的金属互连结构，其特征在于，还包括：
第二阻挡层，设于所述介质层和所述金属互连线之间，将所述介质层和所述金属互连线分隔。
4.一种金属互连结构的制造方法，其特征在于，包括：
步骤S101：提供间隔设置的金属互连线；
步骤S102：将第一金属层对应所述金属互连线设置；
步骤S103：在所述第一金属层上设置第二金属层；
步骤S104：将介质层分别设于所述第一金属层和所述第二金属层的两侧边，且所述介质层与所述第一金属层和所述第二金属层均具有间隙；
步骤S105：将金属扩散覆盖层覆盖所述介质层和所述第二金属层。
5.根据权利要求4所述的方法，其特征在于，所述步骤S101，包括：
提供绝缘介质基底，在所述绝缘介质基底的上表面开设间隔分布的沟槽；
在所述沟槽内生成第一阻挡层，所述第一阻挡层覆盖所述沟槽的侧面和底面；
在所述第一阻挡层上设置底部金属，所述底部金属将所述沟槽填充，构成所述金属互连线。
6.根据权利要求5所述的方法，其特征在于，所述步骤S102，包括：
在所述金属互连线的上表面生长第一牺牲层掩膜，然后在所述第一牺牲层掩膜上对应所述金属互连线开设通孔，所述通孔导通至所述金属互连线；
将所述第一金属层设置于所述通孔内。
7.根据权利要求6所述的方法，其特征在于，所述步骤S103，包括：
在所述第一金属层和所述第一牺牲层掩膜的上表面生长第二牺牲层掩膜，并在所述第二牺牲层掩膜上对应所述通孔设置开口，所述开口的底端延伸至所述第一金属层；
将所述第二金属层设置于所述开口内，所述第二金属层与所述第一金属层连接。
8.根据权利要求7所述的方法，其特征在于，所述步骤S104，包括：
将所述第一牺牲层掩膜和所述第二牺牲层掩膜去除，然后在所述第一金属层和所述第二金属层的表面以及所述绝缘介质基底和所述金属互连线的上表面生成第二阻挡层；
接着在所述第二阻挡层上生成所述介质层。
9.根据权利要求8所述的方法，其特征在于，所述在所述第二阻挡层上生成所述介质层之后，包括：
去除所述第二金属层的上表面以上的所述第二阻挡层和所述介质层，接着去除所述第二金属层和所述第一金属层与所述介质层之间的所述第二阻挡层，形成所述间隙。
10.根据权利要求9所述的方法，其特征在于，所述沟槽和所述开口的横向尺寸均大于所述通孔的直径。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117247A (zh) * 2011-11-17 2013-05-22 中芯国际集成电路制造(上海)有限公司 半导体器件形成方法
CN103165522A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN107946238A (zh) * 2017-11-27 2018-04-20 长江存储科技有限责任公司 一种金属互连结构的制备工艺
CN107993979A (zh) * 2017-11-24 2018-05-04 长江存储科技有限责任公司 一种金属互连结构的制备工艺
CN110880476A (zh) * 2018-09-05 2020-03-13 长鑫存储技术有限公司 互连结构及其制作方法、半导体器件
CN112018078A (zh) * 2020-07-29 2020-12-01 复旦大学 一种铜互连结构及其制作方法
CN112885773A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009147137A (ja) * 2007-12-14 2009-07-02 Toshiba Corp 半導体装置およびその製造方法
US9412650B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117247A (zh) * 2011-11-17 2013-05-22 中芯国际集成电路制造(上海)有限公司 半导体器件形成方法
CN103165522A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN107993979A (zh) * 2017-11-24 2018-05-04 长江存储科技有限责任公司 一种金属互连结构的制备工艺
CN107946238A (zh) * 2017-11-27 2018-04-20 长江存储科技有限责任公司 一种金属互连结构的制备工艺
CN110880476A (zh) * 2018-09-05 2020-03-13 长鑫存储技术有限公司 互连结构及其制作方法、半导体器件
CN112885773A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 半导体结构及其制作方法
CN112018078A (zh) * 2020-07-29 2020-12-01 复旦大学 一种铜互连结构及其制作方法

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