CN110880476A - 互连结构及其制作方法、半导体器件 - Google Patents

互连结构及其制作方法、半导体器件 Download PDF

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CN110880476A CN201811033489.7A CN201811033489A CN110880476A CN 110880476 A CN110880476 A CN 110880476A CN 201811033489 A CN201811033489 A CN 201811033489A CN 110880476 A CN110880476 A CN 110880476A
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Abstract

本发明提供一种互连结构及其制作方法、半导体器件，所述制作方法包括：在基底上形成第一层间介质层，刻蚀第一层间介质层，形成贯穿第一层间介质层的多个凹槽，然后依次在凹槽的侧壁形成牺牲层与低介电常数介质层，接着在凹槽内形成金属互连线，然后去除牺牲层，以在金属互连线的侧壁形成间隙，最后形成绝缘层，绝缘层覆盖第一层间介质层、金属互连线与所述低介电常数介质层，并遮盖间隙的顶部开口，以封闭间隙形成空气隙，空气隙位于相邻金属互连线之间，且空气隙具有较小的介电常数，能够减小相邻金属互连线之间的寄生电容，从而减少寄生电容造成的RC延迟。

Description

互连结构及其制作方法、半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种互连结构及其制作方法、半导体器件。
背景技术
在现有技术中为了减少电阻电容(RC)延迟，一方面，使用金属铜连线取代金属铝连线。因为铜的电阻率只有铝的一半左右，较低的电阻率可以减少金属互联的电阻，从而减少RC延时；另一方面，使用低介电常数(即Low k低介电常数，其中，k是材料的介电常数的度量)的材料作为介质层以减少寄生电容，从而也可以减少相应的RC延迟。
但是随着集成电路芯片中器件特征尺寸的不断减小，金属互连线中的电路密度不断增加，导致同一层相邻的金属互连线离得越来越近，RC延迟在所难免，并且现有技术中的大马士革工艺还存在着沟槽图案难以控制的缺点，即使使用low k材料作为介质层，相邻的沟槽之间依然有可能产生较大的寄生电容，因此需要一种新的金属互连工艺来进一步降低由寄生电容造成的RC延迟。
发明内容
本发明的主要目的在于提供一种互连结构及其制作方法、半导体器件，在相邻金属互连线之间形成空气隙，减少由寄生电容造成的RC延迟。
为实现上述目的，本发明提供一种互连结构的制作方法，包括：
提供一基底，所述基底上形成有第一层间介质层；
刻蚀所述第一层间介质层，以形成贯穿所述第一层间介质层的多个凹槽；
依次形成牺牲层与低介电常数介质层在所述凹槽的侧壁；
形成金属互连线在所述凹槽内；
去除所述牺牲层，以在所述金属互连线的侧壁形成间隙；以及，
形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙。
可选的，形成牺牲层在所述凹槽的侧壁的步骤包括：
形成牺牲材料层在所述基底上，所述牺牲材料层覆盖所述第一层间介质层的顶部、所述凹槽的侧壁及底部；以及，
刻蚀所述牺牲材料层，仅保留位于所述凹槽侧壁的所述牺牲材料层，以形成所述牺牲层；
形成所述低介电常数介质层之后，形成所述金属互连线之前，还包括：形成阻挡层在所述凹槽的底部及侧壁。
可选的，形成所述低介电常数介质层的步骤包括：
形成低介电常数介质材料层，所述低介电常数介质材料层位于所述第一层间介质层的顶部、所述凹槽的侧壁及底部；以及，
刻蚀所述低介电常数介质材料层，仅保留位于所述凹槽侧壁上的所述低介电常数介质材料层，以形成所述低介电常数介质层。
可选的，所述牺牲层的材质包含氮化硅，所述阻挡层的材质包含钛或/和氮化钛。
相应的，本发明还提供一种互连结构，包括：
基底；
第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；
金属互连线，填充于所述第一层间介质层的所述凹槽内；
低介电常数介质层，位于所述金属互连线的侧壁上，并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙；以及，
绝缘层，覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部，以界定出空气隙在所述低介电常数介质层和所述第一层间介质层之间。
可选的，还包括阻挡层，位于所述金属互连线的侧壁及底部，且所述金属互连线侧壁上的所述阻挡层位于所述金属互连线与所述低介电常数介质层之间。
可选的，还包括：第二层间介质层与导电插塞，所述第二层间介质层位于所述基底与所述第一层间介质层之间，且在所述第二层间介质层内形成有暴露所述基底的通孔，所述导电插塞位于所述通孔内，所述金属互连线与所述导电插塞相连接。
可选的，还包括：第二层间介质层，所述第二层间介质层位于所述基底与所述第一层间介质层之间，且在所述第二层间介质层内形成有暴露所述基底的通孔，所述金属互连线填充于所述通孔内，并且所述金属互连线和所述第二层间介质层之间间隔有一间隙。
可选的，所述阻挡层的材质包含钛或/和氮化钛，所述金属互连线的材质包含铜、钴或钨，所述导电插塞的材质包含铜、钴或钨，所述绝缘层的材质包含氮化硅或/和氮碳化硅。
相应的，本发明还提供一种半导体器件，包括：
基底；
第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；
金属互连线，填充于所述第一层间介质层的所述凹槽内；
低介电常数介质层，位于所述金属互连线的侧壁上，并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙；以及，
绝缘层，覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部，以界定出空气隙在所述低介电常数介质层和所述第一层间介质层之间。
与现有技术相比，本发明具有以下有益效果：
在基底上形成第一层间介质层，刻蚀所述第一层间介质层，形成贯穿所述第一层间介质层的多个凹槽，然后依次在所述凹槽的侧壁形成牺牲层与低介电常数介质层，接着在所述凹槽内形成金属互连线，然后去除所述牺牲层，以在所述金属互连线的侧壁形成间隙，最后形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙，即在相邻所述金属互连线之间形成空气隙，所述空气隙具有较小的介电常数，能够减小相邻所述金属互连线之间的寄生电容，从而减少寄生电容造成的RC延迟。
进一步的，在所述金属互连线的侧壁及底部还形成有阻挡层，以减少金属互连线内金属的电迁移，提高所述互连结构的电学性能。
进一步的，在所述金属互连线的侧壁，所述低介电常数介质层位于所述阻挡层与所述空气隙之间，可以用于支撑所述阻挡层，以提高所述互连结构的稳定性。
附图说明
图1为一互连结构的剖面示意图；
图2为本发明一实施例所提供的互连结构的制作方法的流程图；
图3为本发明一实施例的互连结构的制作方法中所提供的基底的剖面示意图；
图4是在图3所述的结构上形成凹槽的剖面示意图；
图5是在图4所述的结构上形成牺牲材料层的剖面示意图；
图6是在图5所述的结构上形成牺牲层的剖面示意图；
图7是在图6所示的结构上形成low k介质材料层的剖面示意图；
图8是在图7所示的结构上形成low k介质层的剖面示意图；
图9是在图8所示的结构上形成阻挡材料层的剖面示意图；
图10是在图9所示的结构上填充金属材料的剖面示意图；
图11是在图10所示的结构上形成金属互连线与阻挡层的剖面示意图；
图12是在图11所示的结构上形成间隙的剖面示意图；
图13是在图12所示的结构上形成绝缘层的剖面示意图；
图14是本发明一实施例所提供的半导体器件的互连结构剖面示意图；
图15是本发明另一实施例的互连结构的制作方法中所提供的基底的剖面示意图；
图16是在图15所示的结构上形成凹槽的剖面示意图；
图17是图16所示的结构上形成金属互连线的剖面示意图；
图18是图17所示的结构上形成间隙的剖面示意图；
图19是在图18所示的结构上形成绝缘层的剖面示意图。
其中，附图标记如下：
10-基底；
11-层间介质层；
12-导电插塞；
13-金属互连线；
14-绝缘层；
15-层间介质层；
16-导电插塞；
100-基底；
110-第二层间介质层；
120-导电插塞；121-阻挡层；
130-第一层间介质层；130’-凹槽；
140-牺牲层；140’-牺牲材料层；
150-low k介质层；150’-low k介质材料层；
160-阻挡层；160’-阻挡材料层；
170-金属互连线；170’-金属材料；
180-空气隙；180’-间隙；
190-绝缘层；
200-第二层间介质层；
210-导电插塞；211-阻挡层；
300-基底；
310-第二层间介质层；310’-通孔；
320-第一层间介质层；320’-凹槽；
330-牺牲层；330’-间隙；
340-low k介质层；
350-阻挡层；
360-金属互连线；
370-绝缘层；
380-空气隙。
具体实施方式
图1为一互连结构的剖面示意图，如图1所示，所述互连结构包括：基底10，位于所述基底10上的层间介质层11，在所述层间介质层11内自下而上形成有暴露所述基底10的通孔以及位于所述通孔上的沟槽，在所述通孔内形成有导电插塞12，在所述沟槽内形成有金属互连线13，且所述金属互连线13与所述导电插塞12相连接。在所述层间介质层11以及所述金属互连线13上形成有绝缘层14，在所述绝缘层14上形成有层间介质层15，在所述层间介质层15内形成有暴露所述金属互连线13的通孔，在所述通孔内形成有导电插塞16。
如背景技术所述，随着集成电路集成度的不断提高，器件的特征尺寸不断减小，同一层相邻的金属互连线13之间的间隔不断减小，不可避免的会造成RC延迟。并且，在形成沟槽时还存在沟槽图案难以控制的缺点，会进一步减小相邻金属互连线17之间的间隔，从而使得相邻的金属互连线之间产生较大的寄生电容，从而造成RC延迟。
基于上述问题，申请人提供一种互连结构的制作方法，包括：提供一基底，所述基底上形成有第一层间介质层；刻蚀所述第一层间介质层，以形成贯穿所述第一层间介质层的多个凹槽；依次形成牺牲层与低介电常数介质层在所述凹槽的侧壁；形成金属互连线在所述凹槽内；刻蚀去除所述牺牲层，以在所述金属互连线的侧壁形成间隙；形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙。
申请人还提供一种互连结构，包括：基底；第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；金属互连线，填充于所述第一层间介质层的所述凹槽内；低介电常数介质层，位于所述金属互连线的侧壁上，并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙；以及绝缘层，覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部，以界定出空气隙在与所述低介电常数介质层和所述第一层间介质层之间。
在本发明提供的互连结构及其制作方法中，在基底上形成第一层间介质层，刻蚀所述第一层间介质层，形成贯穿所述第一层间介质层的多个凹槽，然后依次在所述凹槽的侧壁形成牺牲层与低介电常数介质层，接着在所述凹槽内形成金属互连线，然后去除所述牺牲层，以在所述金属互连线的侧壁形成间隙，最后形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙，即在相邻所述金属互连线之间形成空气隙，所述空气隙具有较小的介电常数，能够减小相邻所述金属互连线之间的寄生电容，从而减少寄生电容造成的RC延迟。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
请参考图2，其为本发明一实施例所提供的互连结构的制作方法的流程图。如图2所示，所述互连结构的制作方法，包括以下步骤：
步骤S01：提供一基底，所述基底上形成有第一层间介质层；
步骤S02：刻蚀所述第一层间介质层，以形成贯穿所述第一层间介质层的多个凹槽；
步骤S03：依次形成牺牲层与低介电常数介质层在所述凹槽的侧壁；
步骤S04：形成金属互连线在所述凹槽内；
步骤S05：刻蚀去除所述牺牲层，以在所述金属互连线的侧壁形成间隙；
步骤S06：形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙。
图3为本发明一实施例的互连结构的制作方法中所提供的基底的剖面示意图。请参考图3所示，在步骤S01中，提供一基底100，所述基底100上形成有第一层间介质层130。
具体的，首先，提供一基底100，所述基底100的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，也可以为砷化镓或氮化镓等化合物，或者本领域技术人员已知的其他材料。所述基底100表面还可以形成有半导体器件层(未图示)，所述半导体器件层中形成有若干如MOS场效应管、二极管或电阻等半导体器件，这些半导体器件需要通过由多层导电插塞和多层金属互连线构成的互连结构实现电学连接以完成集成电路芯片的电学功能。
然后，在所述基底100上形成第二层间介质层110，例如可以采用沉积工艺形成。所述第二层间介质层110的材质包含但不限于二氧化硅、氮化硅或氮氧化硅等，本实施例中，所述第二层间介质层110的材质优选为二氧化硅。然后利用光刻和刻蚀工艺在所述第二层间介质层110中形成多个通孔，以暴露出所述基底100中需要电连接的区域(未图示)。接着形成导电材料层在所述第二层间介质层110上，且所述导电材料填充所述通孔，对所述导电材料层进行平坦化，至暴露出所述第二层间介质层110，形成位于所述通孔内的导电插塞120。所述导电插塞120的材质包含但不限于钨、铜或钴，本实施例中，所述导电插塞120的材质优选为钨。在形成导电材料层之前，还包括：在所述通孔的侧壁及底部形成阻挡层121，所述阻挡层121用于防止所述导电插塞120中金属的扩散或迁移。
接着，在所述第二层间介质层110与所述导电插塞120上形成第一层间介质层130。例如可以采用沉积工艺形成。所述第一层间介质层130的材质包含但不限于二氧化硅、氮化硅或氮氧化硅等，本实施例中，所述第一层间介质层130的材质优选为二氧化硅。
图4是在图3所述的结构上形成凹槽的剖面示意图。如图4所示，在步骤S02中，刻蚀所述第一层间介质层130，以形成贯穿所述第一层间介质层130的多个凹槽130’。
具体的，在所述第一层间介质层130上形成一光刻胶层(未图示)，例如可以采用旋涂的方法形成。然后对所述光刻胶层进行曝光与显影，形成图形化的光刻胶层，所述图形化的光刻胶层内形成多个暴露所述第一层间介质层130的开口。在本申请实施例中，一个所述开口对应一个所述导电插塞120，具体为所述开口在所述基底100上的投影覆盖一个所述导电插塞120，当然所述开口的截面尺寸要大于所述导电插塞120的截面尺寸。接着，以图形化的光刻胶层为掩膜，对所述第一层间介质层130进行刻蚀，至暴露出所述第二层间介质层110与所述导电插塞120，形成多个凹槽130’。
图5是在图4所述的结构上形成牺牲材料层的剖面示意图，图6是在图5所述的结构上形成牺牲层的剖面示意图。如图5与图6所示，在步骤S03中，形成牺牲层140在所述凹槽130’的侧壁。
具体的，请参考图5所示，形成牺牲材料层140’在所述第一层间介质层130上，所述牺牲材料层140’覆盖所述第一层间介质层130的顶部、所述凹槽130’的侧壁及底部。所述牺牲材料层140’的材质包含但不限于氮化硅，可以但不限于采用原子层沉积工艺在所述第一层间介质层130与所述凹槽130’表面沉积所述牺牲材料层140’。
接着，请参考图6所示，利用各向异性的干法刻蚀方法，刻蚀所述牺牲材料层140’，去除所述第一层间介质层130顶部以及所述凹槽130’底部的所述牺牲材料层140’，仅保留位于所述凹槽130’侧壁的所述牺牲材料层140’，以形成所述牺牲层140。所述牺牲层140仅位于所述凹槽130’的侧壁。在本申请实施例中，在所述凹槽130’侧壁上的所述牺牲层140的厚度介于10nm～15nm之间。例如，在所述凹槽130’侧壁上的所述牺牲层140的厚度为10nm、12nm或15nm。
图7是在图6所示的结构上形成low k介质材料层的剖面示意图，图8是在图7所示的结构上形成low k介质层的剖面示意图。请参考图7与图8所示，在形成所述牺牲层140之后，还包括：在所述凹槽130’的侧壁上形成low k介质层150，即所述low k介质层150位于所述牺牲层140靠近所述凹槽130’的一侧。
具体的，请参考图7所示，在所述第一层间介质层130以及所述凹槽130’的表面形成low k介质材料层150’，所述low k介质材料层150’覆盖所述第一层间介质层130的顶部、所述凹槽130’的侧壁及底部。所述low k介质材料层150’的材质包含但不限于有机聚合物、无定形氯化碳、超小型泡沫塑料、包含有机聚合物的硅基绝缘体、掺杂了碳的硅氧化物和掺杂了氯的硅氧化物中的一种或多种，可以但不限于采用原子层沉积工艺在所述第一层间介质层130与所述凹槽130’表面沉积所述low k介质材料层150’。
接着，请参考图8所示，利用各向异性的干法刻蚀方法，刻蚀所述low k介质材料层150’，去除所述第一层间介质层130顶部以及所述凹槽130’底部的所述low k介质材料层150’，仅保留位于所述凹槽130’侧壁的所述low k介质材料层150’，以形成所述low k介质层150。所述low k介质层150仅位于所述凹槽130’的侧壁，且位于所述牺牲层140靠近所述凹槽130’的一侧。本申请实施例中，在所述凹槽130’侧壁上所述low k介质层150的厚度介于5nm～15nm之间，例如：在所述凹槽130’侧壁上所述low k介质层150的厚度为5nm、10nm或15nm。
在形成所述low k介质层150之后，还包括：在所述凹槽130’的底部及侧壁形成阻挡层。在形成所述low k介质层150之后，可以在所述第一层间介质层130的顶部、所述凹槽130’的侧壁及底部形成阻挡材料层，然后执行步骤S04，形成金属材料层，所述金属材料层覆盖所述第一层间介质层130上并填充所述凹槽130’，之后对所述金属材料层进行平坦化工艺，至暴露出所述阻挡材料层，接着继续平坦化，至暴露出所述第一层间介质层130，形成位于所述凹槽130’侧壁及底部的所述阻挡层，并形成填充于所述凹槽130’内的金属互连线。
图9是在图8所示的结构上形成阻挡材料层的剖面示意图。请参考图9所示，形成所述low k介质层150之后，还包括：在所述第一层间介质层130以及所述凹槽130’的表面形成阻挡材料层160’，所述阻挡材料层160’覆盖所述第一层间介质层130的顶部、所述凹槽130’的侧壁及底部。所述阻挡材料层160’的材质包含但不限于钛或/和氮化钛，本实施例中，所述阻挡材料层160’的材质优选为钛和氮化钛，即所述阻挡材料层160’包含两层，钛层与氮化钛层。可以但不限于采用物理气相沉积工艺在所述第一层间介质层130与所述凹槽130’表面沉积所述阻挡材料层160’。
图10是在图9所示的结构上填充金属材料的剖面示意图，图11是在图10所示的结构上形成金属互连线与阻挡层的剖面示意图，请参考图10与图11所示，在步骤S04中，形成金属互连线170在所述凹槽130’内。
具体的，请参考图10所示，在所述阻挡材料层160’上形成金属材料层170’，所述金属材料层170’覆盖所述阻挡材料层160’并填充所述凹槽130’。所述金属材料层170’的材质包含但不限于铜、钴或钨。本申请实施例中，所述金属材料层170’的材质为铜。形成所述金属材料层170’的方法包括电镀、化学气相淀积或物理气相淀积，优选的，可以采用电镀的方法形成所述金属材料层170’。采用电镀的方法形成所述金属材料层170’之前，首先在所述凹槽130’的侧壁及底部形成种子层，例如铜种子层，然后再进行电镀工艺，在所述凹槽130’内形成金属材料层170’。
接着，请参考图10与图11所示，对所述金属材料层170’进行平坦化，至暴露出所述阻挡材料层160’，接着继续对所述阻挡材料层160’进行平坦化，至暴露出所述第一层间介质层130，此时，所述第一层间介质层130上的所述阻挡材料层160’被去除，仅保留位于所述凹槽130’侧壁及底部的所述阻挡材料层160’，以构成阻挡层160，并且，所述凹槽130’内填满有所述金属材料层170’，以构成所述金属互连线170。
本申请实施例中，在所述凹槽130’侧壁上所述阻挡层160的厚度介于10nm～20nm之间，例如：在所述凹槽130’侧壁上所述阻挡层160的厚度为10nm、15nm或20nm。所述金属互连线170的截面尺寸介于80nm～120nm之间，例如：所述金属互连线170的截面尺寸为80nm、100nm或120nm。
至此，形成了所述导电插塞120与所述金属互连线170，在所述金属互连线170的侧壁及底部形成有阻挡层160，且在所述金属互连线170的侧壁上由近及远依次形成有阻挡层160、low k介质层150以及牺牲层140。
图12是在图11所示的结构上形成间隙的剖面示意图。请参考图12所示，在步骤S05中，刻蚀去除所述牺牲层140，以在所述金属互连线的侧壁形成间隙180’。
具体的，采用湿法刻蚀，或者采用高刻蚀选择比的刻蚀，去除所述牺牲层140，所述高刻蚀选择比为所述牺牲层140相对于所述第一层间介质层130、所述low k介质层150、所述阻挡层160以及所述金属互连线170具有高刻蚀选择比。所述牺牲层140被去除之后，所述牺牲层140的位置处充满空气形成间隙180’，以便于后续形成空气隙。
图13是在图12所示的结构上形成绝缘层的剖面示意图。请参考图13所示，在步骤S06中，形成绝缘层190在所述第一层间介质层130上，所述绝缘层190覆盖所述第一层间介质层130与所述金属互连线170，并遮盖所述间隙180’的顶部开口，以封闭所述间隙180’形成空气隙。
具体的，在去除所述牺牲层140之后，在所述第一层间介质层130上形成绝缘层190，所述绝缘层190覆盖所述第一层间介质层130、所述金属互连层170、所述阻挡层160以及所述low k介质层150，并遮盖所述间隙180’的顶部开口，以封闭所述间隙180’形成空气隙180。
所述绝缘层190的材质包含但不限于氮化硅或/和氮碳化硅，本申请实施例中，所述绝缘层190材质为氮化硅和氮碳化硅，即所述绝缘层包含两层，分别为氮化硅层与氮碳化硅层。优选的，可以但不限于采用化学气相沉积工艺形成所述绝缘层190。
当然，在形成所述绝缘层190的过程中，部分所述绝缘层190会不可避免的填充在所述间隙180’中，使得形成的所述空气隙180的深度小于所述金属互连线170的高度，如图13所示。可以通过控制工艺条件来控制填充在所述间隙180’中的所述绝缘层190的高度，以控制所述空气隙180的高度。
每个所述金属互连线170的侧壁上依次形成有阻挡层160、low k介质层150以及空气隙180，所述阻挡层160能减少金属互连线170内金属的电迁移，提高所述互连结构的电学性能，所述low k介质层150位于所述阻挡层160与所述空气隙180之间，用于支撑所述阻挡层160，以避免所述金属互连线170侧壁的所述阻挡层160悬空，从而提高所述互连结构的稳定性。而在相邻所述金属互连线170之间形成有两个空气隙180，空气的介电常数为1，从而降低相邻所述金属互连线170之间的介电常数，减小相邻所述金属互连线之间的寄生电容，从而减少寄生电容造成的RC延迟。
当然，在形成所述绝缘层190之后，还可以采用相同的方法不断形成导电插塞与金属互连线。图14是本发明一实施例所提供的半导体器件的互连结构剖面示意图，请参考图14所示，在形成所述绝缘层190之后，还包括在所述绝缘层190上形成第二层间介质层200，在所述第二层间介质层200上形成多个暴露出部分所述金属互连线170的通孔，在所述通孔的侧壁及底部形成阻挡层211，在所述通孔内形成导电插塞210。其方法与上述形成导电插塞120的方法完全相同，在此不做赘述。当然，在形成导电插塞210之后，还可以继续形成金属互连线，以及导电插塞与金属互连线，其层数并不做限定，形成方法与上述相同。
在本申请实施例提供的互连结构的制作方法中，在基底100上形成第一层间介质层130，刻蚀所述第一层间介质层130，形成贯穿所述第一层间介质层130的多个凹槽130’，然后在所述凹槽130’的侧壁形成牺牲层140，接着在所述凹槽130’内形成金属互连线170，然后去除所述牺牲层140，以在所述金属互连线170的侧壁形成间隙180’，最后形成绝缘层190，所述绝缘层190覆盖所述第一层间介质层130和所述金属互连线170，并遮盖所述间隙180’的顶部开口，以封闭所述间隙180’形成空气隙180，即在相邻所述金属互连线170之间形成空气隙180，所述空气隙180具有较小的介电常数，能够减小相邻所述金属互连线170之间的寄生电容，从而减少寄生电容造成的RC延迟。
进一步的，在所述金属互连线170的侧壁及底部还形成有阻挡层160，以减少金属互连线170内金属的电迁移，提高所述互连结构的电学性能。并且所述阻挡层160与二氧化硅、铜等材质均具有良好的附着特性，即所述阻挡层160同时可以作为粘附层，解决了所述金属互连线170与所述low k介质层150粘附性差的问题。
进一步的，在所述金属互连线170的侧壁，所述阻挡层160与所述空气隙180之间还形成有low k介质层150，所述low k介质层150可以用于支撑所述阻挡层160，以提高所述互连结构的稳定性。
以上实施例是以单大马士革为例进行的说明，本发明所提供的互连结构的制作方法也可应用于双大马士革，以下进行简单说明，相同或相似的部分可以参照上述实施例。
图15是本发明另一实施例的互连结构的制作方法中所提供的基底的剖面示意图。请参考图15所示，在所述基底100上形成第二层间介质层310，然后在所述第二层间介质层310上形成第一层间介质层320。
图16是在图15所示的结构上形成凹槽的剖面示意图。请参考图16所示，在所述第一层间介质层320内形成凹槽320’，所述凹槽320’暴露出所述第二层间介质层310，在所述第二层间介质层310内形成通孔310’，所述通孔310’暴露出所述基底100。可以先形成所述凹槽320’，也可以先形成所述通孔310’，可以根据实际情况来决定，以下以其中一个实施例为例来进行介绍，本发明并不局限于该实施例。
例如，首先，在所述第一层间介质层320上形成第一光刻胶层(未图示)，对所述第一光刻胶层进行曝光、显影，从而形成第一光刻图案，所述第一光刻图案的开口定义了后续步骤形成的沟槽320’的开口宽度。接着，按照所述第一光刻图案对所述第一介质层320进行刻蚀至暴露出部分所述第二介质层310，从而形成沟槽320’。接着，将第一光刻图案剥离后，形成第二光刻胶层，对所述第二光刻胶层进行曝光、显影，从而形成第二光刻图案，所述第二光刻图案的开口定义了后续步骤中形成的通孔310’的开口宽度。接着，按照第二光刻图案对所述第二介质层310进行刻蚀，从而形成通孔310’。最后，将所述第二光刻图案剥离。
图17是图16所示的结构上形成金属互连线的剖面示意图。请参考图17所示，首先，在所述凹槽320’与所述通孔310’内依次形成牺牲层330、low k介质层340以及阻挡层350。所述牺牲层330位于所述凹槽320’与所述通孔310’的侧壁，所述low k介质层340同样位于所述凹槽320’与所述通孔310’的侧壁，且位于所述牺牲层330之上，所述阻挡层350位于所述凹槽320’与所述通孔310’的侧壁，以及所述通孔310’的底部，且位于所述low k介质层340之上。其形成方法可以参考上一实施例。
接着，形成金属材料层，所述金属材料层覆盖所述第一层间介质层320并填满所述凹槽320’与所述通孔310’，然后对所述金属材料层进行平坦化，至暴露出所述第一层间介质层320，形成位于所述凹槽320’与所述通孔310’内的金属互连线360。
图18是图17所示的结构上形成间隙的剖面示意图，图19是在图18所示的结构上形成绝缘层的剖面示意图。如图18所示，刻蚀去除所述牺牲层330，在所述金属互连线360的侧壁形成间隙330’。如图19所示，形成绝缘层370在所述第一层间介质层320上，所述绝缘层370覆盖所述第一层间介质层320与所述金属互连线360，并遮盖所述间隙330’的顶部开口，以封闭所述间隙330’形成空气隙380。
需要说明的是，本实施例是在上一实施例的基础上采用递进的方式描述，本实施例重点说明的都是与上一实施例的不同之处，两个实施例之间相同相似部分互相参见即可。
相应的，本发明还提供一种互连结构，采用如上所述的互连结构的制作方法制作而成。请参图14所示，所述互连结构包括：基底100、第一层间介质层130、金属互连线170、low k介质层150以及绝缘层190，所述第一层间介质层130位于所述基底100上，且所述第一层间介质层130内形成有多个贯穿所述第一层间介质层130的凹槽，所述金属互连线170填充于所述凹槽内，所述low k介质层150位于所述金属互连线170的侧壁上，并且所述low k介质层150和所述第一层间介质层130之间间隔有一间隙，所述绝缘层190覆盖所述第一层间介质层130、所述金属互连线170与所述low k介质层150，并遮盖所述间隙的顶部，以界定出空气隙180在所述low k介质层150和所述第一层间介质层130之间。
所述互连结构还包括：阻挡层160，所述阻挡层160位于所述金属互连线170的侧壁及底部，且所述金属互连线170侧壁上的所述阻挡层160位于所述金属互连线170与所述lowk介质层150之间。
所述互连结构还包括：第二层间介质层110与导电插塞120。所述第二层间介质层110位于所述基底100与所述第一层间介质层130之间，且在所述第二层间介质层110内形成有暴露所述基底100的通孔，所述导电插塞120位于所述通孔内，所述金属互连线170与所述导电插塞120相连接。在所述导电插塞120的侧壁及底部还形成有阻挡层121。
所述阻挡层160与所述阻挡层121的材质包含但不限于钛或/和氮化钛，所述金属互连线170的材质包含但不限于铜、钴或钨，所述导电插塞120的材质包含但不限于铜、钴或钨，所述绝缘层190的材质包含但不限于氮化硅或/和氮碳化硅。
所述互连结构还包括形成于所述绝缘层190上的第二层间介质层200以及形成于所述第二层间介质层200内的导电插塞210，所述导电插塞210与所述金属互连线170相连接。在所述导电插塞210的侧壁及底部还形成有阻挡层211。
在所述第二层间介质层200的上方还可以形成有多层金属互连线与多层导电插塞，导电插塞与金属互连线交替形成。
在本申请实施例中，在沿所述绝缘层190的长边方向上，所述金属互连线170的截面尺寸介于80nm～120nm之间，所述阻挡层160的厚度介于10nm～20nm之间，所述low k介质层150的厚度介于5nm～15nm之间，所述空气隙180的厚度介于10nm～15nm之间。
请参考图19所示，采用双大马士革工艺形成的所述互连结构与上述采用单大马士革工艺形成的所述互连结构的不同之处在于：所述互连结构包括第二层间介质层310，所述第二层间介质层310位于所述基底100与所述第一层间介质层320之间，且在所述第二层间介质层310内形成有暴露所述基底300的通孔，所述第一层间介质层320内形成有暴露出所述第二层间介质层310的凹槽。所述金属互连线360填充于所述凹槽与所述通孔内，low k介质层340位于所述金属互连线360的侧壁上，并且所述low k介质层340和所述第二层间介质层310、第一层间介质层320之间间隔有一间隙。所述绝缘层370覆盖所述第一层间介质层320、所述金属互连线360与所述low k介质层340，并遮盖所述间隙的顶部，以界定出空气隙380在所述low k介质层340和所述第一层间介质层320以及所述第二层间介质层310之间。
相应的，本发明还提供一种半导体器件，包含如上所述的互连结构。
具体的，所述半导体器件包括：基底；第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；金属互连线，填充于所述第一层间介质层的所述凹槽内；low k介质层，位于所述金属互连线的侧壁上，并且所述low k介质层和所述第一层间介质层之间间隔有一间隙；以及绝缘层，覆盖所述第一层间介质层、所述金属互连线与所述low k介质层，并遮盖所述间隙的顶部，以界定出空气隙在所述lowk介质层和所述第一层间介质层之间。
综上所述，本发明提供的互连结构及其制作方法、半导体器件中，在基底上形成第一层间介质层，刻蚀所述第一层间介质层，形成贯穿所述第一层间介质层的多个凹槽，然后依次在所述凹槽的侧壁形成牺牲层与low k介质层，接着在所述凹槽内形成金属互连线，然后去除所述牺牲层，以在所述金属互连线的侧壁形成间隙，最后形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述low k介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙，即在相邻所述金属互连线之间形成空气隙，所述空气隙具有较小的介电常数，能够减小相邻所述金属互连线之间的寄生电容，从而减少寄生电容造成的RC延迟。
进一步的，在所述金属互连线的侧壁及底部还形成有阻挡层，以减少金属互连线内金属的电迁移，提高所述互连结构的电学性能。
进一步的，在所述金属互连线的侧壁，所述low k介质层位于所述阻挡层与所述空气隙之间，可以用于支撑所述阻挡层，以提高所述互连结构的稳定性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种互连结构的制作方法，其特征在于，包括：
提供一基底，所述基底上形成有第一层间介质层；
刻蚀所述第一层间介质层，以形成贯穿所述第一层间介质层的多个凹槽；
依次形成牺牲层与低介电常数介质层在所述凹槽的侧壁；
形成金属互连线在所述凹槽内；
去除所述牺牲层，以在所述金属互连线的侧壁形成间隙；以及，
形成绝缘层，所述绝缘层覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部开口，以封闭所述间隙形成空气隙。
2.如权利要求1所述的互连结构的制作方法，其特征在于，形成牺牲层在所述凹槽的侧壁的步骤包括：
形成牺牲材料层在所述基底上，所述牺牲材料层覆盖所述第一层间介质层的顶部、所述凹槽的侧壁及底部；以及，
刻蚀所述牺牲材料层，仅保留位于所述凹槽侧壁的所述牺牲材料层，以形成所述牺牲层。
3.如权利要求2所述的互连结构的制作方法，其特征在于，形成所述低介电常数介质层的步骤包括：
形成低介电常数介质材料层，所述低介电常数介质材料层位于所述第一层间介质层的顶部、所述凹槽的侧壁及底部；以及，
刻蚀所述低介电常数介质材料层，仅保留位于所述凹槽侧壁上的所述低介电常数介质材料层，以形成所述低介电常数介质层。
形成所述低介电常数介质层之后，形成所述金属互连线之前，还包括：形成阻挡层在所述凹槽的底部及侧壁。
4.如权利要求3所述的互连结构的制作方法，其特征在于，所述牺牲层的材质包含氮化硅，所述阻挡层的材质包含钛或/和氮化钛。
5.一种互连结构，其特征在于，包括：
基底；
第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；
金属互连线，填充于所述第一层间介质层的所述凹槽内；
低介电常数介质层，位于所述金属互连线的侧壁上，并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙；以及，
绝缘层，覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部，以界定出空气隙在所述低介电常数介质层和所述第一层间介质层之间。
6.如权利要求5所述的互连结构，其特征在于，还包括阻挡层，位于所述金属互连线的侧壁及底部，且所述金属互连线侧壁上的所述阻挡层位于所述金属互连线与所述低介电常数介质层之间。
7.如权利要求6所述的互连结构，其特征在于，还包括：第二层间介质层与导电插塞，所述第二层间介质层位于所述基底与所述第一层间介质层之间，且在所述第二层间介质层内形成有暴露所述基底的通孔，所述导电插塞位于所述通孔内，所述金属互连线与所述导电插塞相连接。
8.如权利要求6所述的互连结构，其特征在于，还包括：第二层间介质层，所述第二层间介质层位于所述基底与所述第一层间介质层之间，且在所述第二层间介质层内形成有暴露所述基底的通孔，所述金属互连线填充于所述通孔内，并且所述金属互连线和所述第二层间介质层之间间隔有一间隙。
9.如权利要求7或8所述的互连结构，其特征在于，所述阻挡层的材质包含钛或/和氮化钛，所述金属互连线的材质包含铜、钴或钨，所述导电插塞的材质包含铜、钴或钨，所述绝缘层的材质包含氮化硅或/和氮碳化硅。
10.一种半导体器件，其特征在于，包括：
基底；
第一层间介质层，位于所述基底上，且所述第一层间介质层内形成有多个贯穿所述第一层间介质层的凹槽；
金属互连线，填充于所述第一层间介质层的所述凹槽内；
低介电常数介质层，位于所述金属互连线的侧壁上，并且所述低介电常数介质层和所述第一层间介质层之间间隔有一间隙；以及，
绝缘层，覆盖所述第一层间介质层、所述金属互连线与所述低介电常数介质层，并遮盖所述间隙的顶部，以界定出空气隙在所述低介电常数介质层和所述第一层间介质层之间。
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