CN112786525B - 半导体器件及其形成方法 - Google Patents

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Abstract

该发明涉及半导体技术领域，公开了一种半导体器件及其形成方法。该方法包括：提供半导体衬底，所述半导体衬底上具有掺杂区和多个间隔排列的埋入式金属连线；所述埋入式金属连线穿过所述掺杂区；在所述掺杂区表面形成阻挡层；对所述阻挡层进行刻蚀处理，将位于所述金属连线上表面的所述阻挡层刻蚀成沟槽形状；在所述沟槽的侧壁表面形成侧壁介质层；在所述沟槽内填充内填充金属层。本发明通过在金属互连结构的侧壁形成介质层，可以降低填充多孔低介电材料时对金属互连结构周围的损伤，从而可以增加金属互连结构可靠性、稳定性，以及增强金属互连结构多孔介质层的机械强度。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种广泛应用多计算机系统的半导体存储器。DRAM结构包括晶体管、字元线、位元线、电容、金属互连、外缘区域。随着集成电路制程工艺的不断提高，半导体制程的关键尺寸不断缩小，芯片上互连线的截面积和线间距离也随之持续下降，因此互连线电阻R和寄生电容C提高，这导致互连线的时间常数RC大幅度提高。互连线的时间常数RC在集成电路总延迟中所占的比例越来越大，成为限制互连速度的主要原因。根据互连线的时间常数RC的计算方法，在选择低电阻率和电迁移率的金属材料之外，还可以采用介电常数较低的多孔介质材料来有效降低RC，从而提高器件的响应速度等参数。
现有多孔介电材料的介电常数随着孔的密度和直径的增加而降低，由于材料内部小孔(能达到2nm以上的直径)的存在，在图形化完成之后(即刻蚀完成之后)会在介质的金属通孔和金属槽侧壁不可避免地留下孔洞，又称作刻蚀损伤，这将会导致在接下来的PVD或CVD或ALD淀积的过程中导致阻挡层或铜籽晶层的生长不连续，造成铜等金属进入介质内部，影响器件特性；或者在金属淀积过程中，在金属连线内的孔洞，引起可靠性的问题。因此，如何降低金属互连结构周围的多孔低介电材料的损伤，增加互连结构可靠性，是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，通过在金属互连结构的侧壁形成介质层，降低填充多孔低介电材料时对金属互连结构周围的损伤，从而可以增加互连结构可靠性、稳定性，以及增强金属互连结构多孔介质层的机械强度。
为解决上述技术问题，本发明中提供了一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有掺杂区和多个间隔排列的埋入式金属连线；所述埋入式金属连线穿过所述掺杂区；在所述掺杂区表面形成阻挡层；对所述阻挡层进行刻蚀处理，将位于所述金属连线上表面的所述阻挡层刻蚀成沟槽形状；在所述沟槽的侧壁表面形成侧壁介质层；在所述沟槽内填充金属层，所述金属层与所述金属连线电连接。
可选的，形成所述阻挡层的步骤进一步包括：在最外层的所述阻挡层的表面形成光刻胶层；将所述沟槽的形状尺寸设置在所述光刻胶层表面；根据所述沟槽的形状尺寸对所述阻挡层进行刻蚀。
可选的，所述阻挡层的材料包括：氮化硅、氧化硅、氮氧化硅以及碳氧化硅中的至少一种。
可选的，对所述阻挡层进行刻蚀处理的步骤进一步包括：先将位于所述金属连线上表面的所述阻挡层刻蚀成沟槽形状；在刻蚀后的所述沟槽和所述阻挡层的表面沉积介质层保留所述沟槽的侧壁形成侧壁介质层，去除其他所述介质层。
可选的，所述沟槽内填充金属层之前，在所述侧壁介质层的表面和所述沟槽的底部沉积过渡层；
可选的，在所述沟槽内填充金属层，所述金属层与所述金属连线电连接。
可选的，去除所述填充金属层的侧壁和所述掺杂区的阻挡层后，在所述填充金属层和所述金属连线的侧壁沉积低介电层，使得所述低介电层的表面与所述金属层表面齐平。
可选的，在所述填充金属层和所述低介电层的上表面沉积薄膜层。
本发明的的技术方案还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底上具有掺杂区和多个间隔排列的埋入式金属连线；
所述埋入式金属连线穿过所述掺杂区；
沟槽，所述掺杂区的表面设置有所述沟槽；
侧壁介质层，位于所述沟槽的侧壁；
填充金属层，所述填充金属层填充于所述沟槽内。
可选的，所述掺杂区还包括：金属连线、介质层，其中所述金属连线填充位于介质层的通孔中。
可选的，所述掺杂区位于所述半导体衬底上部。
可选的，所述沟槽的材料包括：氮化硅、氧化硅、单晶硅、多晶硅。
可选的，还包括：低介电层，位于所述填充金属层和所述金属连线的侧壁；薄膜层，覆盖于所述填充金属层和所述低介电层的表面。
本发明的优点在于，相较于现有的半导体器件制程工艺，本发明降低了金属互连结构周围的多孔低介质层损伤，可以增加互连结构可靠性；本发明增强金属互连结构多孔介质层的机械强度，增加互连结构的稳定性。进一步的，采用多孔介质材料降低介质层介电常数，来有效降低互连线的时间常数RC，从而提高器件的响应速度等参数。
附图说明
图1为本发明的一具体实施方式的半导体器件的制造方法的步骤流程图；
图2至图15为本发明的一具体实施方式的依次实施各步骤所获得的器件的结构截面示意图；
图16为本发明一具体实施方式的半导体器件的结构截面示意图。
附图标记
半导体衬底100；
金属连线200(金属钨)；
掺杂区101；
阻挡层102，103，104(二氧化硅层、单晶硅层、硬掩模层)；
光刻胶层105；
介质层106；侧壁介质层106b；
过渡层107；
填充金属层108(金属铜)；
低介电层109；
薄膜层110。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种半导体器件形成方法作进一步详细说明。
请参阅图1为本发明的一种实施方式的半导体器件的制造方法的步骤流程图。
步骤01，提供半导体衬底，在半导体衬底上的掺杂区表面依次沉积多层阻挡层。
请参阅图2，提供半导体衬底100，所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。在本实施例中对所述半导体衬底100进行掺杂，在所述半导体衬底上形成掺杂区101，在所述半导体衬底100上形成掺杂区101。所述掺杂区101可以但不限于是二氧化硅。所述掺杂离子可以为P离子、As离子或B离子等。需要说明的是，也可以直接选用具有掺杂区101的半导体衬底100，从而节约额外的掺杂步骤。
在所述半导体衬底上的掺杂区101内形成多个间隔排列的埋入式金属连线200；所述埋入式金属连线200穿过所述掺杂区101；所述埋入式金属连线200可以但不限于是金属钨。
在所述半导体衬底100和所述埋入式金属连线200表面依次沉积多层阻挡层；所述阻挡层包括：二氧化硅层102、单晶硅层103、硬掩模层104、和光刻胶层105。本实施方式中阻挡层的材料可以包括但不限于是氧化物，氮化物，比如：二氧化硅、氮化硅、单晶硅、多晶硅等。
具体地说，通过薄膜沉积工艺在所述半导体衬底100的掺杂区101表面依次沉积多层阻挡层(102至104)和光刻胶层105。在薄膜淀积工艺中，主要的淀积方式有两种：化学气相淀积，将一种或数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并淀积出所需固体薄膜的生长技术。物理气相淀积，利用某种物理过程实现物质的转移，即将原子或分子转移到硅衬底表面，并淀积成薄膜的技术。淀积薄膜的技术还有旋涂法、电镀法等。本实施方式中，掺杂区101的具体淀积方式可以是多样的。例如，采用化学气相淀积的方式，在半导体衬底100的掺杂区101表面，淀积预设厚度分布的阻挡层102。进一步的，可以单独运用控制导入气流的流速、控制导入气流的流量、控制淀积时长或控制淀积温度的控制手段，通过提高对气流和温度的控制精度，可以确保所有原子淀积时排列整齐，形成单晶层，最终在半导体衬底100的掺杂区101表面得到一层厚度均匀的阻挡层102。本实施方式中阻挡层102可以包括但不限于是二氧化硅。
步骤02，将多层阻挡层进行刻蚀，以形成沟槽形状。
具体地说，上一步骤01中，在最外层的所述阻挡层104的表面形成光刻胶层。将所述沟槽的形状尺寸设置在所述光刻胶层105表面；根据所述沟槽尺寸对所述阻挡层104进行刻蚀。
请参阅图3，对所述光刻胶层105进行光刻处理。本领域技术人员可以理解，光刻胶105是一大类具有光敏化学作业或对电子能量敏感的高分子聚合物材料，是转移紫外曝光或电子束曝光照图案的媒介。光刻胶105的作用就是作为抗刻蚀层保护衬底表面。光刻胶105通常是以薄膜形式均匀覆盖于基材表面，当紫外光或电子束的照射时，光刻胶105材料本身的特性会发生改变，经过显影液显影后，曝光的负性光刻胶或未曝光的正性光刻胶将会留在衬底表面，这样就将设计的微纳结构转移到了光刻胶上，而后续的刻蚀、沉积等工艺，就可以进一步将此图案转移到光刻胶105下面的阻挡层104上，最后再使用除胶剂将光刻胶层105图案以外部分去除。
在本实施方式中，光刻胶层105有两个关键用途。一方面可以在光刻胶层105表面设置间隔排列为沟槽形状的图案，经过显影液显影后，将设计为间隔排列为沟槽形状的图案转移到了光刻胶层105上，而后续的刻蚀等工艺，就可以进一步将此图案转移到光刻胶105下面的多层阻挡层(102至104)上。另一方面，可以根据实际设置所述沟槽形状的宽度。由于后面要在沟槽两边侧壁生长一层氮化硅阻挡层(10至20纳米)，所以定义沟槽尺寸时要综合考虑中间互连金属的尺寸与氮化硅阻挡层的尺寸，即在原来沟槽尺寸的基础上要增加(20至40纳米)，曝光显影尺寸增大，从而减少曝光显影制造难度。
请参阅图4、图5、图6,根据光刻胶层105上设计为间隔排列为沟槽形状的图案，沿着平行于所述沟槽方向，依次刻蚀所述阻挡层104、阻挡层103、阻挡层102。将沟槽形状转移到了阻挡层104、阻挡层103、阻挡层102上。其中，阻挡层104、阻挡层103、阻挡层102的沟槽宽度为设置宽度。
具体地说，在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法腐蚀。干法刻蚀是利用气态中产生的等离子体，通过光刻而开出的掩蔽层窗口，与暴露于等离子体中的硅片进行物理和化学反应，刻蚀掉硅片上暴露的表面材料的一种工艺技术方法。干法刻蚀相对于湿法刻蚀，在刻蚀特性上既表现出化学的等方性(指纵横两个方向上均存在刻蚀)，又表现出物理的异方性(指单一纵向的刻蚀)。本实施方式中，可以采用干法刻蚀工艺沿着所述阻挡层104至所述掺杂区101表面进行刻蚀。具体的步骤包括，采用含F气体作为刻蚀气体，比如CF4，SF6，NF3等依次对所述阻挡层104至102进行刻蚀。
步骤03，去除刻蚀后的阻挡层。
请参阅图7，经过上一步骤刻蚀处理后，去除掉光刻胶层105、阻挡层104、阻挡层103，只保留阻挡层102，将光刻胶层105定义为沟槽开口形状转移到阻挡层102。
在本实施方式中，采用化学方法去除掉掺杂区101表面的阻挡层103至104和光刻胶层105，保留阻挡层102，从而方便操作后面的制程工艺步骤。具体的，可以采用稀释氢氟酸进行刻蚀。
步骤04，在沟槽的侧壁形成侧壁介质层。
请参阅图8,采用CVD或ALD技术在阻挡层102沟槽的侧壁，以及掺杂区101的沟槽接触面沉积一层介质层106。所述介质层106可以但不限于是氮化硅，氮化钛、氮化碳硅、多晶硅等都可以。所述介质层106可以根据制程工艺需求定义尺寸，可以为10到20纳米。
请参阅图9，采用干法刻蚀去除阻挡层102上表面和掺杂区101顶部的介质层106，即只保留阻挡层102上沟槽的侧壁介质层106b，从而方便操作后面的制程工艺步骤。具体的，可以采用稀释氢氟酸进行刻蚀。
步骤05，在侧壁介质层表面沉积过渡层。
请参阅图10，采用CVD技术沿着沟槽侧壁，在侧壁介质层106b的表面沉积过渡层107。所述过渡层107可以但不限于是氮化钛籽晶层，铜籽晶层。
步骤06，在沟槽内填充金属。
请参阅图11，采用电镀ECP技术在沟槽中填充金属铜。在本实施方式中，半导体器件形成方法，用于制作金属铜与金属钨在半导体衬底100上的金属互连结构。
请参阅图12，采用CMP技术磨平阻挡层102上表面多余的金属铜。
本领域技术人员可以理解，动态随机存取存储器是计算机中常用的半导体存储器件，为了满足元件缩小后的互连线需求，两层及两层以上的多层金属互连线的设计成为超大规模集成电路技术所通常采用的一种方法。目前，不同金属层或者金属层与衬底层的导通，是通过金属层与金属层之间或者金属层与衬垫底之间的介电层形成一开口，在开口内填入导电材料，形成接触孔结构来实现。因此，需要进一步去刻蚀金属互连结构(金属铜和金属钨)的四周，在金属互连结构(金属铜和金属钨)侧壁沉积多孔低介电材料。
步骤07，去除填充金属的侧壁和掺杂区的阻挡层。
请参阅图13，采用干法刻蚀去除金属互连结构(金属铜和金属钨)的四周的阻挡层102和部分掺杂区101，即去除金属铜四周的阻挡层102以及下层的部分掺杂区101。从而方便操作后面的制程工艺步骤。具体的，可以采用稀释氢氟酸进行刻蚀。
步骤08，在填充金属和金属连线的侧壁沉积多孔低介电材料。
请参阅图14，采用CVD技术沿着金属互连结构(金属铜和金属钨)的侧壁，金属互连结构(金属铜和金属钨)的四周沉积多孔低介电层109。所述多孔低介电层109可以但不限于是SICOH。
进一步的，使得所述低介电层的表面与所述金属层表面齐平，从而方便操作后面的制程工艺步骤。
本领域技术人员可以理解，随着集成电路制程工艺的不断提高，半导体制程的关键尺寸不断缩小，芯片上互连线的截面积和线间距离也随之持续下降，因此互连线电阻R和寄生电容C提高，这导致互连线的时间常数RC大幅度提高。互连线的时间常数RC在集成电路总延迟中所占的比例越来越大，成为限制互连速度的主要原因。根据互连线的时间常数RC的计算方法，在选择低电阻率和电迁移率的金属材料之外，还可以采用介电常数较低的多孔介质材料来有效降低RC，从而提高器件的响应速度等参数。
步骤09，在填充金属层和低介电层的上表面沉积薄膜层。
请参阅图15，采用CVD技术在金属互连结构(金属铜和金属钨)的上表面沉积薄膜层110，进而完成金属互连结构(金属铜和金属钨)的全部制程工艺。进一步的，可以根据不同制程工艺的需求，来选择薄膜层110。所述薄膜层110可以但不限于是碳化硅，SICN、SION、氮化硅都可以。
因此，在本实施方式中，通过在掺杂区101表面沉积阻挡层，将阻挡层刻蚀成设定尺寸的沟槽，在沟槽侧壁沉积介质层，进而将金属填充在沟槽内。可以提前在金属互连结构的侧壁形成介质层，可以降低填充多孔低介电材料时对金属互连结构周围的损伤，从而可以增加互连结构可靠性、稳定性，以及增强金属互连结构多孔介质层的机械强度。进一步的，采用多孔低介质材料降低介质层介电常数，来有效降低互连线的时间常数RC，从而提高器件的响应速度等参数。
本发明的具体实施方式还提供一种半导体器件。
请参考图16为本发明一具体实施方式的半导体器件的结构截面示意图。
所述半导体器件包括：半导体衬底100，掺杂区101，埋入式金属连线200，侧壁介质层106b，过渡层107，填充金属层108，低介电层109，薄膜层110。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。在本实施例中对所述半导体衬底100进行掺杂，在所述半导体衬底上形成掺杂区101，在所述半导体衬底100上形成掺杂区101。所述掺杂区101可以但不限于是二氧化硅。所述掺杂离子可以为P离子、As离子或B离子等。需要说明的是，也可以直接选用具有掺杂区101的半导体衬底100，从而节约额外的掺杂步骤。
所述半导体衬底100上具有掺杂区101和多个间隔排列的埋入式金属连线200。所述埋入式金属连线200穿过所述掺杂区101，位于所述半导体衬底100上部。
所述掺杂区101的表面设置有沟槽。所述掺杂区101还包括：金属连线200、介质层，其中所述金属连线200填充位于介质层的通孔中。所述沟槽的材料包括但不限于是：氮化硅、氧化硅、单晶硅、多晶硅。
具体的，在沟槽的侧壁形成侧壁介质层106，过渡层107，可以提前在金属互连结构的侧壁形成过渡层和介质层，用于保护金属互连结构。可以降低填充多孔低介电材料时对金属互连结构周围的损伤，从而可以增加互连结构可靠性、稳定性，以及增强金属互连结构多孔介质层的机械强度。
所述填充金属层108填充于所述沟槽里，用于形成金属铜与金属钨在半导体衬底100上的金属互连结构。
其中，低介电层109，位于所述填充金属层108和所述金属连线200的侧壁，即在金属互连结构(金属铜和金属钨)的四周。采用介电常数较低的多孔介质材料来有效降低RC，从而提高器件的响应速度等参数。
薄膜层110，覆盖于于所述填充金属层108的表面，进而形成金属互连结构(金属铜和金属钨)。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有掺杂区和多个间隔排列的埋入式金属连线；
所述埋入式金属连线穿过所述掺杂区；
在所述掺杂区表面形成阻挡层；
对所述阻挡层进行刻蚀处理，将位于所述埋入式金属连线上表面的所述阻挡层刻蚀成沟槽形状；
在所述沟槽的侧壁表面形成侧壁介质层；
在所述沟槽内填充金属层，所述金属层与所述埋入式金属连线电连接；
去除金属层四周的阻挡层以及金属层与阻挡层下层的部分掺杂区，仅保留位于所述埋入式金属连线侧壁的掺杂区；
在所述金属层和所述埋入式金属连线的侧壁沉积低介电层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述阻挡层的步骤进一步包括：
在最外层的所述阻挡层的表面形成光刻胶层；
将所述沟槽的形状尺寸设置在所述光刻胶层表面；
根据所述沟槽的形状尺寸对所述阻挡层进行刻蚀。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料包括：氮化硅、氧化硅、氮氧化硅以及碳氧化硅中的至少一种。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，对所述阻挡层进行刻蚀处理的步骤进一步包括：
先将位于所述埋入式金属连线上表面的所述阻挡层刻蚀成沟槽形状；
在刻蚀后的所述沟槽和所述阻挡层的表面沉积介质层；
保留所述沟槽的侧壁形成侧壁介质层，去除其他所述介质层。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：所述沟槽内填充金属层之前，在所述侧壁介质层的表面和所述沟槽的底部沉积过渡层。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，还包括：在所述沟槽内填充金属层，所述金属层与所述埋入式金属连线电连接。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，还包括：所述低介电层的表面与所述金属层表面齐平。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，在所述金属层和所述低介电层的上表面沉积薄膜层。
9.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底上具有掺杂区和多个间隔排列的埋入式金属连线，所述掺杂区位于所述半导体衬底上部；
所述埋入式金属连线穿过所述掺杂区，且所述掺杂区位于所述埋入式金属连线侧壁；
填充金属层，所述填充金属层位于所述掺杂区及所述埋入式金属连线的表面；
侧壁介质层，位于所述填充金属层的侧壁表面；
低介电层，位于所述侧壁介质层和所述掺杂区的侧壁。
10.根据权利要求9所述的半导体器件，其特征在于，所述掺杂区还包括：金属连线、介质层，其中所述金属连线填充位于介质层的通孔中。
11.根据权利要求9所述的半导体器件，其特征在于，还包括：
薄膜层，覆盖于所述填充金属层和所述低介电层的表面。
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