CN115863259B - 一种金属互连结构及其制造方法 - Google Patents
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Abstract
本发明涉及集成电路制造技术领域，并公开了一种金属互连结构及其制造方法，金属互连结构的制造方法包括：提供一半导体器件，并于半导体器件上形成第一导电结构；设置介质层于第一导电结构上；蚀刻介质层，形成导电沟槽，且导电沟槽连接于第一导电结构；形成阻挡层于导电沟槽内；形成晶种层于阻挡层上，其中晶种层位于导电沟槽内，且晶种层包括晶种层底壁和晶种层侧壁；减薄晶种层底壁的厚度，使晶种层底壁的厚度小于晶种层侧壁的厚度；以及在导电沟槽内填充金属导体，形成导电结构。本发明提供了一种金属互连结构及其制造方法，提升了半导体器件的响应效率。
Description
技术领域
本发明属于集成电路制造技术领域，特别涉及一种金属互连结构及其制造方法。
背景技术
在半导体集成器件的制程中，金属层中导线的线宽越做越小。而在线宽缩小的情况下，半导体的电阻电容延迟现象也越发严重。当出现电阻电容延迟时，会影响到半导体器件的响应速度以及承载能力，从而导致半导体器件的性能下降。因而该如何改善金属层中的电阻电容延迟现象，提升组件速度是半导体制程中的一个重要的议题。
发明内容
本发明的目的在于提供一种金属互连结构及其制造方法，以提升半导体器件的响应效率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供的了一种金属互连结构的制造方法，包括：
提供一半导体器件，并于所述半导体器件上形成第一导电结构；
设置介质层于所述第一导电结构上；
蚀刻所述介质层，形成导电沟槽，且所述导电沟槽连接于所述第一导电结构；
形成阻挡层于所述导电沟槽内；
形成晶种层于所述阻挡层上，其中所述晶种层位于所述导电沟槽内，且所述晶种层包括晶种层底壁和晶种层侧壁；
减薄所述晶种层底壁的厚度，使所述晶种层底壁的厚度小于所述晶种层侧壁的厚度；以及
在所述导电沟槽内填充金属导体，形成导电结构。
在本发明一实施例中，形成所述晶种层的步骤包括：在所述阻挡层上溅镀合金，形成第一厚度的所述晶种层底壁和第二厚度的所述晶种层侧壁，其中，所述第二厚度小于所述第一厚度。
在本发明一实施例中，形成所述晶种层后，轰击所述晶种层底壁，于所述晶种层底壁上形成凹部。
在本发明一实施例中，轰击所述晶种层底壁时，离子的轰击方向与垂直于所述晶种层底壁的方向之间存在预设夹角。
在本发明一实施例中，所述凹部的深度是所述晶种层底壁的厚度的3/5~4/5。
在本发明一实施例中，轰击所述晶种层底壁后，平坦所述凹部，形成第三厚度的晶种层底壁和第四厚度的晶种层侧壁，且所述第四厚度大于所述第三厚度。
在本发明一实施例中，在形成所述介质层前，于所述第一导电结构上形成蚀刻停止层。
本发明提供了一种金属互连结构，至少包括：
介质层，设置于半导体器件上；
导电沟槽，穿过所述介质层，与所述半导体器件连接；
阻挡层，设置于所述导电沟槽内，且电性连接于所述半导体器件；
晶种层，设置于阻挡层上，其中所述晶种层位于所述导电沟槽内，且所述晶种层包括晶种层底壁和晶种层侧壁，所述晶种层底壁的厚度小于所述晶种层侧壁的厚度；以及
导电结构，设置于所述导电沟槽内，且所述导电结构电性连接于所述晶种层。
在本发明一实施例中，所述晶种层的合金元素包括铜，以及锰、钛、铝、钨、铬、钒、铍、钴、铱中的至少1种。
在本发明一实施例中，所述晶种层底壁与所述晶种层侧壁的厚度差值为20~30埃。
如上所述，本发明所提供的金属互连结构及其制作方法，能大幅度降低导线阻值，提升半导体器件的响应速度。并且本发明所提供的金属互连结构及其制作方法，在导线的可靠度高的同时，保有较低的导线阻值，能降低集成电路中的电阻电容延迟。本发明所提供的金属互连结构及其制作方法，适用于多种线宽要求、层数多、覆盖面积广、连接结构复杂的集成电路。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为半导体器件和隔离层的结构示意图。
图2为第一导电结构的结构示意图。
图3为第一介质层和第一蚀刻停止层的结构示意图。
图4为第一导电沟槽的结构示意图。
图5为阻挡层的结构示意图。
图6为晶种层的结构示意图。
图7为图6中晶种层的放大图。
图8为对晶种层进行轰击的结构示意图。
图9为轰击后晶种层的的放大图。
图10为轰击后晶种层的的结构示意图。
图11为第二导电结构的结构示意图。
图12为多层金属互连结构的结构示意图。
标号说明：10、衬底；101、半导体器件；102、隔离层；103、第一导电沟槽；104、第一导电结构；20、第一金属互连层；201、第一蚀刻停止层；202、第一介质层；203、第二导电沟槽；204、阻挡层；205、晶种层；2051、晶种层侧壁；2052、晶种层底壁；2053、凹部；206、第二导电结构；30、第二金属互连层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
金属互连可将衬底上的多个半导体器件按设计要求互相连接，形成成所需电路。在制成时，可在集成电路片上淀积金属薄膜，并通过光刻技术形成布线，以连接互相隔离的半导体器件。本发明公开的金属互连结构设置在半导体器件上，所述半导体器件可以是场效应管（Field Effect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light-Emitting Diode，LED)、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管(Thyristor)、电荷耦合器（ChargeCoupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种。通过本发明所提供的金属互连结构，可将多个半导体器件连接，形成集成电路。本发明所提供的金属互连结构可广泛应用于光通信、数码显示、图像接收、光集成、交通、能源、医学、家用电器以及航空航天等各个领域。
请参阅图1所示，本发明公开了一种金属互连结构的制作方法，在所述制作方法中，首先提供一衬底10。衬底10包括基底和设置在基底上的外延层。在本实施例中，基底可以是硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等基板材料。外延层可以为同质外延，也可以为异质外延，外延层的材料例如为氮化镓（GaN）、砷化镓（GaAs）、铝磷化镓（AlGaP）、磷化镓（GaP）等等。再通过浅槽隔离工艺，于衬底10上形成浅槽隔离结构和阱区。向衬底10内注入第一类型杂质，于阱区内形成有源区。再于有源区上形成半导体器件101，再于半导体器件101结构上形成金属互连结构，以电性连接不同的半导体器件101，构成集成电路。本发明并不限制半导体器件101的种类，可以依据需求灵活设置。在本实施例中，半导体器件101可以包括源极、栅极和漏极。具体的，在所述阱区的表面进行多晶硅沉积和光刻，于所述阱区上形成栅极。并向所述阱区内注入第二类型杂质，形成漏极和源极，从而形成半导体器件101。其中，第一类型杂质和第二类型杂质为不同类型的杂质，例如磷离子和硼离子等等。
请参阅图1-图12所示，本发明所提供的金属互连结构包括设置在衬底10上的隔离层102和设置在隔离层102上的多个金属互连层。本发明不限定金属互连层的数量，可以根据集成电路的功能需求任意设置，在本实施例中，金属互连层为例如2层，包括第一金属互连层20和第二金属互连层30。其中，第一金属互连层20设置在隔离层102上，第二金属互连层30设置在第一金属互连层20上。其中，隔离层102中设置有第一导电结构104，第一金属互连层20中设置有第二导电结构206，且第二导电结构206电性连接于第一导电结构104。
请参阅图1和图2所示，在本发明一实施例中，形成第一导电结构104的步骤包括在衬底10和半导体器件101上形成隔离层102。具体的，通过化学气相沉积（Chemical VaporDeposition，CVD）或等离子体增强化学气相沉积等方法沉积氮化物至衬底10上，形成半导体器件101的氮化物薄膜。其中，沉积的氮化物可以是四氮化三硅（Si3N4），用以保护半导体器件101，避免半导体器件101在后续制程中受到侵蚀破坏，并形成绝缘的氮化物薄膜，减少金属离子扩散，从而提升半导体器件101和金属互连层的电子沟通能力。
请参阅图1和图2所示，在本发明一实施例中，形成第一导电结构104的步骤包括在隔离层102上形成第一导电沟槽103，并于第一导电沟槽103内沉积导电介质，形成第一导电结构104。具体的，通过光阻层的曝光显影等制程蚀刻隔离层102，从而在隔离层102上形成至少1个第一导电沟槽103，其中第一导电沟槽103设置于半导体器件101上。在本实施例中，半导体器件101例如包括漏极、源极和栅极，则第一导电沟槽103连接于漏极、源极和栅极，以便于作为引出漏极、源极和栅极的导电端口。其中，导电介质可以是钨或铝或铝合金等金属介质。具体的，通过化学气相沉积或是物理气相沉积使导电介质充满第一导电沟槽103内。其中，沉积导电介质的过程可以使导电介质的堆积高度超过第一导电沟槽103的深度，以保证导电介质充满第一导电沟槽103。再用例如化学机械抛光（Chemical MechanicalPolishing，CMP）将超出第一导电沟槽103的部分导电介质抛光去除，从而形成第一导电结构104。
请参阅图3和图12所示，在本发明一实施例中，本发明所述金属互连结构的制造方法包括在第一导电结构104上设置第一金属互连层20。其中，形成第一金属互连层20的步骤包括在隔离层102上形成第一蚀刻停止层201，并在第一蚀刻停止层201上形成第一介质层202。具体的，通过通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）等方法沉积氮化物在隔离层102上形成第一蚀刻停止层201，其中第一蚀刻停止层201的材料为例如为氮化物薄膜（SiN）。通过第一蚀刻停止层201保护导电结构或是金属层。再通过化学气相沉积或等离子体增强化学气相沉积法等方法沉积氟化硅（SiF）、碳氧化硅（SiOC）或氟氧化硅（SiOF）等低介电质材料于第一蚀刻停止层201上，形成第一介质层202。第一介质层202能够与不同的金属层互连，以避免不同层之间发生信号串扰。
请参阅图3和图4所示，在本发明一实施例中，本发明所述金属互连结构的制造方法包括蚀刻第一介质层202和第一蚀刻停止层201，形成第二导电沟槽203。其中，第二导电沟槽203设置在第一导电结构104上。本发明不限定第二导电沟槽203和第一导电结构104的宽度，在本实施例中，第二导电沟槽203的宽度大于第一导电结构104。具体的，在第一介质层202的表面旋涂光刻胶，并通过曝光显影等方式形成光阻图案。以所述光阻图案为掩膜蚀刻第一介质层202和第一蚀刻停止层201，形成的第二导电沟槽203连接于第一导电结构104。
请参阅图1、图4和图5所示，在本发明一实施例中，本发明所述金属互连结构的制造方法包括如下步骤，形成阻挡层204于第一导电沟槽103内，且阻挡层204的厚度为例如20~100埃。具体的，可以通过物理气相沉积（Physical Vapor Deposition，PVD）的方式将电阻材料沉积于第一导电沟槽103内，以形成覆盖第一导电沟槽103壁面的阻挡层204。其中，所述电阻材料为粘着性好的电阻材料，例如是氮化钽（TaN）和钽（Ta），以隔离半导体器件101和金属离子，并保护半导体器件101，让半导体器件101在后续工艺中不受侵蚀。其中阻挡层204电性连接于第一导电结构104。本发明不限定第二导电沟槽203、第一导电结构104和半导体器件101的宽度大小。在本实施例中，第二导电沟槽203的宽度大于第一导电结构104的宽度，以利于将半导体器件101的接点导出。第一导电结构104的宽度小于半导体器件101的宽度，以降低电阻影响。
请参阅图5和图6所示，在本发明一实施例中，本发明所述金属互连结构的制造方法包括如下步骤，于阻挡层204上设置晶种层205，且晶种层底壁2052厚度大于侧壁厚度。具体的，在真空环境中，向工艺环境中充入惰性气体，例如氩气（Ar）。在第二导电沟槽203的槽口上方设置合金靶材，并向合金靶材和阻挡层204加直流高压，使氩离子（Ar）被激发且加速撞击合金靶材，从而将合金靶材表面的合金以原子形式撞击分解出来。分解出的合金靶材原子溅射到第二导电沟槽203内的阻挡层204上，形成薄膜状的晶种层205。晶种层205覆盖于阻挡层204上，且晶种层底壁2052厚度大于晶种层侧壁2051厚度。其中，晶种层205的合金元素包括铜（Cu），以及锰（Mn）、钛（Ti）、铝（Al）、钨（Wu）、铬（Cr）、钒（V）、铍（Be）、钴（Co）、铱（Ir）中的至少一种，以利于改善金属布线的可靠性。在本实施例中，第二导电沟槽203的截面形状为方形。本发明不限定第二导电沟槽203的形状，第二导电沟槽203的截面形状可以是方形、梯形等规则形状，且第二导电沟槽203也可以是不规则形状，以利于适应集成电路中的不同工艺需求。
请参阅图6和图7所示，在本发明一实施例中，晶种层底壁2052为第一厚度d1，晶种层侧壁2051为第二厚度a1。其中，第一厚度大于第二厚度，即d1＞a1，以确保阻挡层204的侧壁上能完整附着合金，工艺过程中晶种层205附着的稳定性更高。如图7所示，晶种层侧壁2051的厚度小于晶种层底壁2052的厚度。其中，第二厚度a1例如为180~200埃，具体的，第二厚度a1例如为180埃。第一厚度d1的厚度例如为200~250埃，具体的，第一厚度d1的厚度例如为230埃。
请参阅图6至图9所示，在本发明一实施例中，本发明所述金属互连结构的制造方法包括如下步骤，轰击减薄晶种层205。具体的，在惰性气体环境中，例如氩气（Ar）环境中，以晶种层205为电极，加载交流偏压，使环境中的氩离子被加速并轰击晶种层底壁2052，于晶种层底壁2052上形成凹部2053，且凹部2053的深度为c1。其中，控制氩离子的的轰击方向为垂直于晶种层205表面的方向，使氩离子快速轰击晶种层底壁2052，形成具有规则形状的凹部2053，以便于在多次轰击后，形成表面平坦且厚度得以减薄的晶种层底壁2052。在本实施例中，凹部2053可以是方形槽，以利于平坦凹部2053，形成平坦的晶种层205底壁。在其他实施例中，凹部2053也可以是半圆形槽、梯形槽等等。其中，控制轰击过程交流偏压的加载功率为例如100~1000瓦。氩离子轰击晶种层205的表面后，氩离子撞击在晶种层底壁2052上，晶种层205的合金原子部分经反弹至晶种层侧壁2051上，晶种层底壁2052变薄的同时，晶种层侧壁2051的厚度会稍微增加。其中，凹部2053的深度是晶种层底壁2052厚度的例如3/5~4/5，即c1=3/5~4/5d1，从而确保晶种层底壁2052的厚度被降低至小于晶种层侧壁2051的厚度。
请参阅图6至图9所示，在本发明另一实施例中，在轰击晶种层205时，控制氩离子的轰击方向与竖直方向具有一预设夹角α，其中竖直方向为垂直于晶种层205底壁的方向。其中，预设夹角α为例如0°~12°，以将合金原子受到轰击后的反弹方向控制在与晶种层205侧壁范围内或范围外，以利于调整晶种层205的原子转移量。在轰击时，将轰击功率持续控制在例如200瓦以下，使氩离子轰击晶种层底壁2052，平坦凹部2053，以减少后续注入金属导体中的空洞，提升导电稳定性。控制轰击的时间为例如5~15min，形成第三厚度的晶种层底壁2052和第四厚度的晶种层侧壁2051。其中，第三厚度为d2，第四厚度为a2。且第三厚度小于第四厚度，即d2＜a2。其中，第三厚度大于例如100埃，例如为150~200埃。第四厚度例如为170~190埃。晶种层底壁2052厚度和晶种层侧壁2051厚度差值例如为20~40埃。将晶种层底壁2052厚度减薄至小于晶种层侧壁2051厚度，不仅降低了晶种层205在金属互连结构中的阻值，还有利于提升第一导电沟槽103中的金属导体的体积，从而降低金属互连结构的阻值。在金属导体的线宽逐步减小的应用需求下，本发明所提供的金属互连结构，在导电可靠的情况下，依旧能保持较低的导体阻值，有利于提升半导体器件101的组件速度，改善电阻电容的延迟现象。
请参阅图9至图12所示，在本发明一实施例中，形成第一金属互连层20的包括如下步骤，于第一导电沟槽103内填充金属导体，以形成第二导电结构206。具体的，通过化学气相沉积或是物理气相沉积在第一导电沟槽103内积累金属导体。为确保第一导电沟槽103内填满金属导体，在第一介质层202上也电镀金属导体。再以阻挡层204为停止层抛光金属导体，以形成第一导电沟槽103内的第二导电结构206。其中，填充的金属例如为金属铜或金属铝。在第一金属互连层20中，第二导电结构206为导电插塞，用于连接不同的金属互连层，如图12所示，第二导电结构206可以连接第一导电结构104和第二金属互连层30。其中，导电插塞的宽度例如为100~200埃。在本实施例中，第二导电结构206可以是金属层，用于连接同一金属互连层中不同的半导体器件101。本发明对此不做限定。
请参阅图11和图12所示，本发明不限定金属互连层的数量，金属互连层可以是例如1层，也可以是例如2层，也可以是多层堆叠。在本实施例中，金属互连层为例如2层，即第一金属互连层20和第二金属互连层30。第二金属互连层30设置在第一金属互连层20上，且第二金属互连层30和第一金属互连层20的形成工艺相同。其中，第一金属互连层20电性连接于第一导电结构104，第一导电结构104电性连接于半导体器件101。以此类推，本发明所提供的金属互连结构中，多层金属互连层之间相互连接，以构成连接不同半导体器件101的集成电路结构。本发明不限定金属互连层之间的连接关系，在本实施例中，相邻的金属互连层通过第二导电结构206电性连接。在同一金属互连层中，也可以通过第二导电结构206连接不同的半导体器件101。在其他实施例中，还可以设置过孔，以实现不同金属互连层之间的跨层电性连接。其中，过孔可以是通孔（Plating Through Hole，PTH），也可以是盲孔（Blind Via Hole，BVH），还可以是埋孔（Buried Via Hole，BVH）。
请参阅图11-图12所示，第二金属互连层30设置于第一金属互连层20上，且第一金属互连层20和第二金属互连层30电性连接。在集成电路结构中，电性连接半导体器件101的金属互连结构包括多个金属互连层，多个金属互连层之间通过导电结构电性连接。例如，第二导电结构206位于第一金属互连层20中，第二导电结构206的一端电性连接第一导电结构104，另一端电性连接第二金属互连层30。本发明所提供的金属互连结构，在金属互连层的多层累加中，所降低的电阻值也在随之递增。因此在集成电路板中，对于金属互连结构的层数多、布线面积广、结构复杂的集成电路，应用本发明的金属互连结构能大幅度提升电路的响应速度，降低延迟时间，从而提升集成电路板件的电学性能。
请参阅图11和图12所示，在本发明一实施例中，在第一金属互连层20上设置第二金属互连层30。第一金属互连层20和第二金属互连层30通过第二导电结构206实现电性连接。相邻的金属互连层可以通过导电结构形成电性连接。本发明所公开的金属互连结构中，也可以设置过孔，且过孔穿过第n介质层、第n阻挡层、第n蚀刻停止层，实现不同层导电结构之间的电性连接。例如第三金属互连层和第五金属互连层之间的电性连接、第一金属互连层20和第四金属互连层之间的电性连接等等。其中，n代表对应的金属互连层。
本发明提供了一种金属互连结构及其制作方法，以将多个半导体器件相互连接成为复杂的集成电路。本发明设置了电性连接半导体器件的第一导电结构，以及设置在第一导电结构上并与第一导电结构电性连接的多个金属互连层，多个金属互连层依次堆叠。本发明中，金属互连层包括蚀刻停止层和介质层，并设置了贯穿蚀刻停止层和介质层的沟槽，并在沟槽内设置阻挡层、在阻挡层上设置晶种层，以及在晶种层上设置导电结构，且导电结构填充于沟槽内。本发明所提供的金属互连结构及其制作方法，适用于多种线宽下的半导体器件互连，并能大幅度降低阻值，提升半导体器件的响应速度，降低集成电路中的电阻电容延迟。
在本说明书的描述中，参考术语“本实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (8)
1.一种金属互连结构的制造方法，其特征在于，包括：
提供一半导体器件，并于所述半导体器件上形成第一导电结构；
设置介质层于所述第一导电结构上；
蚀刻所述介质层，形成导电沟槽，且所述导电沟槽连接于所述第一导电结构；
形成阻挡层于所述导电沟槽内；
形成晶种层于所述阻挡层上，其中所述晶种层位于所述导电沟槽内，且所述晶种层包括第一厚度的晶种层底壁和第二厚度的晶种层侧壁，其中所述第一厚度大于所述第二厚度；
减薄所述晶种层底壁的厚度，使所述晶种层底壁的厚度小于所述晶种层侧壁的厚度，其中，形成所述晶种层后，轰击所述晶种层底壁，于所述晶种层底壁上形成凹部，并在轰击所述晶种层底壁后，平坦所述凹部，形成第三厚度的晶种层底壁和第四厚度的晶种层侧壁，且所述第四厚度大于所述第三厚度；以及
在所述导电沟槽内填充金属导体，形成导电结构。
2.根据权利要求1所述的一种金属互连结构的制造方法，其特征在于，形成所述晶种层的步骤包括：在所述阻挡层上溅镀合金，形成第一厚度的所述晶种层底壁和第二厚度的所述晶种层侧壁，其中，所述第二厚度小于所述第一厚度。
3.根据权利要求1所述的一种金属互连结构的制造方法，其特征在于，轰击所述晶种层底壁时，离子的轰击方向与垂直于所述晶种层底壁的方向之间存在预设夹角。
4.根据权利要求1所述的一种金属互连结构的制造方法，其特征在于，所述凹部的深度是所述晶种层底壁的厚度的3/5~4/5。
5.根据权利要求1所述的一种金属互连结构的制造方法，其特征在于，在形成所述介质层前，于所述第一导电结构上形成蚀刻停止层。
6.一种金属互连结构，其特征在于，其至少包括：
介质层，设置于半导体器件上；
导电沟槽，穿过所述介质层，与所述半导体器件连接；
阻挡层，设置于所述导电沟槽内，且电性连接于所述半导体器件；
晶种层，设置于阻挡层上，其中所述晶种层位于所述导电沟槽内，其中，在形成所述晶种层后，所述晶种层包括第一厚度的晶种层底壁和第二厚度的晶种层侧壁，且所述第一厚度大于所述第二厚度，在形成所述晶种层后，轰击所述晶种层底壁，于所述晶种层底壁上形成凹部，并在轰击所述晶种层底壁后，平坦所述凹部，形成第三厚度的晶种层底壁和第四厚度的晶种层侧壁，且所述第四厚度大于所述第三厚度；以及
导电结构，设置于所述导电沟槽内，且所述导电结构电性连接于所述晶种层。
7.根据权利要求6所述的一种金属互连结构，其特征在于，所述晶种层的合金元素包括铜，以及锰、钛、铝、钨、铬、钒、铍、钴、铱中的至少1种。
8.根据权利要求6所述的一种金属互连结构，其特征在于，所述晶种层底壁与所述晶种层侧壁的厚度差值为20~30埃。
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