CN111566800B - 具有自形成扩散阻挡层的低电阻率金属互连结构 - Google Patents

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Abstract

本公开提供了用于制造具有自形成扩散阻挡层的低电阻率金属互连结构的方法，以及包括具有自形成扩散阻挡层的低电阻率金属互连结构的半导体器件。例如，半导体器件包括：电介质层，该电介质层设置在衬底上；开口，该开口被蚀刻在电介质层中；金属衬里层，该金属衬里层覆盖电介质层中的开口的侧壁表面和底表面；铜材料，该铜材料填充开口以形成互连结构；和自形成扩散阻挡层，该自形成扩散阻挡层形成在电介质层的开口的侧壁表面中。自形成扩散阻挡层包括扩散到电介质层的侧壁表面中的锰原子。

Description

具有自形成扩散阻挡层的低电阻率金属互连结构
技术领域
本发明整体涉及半导体制造技术，并且具体地，涉及用于制造金属互连结构的技术。
背景技术
半导体集成电路芯片通常用后道工序(BEOL)互连结构制造，该BEOL互连结构包括多层金属线和层间金属通孔以连接作为半导体集成电路芯片的前道工序(FEOL)层的部分制造的各种集成电路部件和器件。现有技术EOL工艺技术的现状通常实施铜来形成BEOL互连，因为已知使用铜材料就会显著地减小BEOL互连结构中的电阻，从而得到改进的导电性和更高的性能。然而，随着铜互连结构按比例缩小，铜互连结构内的电阻率和电流密度就会显著地增大，这是不期望的。铜互连结构中的电流密度的增大导致铜原子的电流驱动的电迁移的增加。在铜互连结构的上下文中，电迁移是由因在传导电子与扩散铜原子之间的动量转移而引起的铜材料中的离子的逐渐移动导致的铜原子的运输。铜原子的电迁移可能引起铜互连结构中的各种缺陷，诸如空隙和小丘缺陷。
常规金属互连结构利用铜扩散阻挡层(例如，氮化钽(TaN))以衬于在用铜材料填充开口之前被图案化在层间电介质(ILD)中的开口(例如，沟槽开口和通孔开口)的暴露的侧壁表面和底表面。扩散阻挡层防止铜扩散到ILD层的介电材料中并损坏BEOL结构。然而，随着铜互连按比例缩小，使用扩散阻挡层成为问题。
例如，必须将铜扩散阻挡层制成为足够厚的，以充分地防止铜原子扩散到ILD层中。随着铜互连的线宽按比例缩小，铜扩散阻挡层的所要求的厚度保持相对恒定。这样，就减少了由铜构成的金属线的量(体积)，进而影响各种线宽相关特性，诸如晶粒结构和电阻率。
此外，由于扩散阻挡层通常由不能充分地用作电镀铜的润湿层的材料(例如，TaN)形成，因此通常在铜填充之前经由PVD或CVD在扩散阻挡层上形成薄晶种层。扩散阻挡层和晶种层的总厚度可能因已经很窄的线进一步变窄而不利地影响铜填充能力。不良润湿、竖直侧壁和窄沟槽的组合可能造成不连续的晶种层覆盖。这种不良晶种层覆盖可能引起铜线中的空隙和其他缺陷，进而可能削弱在铜互连与扩散阻挡层之间的粘附力。空隙和不良粘附力两者都会导致铜电迁移缺陷。
对于先进BEOL技术，正在考虑用较低电阻率材料诸如钴和钌代替常规铜扩散阻挡层的制造方法。然而，将钴和钌阻挡层/衬里层用于铜互连可能存在问题，因为此类材料所提供的对ILD层的介电材料的粘附力的水平不如常规TaN或TiN阻挡层强，并且因此在钴或钌衬里层与ILD层的介电材料之间的界面粘附力弱。该较弱的界面可能因在化学-机械抛光(CMP)工艺期间衬里/ILD界面的暴露上部部分由于施加到衬里/IDL界面的剪切机械力剥离而引起在铜材料与ILD之间形成空隙。
发明内容
本发明的实施方案包括用于制造具有自形成扩散阻挡层的低电阻率金属互连结构的方法，以及包括具有自形成扩散阻挡层的低电阻率金属互连结构的半导体器件。
本发明的一个实施方案包括用于制造金属互连结构的方法。该方法包括：在衬底上形成电介质层；使电介质层图案化以在电介质层中形成开口；形成第一扩散阻挡层以覆盖电介质层的上表面以及电介质层中的开口的侧壁表面和底表面；蚀刻第一扩散阻挡层以去除第一扩散阻挡层的在开口的侧壁表面上的部分而留下第一扩散阻挡层的在电介质层的上表面上和在开口的底表面上的部分；共形地沉积金属衬里层以覆盖开口内的暴露表面；在金属衬里层上方共形地沉积晶种层，其中晶种层包括铜-锰合金；沉积铜材料层以用铜材料填充开口；以及执行热退火处理以使晶种层的锰原子扩散到电介质层中的开口的侧壁表面中，从而形成嵌入在侧壁表面内的嵌入的阻挡扩散层。
在本发明的另一个实施方案中，该方法还包括：执行化学-机械平面化(CMP)工艺以将铜材料层、晶种层和金属衬里层的覆层部分去除直至第一扩散阻挡层的在电介质层的上表面上的部分；使铜材料层、晶种层和金属衬里层的上表面凹陷直至电介质层的上表面的水平；以及执行湿法蚀刻工艺以去除第一扩散阻挡层的在电介质层的上表面上的覆层部分。
本发明的另一个实施方案包括器件，该器件包括：电介质层，该电介质层设置在衬底上；开口，该开口被蚀刻在电介质层中；金属衬里层，该金属衬里层覆盖电介质层中的开口的侧壁表面和底表面；金属材料，该金属材料填充开口以形成互连结构；和自形成扩散阻挡层，该自形成扩散阻挡层形成在电介质层的开口的侧壁表面中，其中自形成扩散阻挡层包括扩散到电介质层的侧壁表面中的锰原子。
本发明的实施方案将在实施方案的将结合附图来理解的以下详述中进行描述。
附图说明
图1至图10示意性地示出了根据本发明的实施方案的用于制造具有自形成扩散阻挡层的低电阻率金属互连结构的方法，其中：
图1是在制造的中间阶段上半导体器件的示意性横截面侧视图，该半导体器件包括半导体衬底、形成在衬底上的FEOL(前道工序)/MOL(中间工序)结构、封盖层和形成在封盖层上的电介质层；
图2是在使电介质层图案化以在电介质层中形成开口之后图1所示的器件的示意性横截面侧视图；
图3是在器件的表面上方形成扩散阻挡层以衬于开口的侧壁表面和底表面之后图2所示的器件的示意性横截面侧视图；
图4是在蚀刻扩散阻挡层以从开口的侧壁去除扩散阻挡层而在电介质层的表面上和在开口的底表面上留下减小的厚度的扩散阻挡层之后图3所示的器件的示意性横截面侧视图；
图5是在沉积金属衬里层和晶种层以衬于电介质层中的开口之后图4所示的器件的示意性横截面侧视图；
图6是在沉积金属材料层以用金属材料填充电介质层中的开口之后图5所示的器件的示意性横截面侧视图；
图7是在执行热退火工艺以在电介质层中的开口的竖直侧壁表面上形成自形成扩散阻挡层之后图6所示的器件的示意性横截面侧视图；
图8是在执行CMP工艺以使器件的表面平面化直至扩散阻挡层并形成金属互连结构之后图7所示的器件的示意性横截面侧视图；
图9是在使互连结构和衬里层的上表面凹陷之后图8所示的器件的示意性横截面侧视图；并且
图10是在去除扩散阻挡层的在电介质层的表面上的覆层部分之后图9所示的器件的示意性横截面侧视图。
图11是根据本发明的实施方案的包括具有自形成扩散阻挡层的低电阻率金属互连结构的半导体器件的示意性横截面侧视图。
具体实施方式
现将关于用于制造具有自形成扩散阻挡层的低电阻率金属互连结构的方法以及包括具有自形成扩散阻挡层的低电阻率金属互连结构的半导体器件来更详细地描述本发明的实施方案。应当理解，附图中示出的各种层、结构和区域是未按比例绘制的示意图。另外，为了便于说明，在给定的图中可能未明确地示出通常用于形成半导体器件或结构的一种或多种类型的层、结构和区域。这不暗示从实际半导体结构中省略未明确地示出的任何层、结构和区域。此外，应当理解，本文所讨论的本发明的实施方案不限于本文所示出和描述的特定材料、特征和处理步骤。特别地，关于半导体处理步骤，要强调的是，本文所提供的描述并不旨在涵盖形成功能性半导体集成电路器件可能要求的所有处理步骤。而是，为了便于描述，本文没有有目的性地描述通常用于形成半导体器件的某些处理步骤，诸如例如湿法清洁和退火步骤。
此外，在整个图中使用相同或类似附图标记表示相同或类似特征、元件或结构，并且因此，对于每个图，将不重复相同或类似特征、元件或结构的详细说明。应当理解，如本文所用的关于厚度、宽度、百分比、范围等的术语“约”或“基本上”旨在表示接近或近似但并精确的。例如，如本文所用的术语“约”或“基本上”暗示存在小误差幅度，诸如1％或小于所表述量。此外，如本文所用的术语“竖直”或“竖直方向”或“竖直高度”表示图中所示的笛卡尔坐标的Z方向，并且如本文所用的术语“水平”或“水平方向”或“横向”或“横向方向”表示图中所示的笛卡尔坐标的X方向和/或Y方向。
现将参考图1至图10更详细地讨论用于制造具有自形成扩散阻挡层的低电阻率金属互连结构的方法，这些图示意性地示出了在制造的各个阶段上的半导体器件。首先，图1是在制造的中间阶段上半导体器件100的示意性横截面侧视图，该半导体器件包括半导体衬底110(例如，半导体晶圆)、形成在衬底110上的FEOL(前道工序)/MOL(中间工序)结构120、封盖层130和电介质层140。尽管衬底110被示出为通用衬底层，但是应当理解，衬底110可包括不同类型的半导体衬底结构和材料中的一种。
例如，衬底110可为由硅(Si)或锗(Ge)或通常用于体半导体制造工艺的其他类型的半导体衬底材料诸如硅锗合金、化合物半导体材料(例如，III-V)等形成的体半导体衬底(例如，晶圆)。另选地，衬底110可为SOI(绝缘体上硅)衬底、GeOI(绝缘体上锗)衬底或包括设置在基础衬底层(例如，硅衬底)与有源半导体层(例如，Si、Ge等)之间的绝缘层(例如，氧化物层)的其他类型的绝缘体上半导体衬底的有源半导体层，其中有源电路部件形成为FEOL的部分。应当注意，在每个图中，X-Y平面表示与被处理的衬底110(例如，晶圆)的平面平行的平面。
FEOL/MOL结构120包括形成在衬底110上的FEOL层。FEOL层包括形成在衬底110的有源表面中或上以提供用于目标应用的集成电路的各种半导体器件和部件。例如，FEOL层包括场效应晶体管(FET)器件(诸如FinFET器件、竖直FET器件、平面FET器件等)、双极型晶体管、二极管、电容器、电感器、电阻器、隔离器件等，它们形成在衬底110的有源表面中或上。一般来讲，FEOL工艺通常包括准备衬底110(或晶圆)、形成隔离结构(例如，浅沟槽隔离)、形成器件阱、使栅极结构图案化、形成间隔件、形成源极/漏极区(例如，经由注入)、在源极/漏极区上形成硅化物触点、形成应力衬里等。
FEOL/MOL结构120还包括形成在FEOL层上的MOL层。一般来讲，MOL层包括PMD(金属前电介质层)和形成在PMD层中的导电触点(例如，通孔触点)。PMD层形成在FEOL层的部件和器件上。在PMD层中形成开口的图案，并且用导电材料诸如钨填充开口，以形成与FEOL层的集成电路的器件端子(例如，源极/漏极区、栅极触点等)电接触的导电通孔触点。MOL层的导电通孔触点提供在FEOL层的集成电路与形成在FEOL/MOL结构120上的BEOL结构的第一金属化层之间的电连接。
在图1所示的示例性处理流程中，封盖层130和电介质层140形成为BEOL工艺模块的初始阶段的部分，以形成BEOL互连结构的第一金属化层。封盖层130包括绝缘/介电材料层，所述绝缘/介电材料诸如氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、氢化碳化硅(SiCH)或包括相同或不同类型的介电材料的多层堆叠等，或者不与用于形成BEOL中的金属互连结构的金属材料反应的其他合适的低k介电材料。封盖层130可形成有在约2nm至约60nm的范围内的厚度。
电介质层140由通常用作BEOL工艺技术的层间电介质(ILD)层的任何合适的介电材料形成。例如，电介质层140可由介电材料形成，所述介电材料包括但不限于氧化硅(SiO2)、氮化硅(例如，(Si3N4)、氢化氧化硅碳(SiCOH)、SiCH、SiCNH或其他类型的基于硅的低k电介质(例如，k小于约4.0)、多孔电介质，或者已知ULK(超低k)介电材料(其中k小于约2.5)。电介质层140的厚度限定形成在电介质层140内的金属化层的竖直高度(或厚度)，其将根据应用而变化。例如，电介质层140可形成有在约20nm至约800nm的范围内的厚度。封盖层130和电介质层140使用已知沉积技术形成，所述沉积技术诸如例如ALD(原子层沉积)、CVD(化学气相沉积)、PECVD(等离子体增强CVD)或PVD(物理气相沉积)，或者旋转沉积。
接下来，图2是在使电介质层140图案化以在电介质层140中形成开口140-1(例如，沟槽开口或通孔开口)之后图1所示的器件的示意性横截面侧视图。出于例示性目的，图2示出了使用单镶嵌工艺，其中在BEOL结构的不同绝缘层中单独地形成金属互连结构，例如金属线(布线)和金属通孔(竖直互连)。在其他实施方案中，可使用本领域中已知的各种“双”镶嵌图案化技术中的一种在牺牲电介质层140中蚀刻开口并用金属材料填充，其中在相同电介质层中使沟槽开口和通孔开口图案化并同时地用金属材料填充。双镶嵌图案化方法包括“先通孔”工艺、“先沟槽”工艺和“掩埋通孔”工艺，其中每者都包括用于蚀刻电介质层140以使通孔开口和沟槽开口图案化而同时地用金属材料填充通孔开口和沟槽开口的不同序列。
可使用任何常规光刻和蚀刻工艺来实现牺牲电介质层140的镶嵌图案，例如，在牺牲电介质层140的上表面上形成光刻胶掩模(其包括将被蚀刻到电介质层140中的开口140-1的图像)，接着使用干法蚀刻工艺诸如RIE(反应离子蚀刻)蚀刻电介质层140，该干法蚀刻工艺具有适合于对下面封盖层130(其用作蚀刻停止层)有选择性地蚀刻电介质层140的蚀刻化学品。封盖层130使金属化层与FEOL/MOL层120的下面PMD层绝缘。然而，在其中形成在开口140-1中的金属化层将与形成在下面FEOL/MOL层120中的竖直触点进行接触的目标位置，可通过在此类目标位置处蚀刻开口穿过在开口140-1的底部处的封盖层130来使封盖层130图案化。
接下来，图3是在器件的表面上方形成扩散阻挡层150以衬于开口140-1的侧壁表面和底表面之后图2所示的器件的示意性横截面侧视图。扩散阻挡层150可使用通常用作铜互连的扩散阻挡层的材料形成，所述材料包括但不限于钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)等。在本发明的一个实施方案中，使用沉积工艺诸如PVD沉积扩散阻挡层150，这造成与在开口140-1的竖直侧壁上的扩散阻挡层150的厚度相比，在场区域(在电介质层140的表面上)上和在开口140-1的底表面上形成具有更大的厚度的扩散阻挡层150。
图4是在蚀刻扩散阻挡层150以从开口140-1的侧壁去除扩散阻挡层150而在电介质层140的表面上和在开口140-1的底表面上留下减小的厚度的扩散阻挡层150之后图3所示的器件的示意性横截面侧视图。可使用各向同性蚀刻工艺诸如湿法蚀刻工艺来蚀刻扩散阻挡层150，该各向同性蚀刻工艺具有被配置为对电介质层140有选择性地蚀刻扩散阻挡层150的蚀刻化学品。由于扩散阻挡层150的在开口140-1的侧壁上的竖直部分比扩散阻挡层150的在电介质层140的上表面上和在开口140-1的底表面上的横向部分薄，因此，将完全地去除扩散阻挡层150的竖直部分而保留扩散阻挡层150的一些减小的厚度的横向部分，如图4所示。如下文进一步详细地说明的，扩散阻挡层150的在开口140-1的底表面上的保留部分用作形成在开口140-1中的金属互连结构的扩散阻挡层，而扩散阻挡层150的在电介质层140的上表面上的保留部分用作后续CMP工艺的保护层。
图5是在沉积金属衬里层160和晶种层170以衬于开口140-1之后图4所示的器件的示意性横截面侧视图。衬里层160可由钴(Co)形成，并且晶种层170由铜锰(CuMn)合金形成。衬里层160用作用于晶种层170的沉积的润湿或粘附层。晶种层170包括用作后续铜填充工艺的晶种层并形成要形成在开口中的金属互连结构的部分的材料(例如，铜)，以及用于扩散到电介质层140中以产生自形成阻挡粘附和扩散层的材料(例如，锰)，如下文所讨论。
接下来，图6是在沉积金属材料层180以用金属材料填充开口140-1之后图5所示的器件的示意性横截面侧视图。金属材料层180可包括铜，其可使用任何合适的铜沉积方法进行沉积。例如，可使用湿法沉积技术诸如电镀来沉积铜层。
图7是在执行热退火工艺以在电介质层140的侧壁上形成自形成扩散阻挡层190之后图6所示的器件的示意性横截面侧视图。可执行热退火工艺以使晶种层170的锰原子扩散到电介质层140的侧壁中并形成自形成扩散阻挡层190。根据电介质层140的材料，自形成扩散阻挡层190可包括硅锰(MnSi)、碳酸锰(MnCO3)、氧化锰(MnO)等。热退火工艺可在炉中以目标温度范围并在目标时间段内执行，该目标温度范围和目标时间段足以使晶种层170的锰原子能够扩散到电介质层140的侧壁中以形成自形成扩散阻挡层190。晶种层170的剩余材料(例如，铜)成为填充开口140-1以形成金属互连结构的金属材料180(例如，铜)的部分。
在热退火工艺后，在图7的结构上执行CMP工艺以将结构的表面平面化直至扩散阻挡层150来形成金属互连181(例如，铜互连)，从而得到图8所示的结构。在扩散阻挡层150与金属衬里层160(例如，钴层)的上部部分之间的界面提供了对电介质层140的足够的粘附以避免在互连181与电介质层140之间形成空隙(因剥离而引起)，这可能是因通过CMP工艺施加到结构的表面的机械剪切力而发生。扩散阻挡层150提供了对电介质层140的上表面和衬里层160的上部部分的足够的粘附以防止电介质层140的上表面和衬里层160的上部部分的任何部分的剥离。另外，扩散阻挡层150用于保护电介质层140的上表面免于在CMP工艺期间损坏，这可能会造成电介质层140的时间相关介电击穿(TDDB)，如本领域的普通技术人员所理解。
接下来，图9是在使互连结构181和衬里层160的上表面凹陷之后图8所示的器件的示意性横截面侧视图。互连181和衬里层160的上表面可凹陷直至电介质层140的上表面的水平。凹陷工艺使用湿法蚀刻工艺或CMP工艺实现，该湿法蚀刻工艺或CMP工艺对互连181和衬里层160的材料是选择性的，以防止完全地去除扩散阻挡层150，并且由此在凹陷工艺期间保护电介质层140的上表面。
接下来，图10是在去除扩散阻挡层150的在电介质层140的表面上的覆层部分之后图9所示的器件的示意性横截面侧视图。可使用具有被配置为对电介质层140的材料有选择性地蚀刻扩散阻挡层150的材料的蚀刻化学品的湿法蚀刻工艺来去除扩散阻挡层150的覆层部分。使用湿法蚀刻工艺(与CMP相比)避免在互连181与电介质层140之间的界面处的剥离和空隙形成的可能性。
图10所示的所得的器件包括金属互连结构，该金属互连结构包括互连181、低电阻衬里层160，以及嵌入在电介质层140的侧壁表面中的薄自形成扩散阻挡层190和设置在互连结构的底部上的扩散阻挡层150。互连181可为通孔互连结构或金属线(其在与图的平面正交的方向上延伸)。薄自形成扩散阻挡层190防止金属材料(例如，铜)扩散到电介质层140中，并且提供不占据电介质层140的在其中形成互连结构的开口140-1内的容积的扩散阻挡层。另外，设置在开口140-1的底部处的扩散阻挡层150用于防止在铜互连结构之间的电迁移，而不使开口140-1的宽度变窄，这在用金属衬里和填充材料填充相对窄的开口时可能引起空隙，如本领域中所已知。
图11是根据本发明的实施方案的包括具有自形成扩散阻挡层的低电阻率金属互连结构的半导体器件200的示意性横截面侧视图。器件200包括半导体衬底110(例如，半导体晶圆)、形成在衬底110上的FEOL/MOL结构120和形成在FEOL/MOL结构120上的封盖层130。图11还示出了MOL通孔122、第一电介质层240和形成在第一电介质层240中的第一互连结构280。第一互连结构280包括扩散阻挡层250、金属衬里260、金属线282和嵌入在第一电介质层240的侧壁中的自形成扩散阻挡层290。MOL通孔122穿过被蚀刻在封盖层130中的开口电连接到金属线282的端部部分。
器件200还包括形成在第一电介质层240和第一互连结构280上的封盖层132、形成在封盖层132上的第二电介质层340、形成在第二电介质层340中的第二互连结构380和形成在第二电介质层340和第二互连结构380上的封盖层134。第二互连结构380包括扩散阻挡层350、金属衬里360、金属通孔382、金属线384和嵌入在第二电介质层340的侧壁中的自形成扩散阻挡层390。第二互连结构380的金属通孔382穿过被蚀刻在封盖层132中的开口电连接到金属线282的端部部分。
图11示出了本发明的实施方案，其中执行单镶嵌工艺以在第一电介质层240中形成互连结构280，并且执行双镶嵌工艺以在第二电介质层340中形成第二互连结构380。图11所示的互连结构280和380可由与如上文所讨论的器件100的金属互连结构相同或类似材料以及与如上文关于图1至图10所讨论的相同或类似BEOL处理流程形成。
例如，在封盖层130上方沉积第一电介质层240，并且然后使其图案化以在第一电介质层240中形成沟槽开口，该沟槽开口限定互连结构280的图像。封盖层130的在沟槽的底部处的部分是敞开的，以暴露MOL通孔触点122的上表面。然后，通过沉积扩散阻挡材料层并然后蚀刻掉扩散阻挡材料的在形成在第一电介质层240中的沟槽开口的侧壁上的竖直部分来形成扩散阻挡层250。依次沉积衬里层260(例如，钴衬里)和晶种层(例如，铜锰合金)以衬于第一电介质层240中的沟槽开口，接着沉积金属材料(例如，铜)层以填充沟槽开口并形成金属线282。然后执行热退火工艺以使晶种层的锰原子扩散到第一电介质层240中的沟槽开口的侧壁表面中，以在第一电介质层240的侧壁表面内形成嵌入的阻挡扩散层290。
然后执行CMP工艺以将覆层材料去除直至第一扩散阻挡层250的在第一电介质层240的上表面上的部分。然后使金属线282和衬里层260的上表面凹陷直至第一电介质层240的上表面的水平，并且执行湿法蚀刻工艺以去除扩散阻挡层250的在第一电介质层240的上表面上的覆层部分。
可使用类似工艺流程来形成第二金属互连结构280。例如，在形成第一互连结构280后，继续制造工艺，其中沉积介电材料层以形成封盖层132和第二电介质层340。然后，使第二电介质层340图案化以形成包括通孔开口和沟槽开口的双镶嵌开口，它们分别限定了第二金属互连结构380的金属通孔382和金属线384的图像。蚀刻掉封盖层132的在通孔开口的底部处暴露的部分，以暴露第一互连结构280的金属线282的上表面的一部分。然后，通过沉积扩散阻挡材料层并然后蚀刻掉扩散阻挡材料的在形成在第二电介质层340中的通孔开口和沟槽开口的侧壁上的竖直部分来形成扩散阻挡层350。依次沉积衬里层360(例如，钴衬里)和晶种层(例如，铜锰合金)以衬于第二电介质层340中的通孔开口和沟槽开口，接着沉积金属材料(例如，铜)层以填充通孔开口和沟槽开口并形成金属通孔382和金属线384。然后执行热退火工艺以使晶种层的锰原子扩散到第二电介质层340中的通孔开口和沟槽开口的侧壁表面中，以在第二电介质层340的侧壁表面内形成嵌入的阻挡扩散层390。
然后执行CMP工艺以将覆层材料去除直至扩散阻挡层350的在第二电介质层340的上表面上的部分。使金属线384和金属衬里层360的上表面凹陷直至第二电介质层340的上表面的水平，并且执行湿法蚀刻工艺以去除扩散阻挡层350的在第二电介质层340的上表面上的覆层部分。然后通过在所得的结构上方沉积介电材料层来形成封盖层134。然后可重复相同或类似BEOL工艺流程以形成BEOL结构的一个或多个附加的金属化层。
应当理解，本文所讨论的用于制造具有自形成扩散阻挡层的低电阻率金属互连结构(例如，铜BEOL互连结构)的方法可结合到用于制造具有各种模拟和数字电路或混合信号电路的其他类型的半导体器件和集成电路的半导体处理流程中。特别地，集成电路管芯可用各种器件制造，诸如场效应晶体管、双极型晶体管、金属氧化物半导体晶体管、二极管、电容器、电感器等。根据本发明的集成电路可用于应用、硬件和/或电子系统。用于实现本发明的合适的硬件和系统可包括但不限于个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝电话)、固态媒体存储设备、功能电路等。结合有此类集成电路的系统和硬件被认为是本文所描述的实施方案的部分。鉴于本文所提供的本发明的教导内容，本领域的普通技术人员将能够设想本发明的技术的其他具体实施和应用。
尽管本文已经参照附图来描述了示例性实施方案，但是应当理解，本发明不限于那些精确实施方案，并且在不脱离所附权利要求书的范围的情况下，本领域的技术人员可在其中做出各种其他改变和修改。

Claims (18)

1.一种用于在具有第一电介质层的衬底上制造金属互连结构的方法，所述方法包括：
在所述衬底上形成第二电介质层；
使所述第二电介质层图案化以在形成于所述第一电介质层中的中线MOL通孔触点或金属线的上方的所述第二电介质层中形成开口；
形成第一扩散阻挡层以覆盖所述第二电介质层的上表面以及所述第二电介质层中的所述开口的侧壁表面和一个或多个底表面；
蚀刻所述第一扩散阻挡层以去除所述第一扩散阻挡层的在所述开口的所述侧壁表面上的部分而留下所述第一扩散阻挡层的在所述第二电介质层的所述上表面上和在所述开口的所述一个或多个底表面上的部分；
共形地沉积金属衬里层以覆盖所述开口内的暴露表面；
在所述金属衬里层上方共形地沉积晶种层，其中所述晶种层包括铜-锰合金；
沉积铜材料层以用铜材料填充所述开口；以及
执行热退火处理以使所述晶种层的锰原子扩散到所述第二电介质层中的所述开口的所述侧壁表面中，从而形成嵌入在所述侧壁表面内的嵌入的阻挡扩散层。
2.根据权利要求1所述的方法，其中所述第一扩散阻挡层包括钽(Ta)、氮化钽(TaN)、钛(Ti)和氮化钛(TiN)中的一者。
3.根据权利要求1所述的方法，其中所述嵌入的阻挡扩散层包括硅锰、碳酸锰和氧化锰中的一者。
4.根据权利要求1所述的方法，其中所述金属衬里层包括钴。
5.根据权利要求1所述的方法，其中形成所述第一扩散阻挡层包括使用沉积工艺沉积所述第一扩散阻挡层，所述沉积工艺被配置为与在所述开口的所述侧壁表面上的所述第一扩散阻挡层的厚度相比，在所述第二电介质层的所述上表面上和在所述开口的所述一个或多个底表面上形成具有更大的厚度的所述第一扩散阻挡层。
6.根据权利要求5所述的方法，其中使用湿法蚀刻工艺执行蚀刻所述第一扩散阻挡层以去除所述第一扩散阻挡层的在所述开口的所述侧壁表面上的部分而留下所述第一扩散阻挡层的在所述第二电介质层的所述上表面上和在所述开口的所述一个或多个底表面上的部分。
7.根据权利要求1所述的方法，还包括：
执行化学-机械平面化CMP工艺以将所述铜材料层、所述晶种层和所述金属衬里层的覆层部分去除直至所述第一扩散阻挡层的在所述第二电介质层的所述上表面上的所述部分；
使所述铜材料层、所述晶种层和所述金属衬里层的上表面凹陷直至所述第二电介质层的所述上表面的水平；以及
执行湿法蚀刻工艺以去除所述第一扩散阻挡层的在所述第二电介质层的所述上表面上的覆层部分。
8.根据权利要求7所述的方法，其中使用一种或多种湿法蚀刻工艺执行使所述铜材料层、所述晶种层和所述金属衬里层的所述上表面凹陷直至所述第二电介质层的所述上表面的水平。
9.根据权利要求7所述的方法，其中使用CMP工艺执行使所述铜材料层、所述晶种层和所述金属衬里层的所述上表面凹陷直至所述第二电介质层的所述上表面的水平。
10.根据权利要求1所述的方法，其中所述第一电介质层层间电介质ILD层，在所述ILD层中所述金属线被形成。
11.根据权利要求1所述的方法，其中所述第一电介质层中的所述开口包括金属前电介质PMD层，在所述PMD层中所述通孔触点被形成，并且所述通孔触点包括钨。
12.根据权利要求11所述的方法，其中所述第二电介质层中的所述开口包括单镶嵌开口，所述单镶嵌开口包括限定接线互连的沟槽开口。
13.根据权利要求10所述的方法，其中所述第二电介质层中的所述开口包括双镶嵌开口，所述双镶嵌开口包括通孔开口和设置在所述通孔开口上方的沟槽开口。
14.根据权利要求1所述的方法，其中封盖层被设置在所述第一电介质层上，并且所述第二电介质层被形成在所述封盖层上。
15.根据权利要求14所述的方法，其中所述开口的所述一个或多个底表面中的一个底表面包括所述通孔接触的上表面。
16.根据权利要求15所述的方法，其中，所述金属衬里层被设置在所述铜材料与所述嵌入的阻挡扩散层之间，所述第一扩散阻挡层被设置在所述金属衬里层与所述通孔触点的上表面之间，并且所述第一扩散阻挡层与所述通孔触点的所述上表面直接接触。
17.根据权利要求13所述的方法，其中所述双镶嵌开口的所述一个或多个底表面包括所述金属线的上表面和所述第二电介质层的侧表面。
18.根据权利要求17所述的方法，其中所述金属衬里层被设置在所述铜材料与所述嵌入的阻挡扩散层之间，所述第一扩散阻挡层被设置在所述铜材料与所述金属线的所述上表面之间，并且所述第一扩散阻挡层与所述金属线的所述上表面直接接触。
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