CN115036270B - 铜互连结构的制作方法 - Google Patents

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Abstract

本发明提供一种铜互连结构的制作方法，包括：提供一衬底，衬底上设置有下层导电层以及低介电常数介质层，低介电常数介质层中形成有通孔；于通孔内依次沉积合金阻挡层和合金种子层；热处理合金阻挡层，使合金阻挡层中包含的第一金属扩散进入低介电常数介质层与合金阻挡层之间的界面以形成自生成阻挡层；以合金种子层电镀含铜镀层。本发明利用新颖的自生成阻挡层替代现有的Ta/TaN阻挡层结构，通过于通孔内沉积合金阻挡层和合金种子层，热处理合金阻挡层，以形成所述自生成阻挡层，由此形成了有效的Cu扩散阻挡层，而合金种子层在电镀含铜镀层的过程中，促进含铜镀层中铜的结晶生长，更有利于填孔效果，增加芯片的可靠性。

Description

铜互连结构的制作方法
技术领域
本发明属于半导体器件制造领域，特别是涉及一种铜互连结构的制作方法。
背景技术
随着半导体集成电路技术节点发展到0.13μm及以下，受限于金属互连材料本身性质，RC延时对芯片性能的影响逐渐变得不可忽视，传统的铝金属互连已逐步被铜金属取代。与铝相比，铜的优势在于低的电阻率和高的抗电迁移能力，这使得铜金属互连可以在显著降低集成电路的RC延时的同时提高芯片的可靠性。然而，铜原子很容易在介电材料中发生扩散，导致器件失效，并且铜对诸如SiO2的电介质材料的润湿性较差，因而需要在层间介质层与铜导线之间引入一阻挡层。
再者，在55纳米技术节点使用的主流阻挡层材料是钽（tantalum, Ta）和氮化钽（tantalum nitride, TaN），其通常具有数十纳米的厚度；然而，当技术节点发展到40纳米及以下时，更小的通孔尺寸对阻挡层提出了更高的要求。特别是，随着技术节点的推进，互连结构的尺寸也变得越来越小；相应地，形成互连结构的工艺难度也越来越大。特别是，通孔尺寸缩减，Ta/TaN的厚度过小会导致薄膜连续性差无法形成有效阻挡，而厚度过大会增加铜互连线的电阻率导致RC延时增加，也因此限制了这一技术沿用至更先进技术节点的可能性。因此，需要找到一种阻挡性能好、接触电阻低、对侧壁和台阶覆盖好的阻挡层对于集成电路金属互连工艺具有至关重要的意义。
另一方面，作为后续化学电镀工艺（electrochemical plating, ECP）必需的种子层也是铜互连工艺中非常重要的部分，沉积所得的种子层的理想效果为膜层光滑连续，足够薄且具有良好的阶梯覆盖性。目前，主要采用的种子层材料是纯铜，但是越来越多研究发现，通孔位置由于电流和应力集中非常容易发生失效，其中最薄弱的位置即在阻挡层和种子层的界面处，此处铜原子活化能最高，很容易形成铜原子的扩散通道。已有的解决方案是采用合金种子层技术，在种子层中掺杂入其他金属元素，常见的种子层合金化的方法包括：1）在沉积铜种子层时就采用合金靶材；2）不沉积阻挡层而直接沉积合金种子层，利用合金元素与低介电常数（Low-K）材料反应获得自生成阻挡层（self-forming barrier, SFB）；3）在电镀的时候直接采用合金。然而，由于掺杂的合金元素其自身常具有高于铜的电阻率，种子层合金化技术会导致互连线整体电升高。因此，需要找到一种促进Cu晶粒生长、有利于金属导线可靠性但不显著升高电阻率的合金种子层。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种铜互连结构的制作方法，以替代现有互连结构中Ta/TaN阻挡层或其与单一金属种子层的组合，用于解决在更先进技术节点采用铜互连的体系易于产生铜扩散、Ta/TaN阻挡层的结晶性和厚度等工艺参数难以控制，由此导致的电阻率升高、芯片可靠性下降以及制造成本较高的问题。
为实现上述目的及其他相关目的，本发明提供一种铜互连结构的制作方法，所述制作方法包括以下步骤：
提供一衬底，所述衬底上设置有下层导电层以及低介电常数介质层，所述低介电常数介质层中形成有通孔；
于所述通孔内依次沉积合金阻挡层；
热处理所述合金阻挡层，使所述合金阻挡层中包含的第一金属扩散进入所述低介电常数介质层与所述合金阻挡层之间的界面以形成自生成阻挡层；
以所述合金种子层电镀含铜镀层。
可选地，所述制作方法还包括：热处理所述合金种子层，使所述合金种子层退火回流而形成为厚度均一、连续的合金种子层；退火回流过程中，所述合金种子层中包含的第二金属朝向双侧界面发生扩散。
可选地，热处理所述合金种子层的步骤执行于电镀所述含铜镀层的步骤之前。
可选地，通过物理气相沉积工艺沉积所述合金阻挡层和所述合金种子层，所述合金阻挡层的厚度范围为10Å-50Å，所述合金种子层的厚度范围为400Å-600 Å。
可选地，所述合金阻挡层包含铜和第一金属，所述第一金属包括锰、钒、锆、铬和钛，形成自生成阻挡层的步骤包括通过退火处理使所述第一金属扩散进入所述低介电常数介质层与所述合金阻挡层之间的界面且与低介电常数电介质反应形成为多元氧化物。
可选地，所述第一金属为锰，通过热处理所述合金阻挡层使所述第一金属扩散进入所述低介电常数电介质与所述合金阻挡层之间的界面且与低介电常数电介质反应形成为MnSixOy，其中所述合金阻挡层中锰的含量以原子百分比为1%-10%。
可选地，所述合金阻挡层包含铜和第二金属，所述第二金属为铝，所述合金种子层中铝的含量以原子百分比计为0.1%-1%。
可选地，所述通孔与位于其上的沟槽形成为全沟槽，于所述通孔中形成铜互连结构的同时，所述铜互连结构还填满所述沟槽以形成金属互连层。
可选地，所述制作方法还包括：在电镀所述含铜镀层之后，对所述铜互连结构进行退火处理。
可选地，所述制作方法还包括：在电镀所述含铜镀层之后，通过化学机械抛光工艺使所述铜互连结构的表面平坦化。
如上所述，本发明的铜互连结构的制作方法，具有以下有益效果：
本发明的铜互连结构的制作方法中，采用双层合金层分别充当铜互连结构中阻挡层和种子层，利用新颖的自生成阻挡层替代现有的Ta/TaN阻挡层结构，通过于通孔内沉积合金阻挡层和合金种子层，随后退火处理所述合金阻挡层以使所述合金阻挡层包含的第一金属扩散进入合金阻挡层与所述低介电常数介质层的界面以形成所述自生成阻挡层，由此形成了有效的Cu扩散阻挡层；而所述合金种子层在电镀含铜镀层的过程中，促进含铜镀层中铜的结晶生长，更有利于化学电镀（ECP）的填孔效果，增加芯片的可靠性。
本发明的制作方法中，双层合金层可以采用物理气相沉积设备（PVD）中沉积，仅在原有PVD机台增加靶材，即可获得品质良好的双层合金层，无需增加新的制程，与现有制程兼容性高。
本发明的制作方法中，采用双层合金层可以显著降低现有的Ta/TaN阻挡层的厚度，降低由阻挡层材料所产生的RC延迟，所述合金阻挡层中包含的第一金属为锰，所述合金种子层中包含的第二金属为铝，此种双层合金层相对于现有的Ta/TaN阻挡层可进一步降低接触电阻，锰和铝与其他金属元素相比在提升相同的电阻时，显著提高铜互连结构的可靠性，解决了在更先进技术节点中现有的Ta/TaN阻挡层日益显露的结晶品质难以控制的问题，节约了制造成本，有利于提高芯片的可靠性。
附图说明
图1显示为本发明实施例一中于低介电常数介质层中形成通孔之后所得的结构示意图。
图2显示为本发明实施例一中沉积合金阻挡层之后所得的结构示意图。
图3显示为本发明实施例一中沉积合金种子层之后所得的结构示意图。
图4A显示为本发明实施例一中具有合金阻挡层和合金种子层的铜互连结构的示意图。
图4B显示为图4A所标示的虚框中铜互连结构在退火处理中合金元素扩散的局部示意图。
图5显示为本发明实施例二中沉积合金阻挡层之后所得的结构示意图。
图6显示为本发明实施例二中具有合金阻挡层和合金种子层的铜互连结构的示意图。
元件标号说明：低介电常数介质层-100、200；合金阻挡层-110、210；合金种子层-120、220；含铜镀层-130、230；通孔-104、204；全沟槽-202；沟槽-206。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
技术节点发展到40纳米以下，推进集成电路布线的密度趋于紧凑，而通孔尺寸进一步依比例缩小，使得通孔内沉积阻挡层的工艺窗口进一步减小。而且，在制备铜互连结构的现有工艺中，Ta/TaN阻挡层的生长对工艺控制要求较高，需要严格控制TaN的结晶性，否则多晶TaN的晶界会为Cu原子的扩散提供大量通道，导致芯片可靠性下降。研究发明，铜合金自生成经过退火处理后，合金元素将在晶界析出，或扩散至铜合金薄膜的表面以及界面处，能够在Cu/SiO2界面形成富含合金元素的薄层物质，即自生成阻挡层，抑制铜向衬底中的扩散。
在PVD工艺中，对于种子层的沉积连续性和阶梯覆盖性是两个主要关注的因素。连续性不好，会导致通孔内局部形成空洞，导致金属导线形成开路的风险，严重影响芯片性能；而阶梯覆盖性差会影响通孔的开口大小和侧壁覆盖情况，对于ECP填充铜造成挑战，一旦形成缺陷也对金属互连的可靠性有重大影响。
在电迁移测试中发现，通孔位置由于电流和应力集中非常容易发生失效，其中最薄弱的位置即在阻挡层和种子层的界面处，因为此处铜原子活化能最高，很容易形成铜原子的扩散通道。目前，已有的解决方案是在种子层中掺杂其他金属元素，利用退火使这些金属原子扩散到界面或者晶界中，在界面处与氧化物发生反应形成多元氧化物，形成自生成阻挡层（self-forming barrier, SFB），这样不仅能够阻挡铜的扩散，还促成厚度均一的合金种子层的形成，提高后续的电镀工艺填充能力。
为了解决现有的铜互连结构的制作方法中Ta/TaN阻挡层的结晶品质和厚度难以控制及其导致芯片可靠性下降等问题，本发明提供一种于铜互连结构的制作方法，以供40纳米以下更先进技术节点集成电路的应用。
实施例1
如图1~图3和图4A~图4B所示，本实施例提供一种铜互连结构的制作方法，包括以下步骤：
如图1所示，首先进行步骤1-1），提供一衬底，所述衬底上设置有下层导电层和低介电常数介质层，所述低介电常数介质层中形成有通孔。具体地，所述衬底上设置有通过前段工艺于其上形成的半导体器件层，以及下层导电层，步骤1-1）处所述低介电常数介质层100可以意指层间介质层(ILD)或中间介质层(IMD)。所述低介电常数介质层100的材料可以是介电常数小于3.5的材料，例如是SiOH、SiOCH、原硅酸四乙酯(TEOS)、掺氟硅酸盐玻璃(FSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、掺硼磷硅酸盐玻璃(BPSG)、氢硅硅氧烷(HSQ)或者甲基硅氧烷(MSQ)中的一种或者多种。所述低介电常数介质层100起到隔离相邻金属层的作用，能够防止在半导体结构中产生电容，从而减缓甚至避免电容存储电荷对所述半导体器件电学性能产生不良影响。在本实施例中，所述下层导电层可以是用于实现所述半导体器件区的电连接的第一金属层。
作为示例，所述通孔104可以形成为待连接至下层导电层的图形，所述低介电常数介质层中还可以形成有凹形或沟槽，于所述通孔104以形成相邻金属层之间的金属互连结构（例如铜互连结构），以及于所述凹形或沟槽填充金属以形成横向互连的金属导线。
接着，参见图2~图3，进行步骤1-2），于所述通孔104内依次沉积合金阻挡层110和合金种子层120。
作为示例，可以通过物理气相沉积（PVD）工艺或原子层沉积（ALD）工艺沉积所述合金阻挡层110和所述合金种子层120。
具体地，合金阻挡层110和合金种子层120可在原有PVD设备中制备；就是说，仅需增加所需材质的金属靶材，无需增加额外的工艺步骤或设备，即可完成所述合金阻挡层110和所述合金种子层120的沉积。具体地，所述合金阻挡层110主要包含铜，并且掺入第一金属。
作为示例，所述物理气相沉积工艺为真空蒸镀工艺、电子束蒸镀工艺和溅射工艺中的一种。
具体地，可以根据所述第一金属相对于铜金属的扩散速率以及固溶度来确定，可以选用自扩散系数大于铜而固溶度小于铜的金属材料掺入所述合金阻挡层110中，使得合金阻挡层110中的第一金属在热处理温度下可以优先于铜原子发生扩散到铜金属的边界或铜与Low-K电介质之间的界面，以阻挡铜的扩散通道，从而防止铜原子扩散进入介质层界面而生成高阻态的铜硅相。举例而言，所述第一金属包括但不限于锰、钒、锆、铬和钛。
作为示例，所述合金阻挡层110的材质可以根据其对Low-K介质层具有良好粘附性进行确定，并且所得的合金阻挡层可以为后续形成的铜导线层提供支持性。举例而言，所述第一金属为锰，所述合金阻挡层110可以为铜锰合金，并且其厚度范围为10Å-50Å。相比于现有的Ta/TaN阻挡层，采用铜锰合金在热处理后形成为自生成阻挡层，可以显著降低阻挡层的厚度，从而可以减少由阻挡层材料产生的RC延时。
本实施例中，所述合金阻挡层110可以为铜锰合金，并且所述合金阻挡层110包含的Mn以原子百分比计含量为1%-10%。
作为示例，所述合金种子层120可以主要包含铜，并且掺入第二金属，以提高后续的化学电镀工艺铜的晶粒质量。作为示例，可以采用溅射工艺沉积合金种子层120，有利于提高所述合金种子层于通孔侧壁和底部的台阶覆盖率。
作为示例，所述第二金属可以选用熔点较低的金属，使得在低于铜的熔点的温度下执行退火处理时，所述第二金属发生表面扩散。具体地，所述第二金属可以选自锡、锌和铝金属中的任一种。
作为示例，合金种子层120中合金元素的含量合金元素的种类以及所需的互连结构整体的电阻进行确定。本实施例中，所述合金种子层可以为铜铝合金，所述第二金属为铝，通过退火处理使所述合金种子层120回流而形成为厚度均一、连续的合金层，合金种子层的厚度范围为400Å-600Å，且铝与铜形成的合金不明显提高电阻率，所述铜铝合金包含的Al以原子百分比计含量为0.1%-1%。
接着进行步骤1-3），热处理所述合金阻挡层110，使所述合金阻挡层110中包含的第一金属扩散进入所述低介电常数介质层100与所述合金阻挡层110之间的界面以形成自生成阻挡层。在退火处理过程中，第一金属朝向低介电常数介质层100的界面发生扩散。
作为示例，热处理合金阻挡层110的步骤可以在步骤1-2）沉积所述合金阻挡层110之后接续执行，且在沉积所述合金种子层120的步骤之前，在执行电镀工艺之前形成自生成阻挡层。
作为示例，步骤1-3）还包括：在沉积合金种子层120之后，热处理所述合金种子层120，在热处理过程中，第二金属在合金种子层内朝向双侧界面发生扩散，有利于阻挡铜的扩散。
作为示例，可以在混合气体气氛下进行退火处理以使掺杂的合金元素扩散进入所述低介电常数介质层100与所述合金阻挡层110之间的界面以形成自生成阻挡层。具体地，所述混合气体气氛为还原性气氛。具体地，所述混合气体包含氢气，以及氮气和氦气中的任一种。在退火处理的过程中，以氢气与氮气或氦气的混合气体作为退火处理时的保护气氛，防止铜膜在处理过程中发生氧化。可以预想的是，退火工艺的温度及持续时间可以视铜合金的组分和期望的合金扩散程度而定。
作为示例，形成自生成阻挡层的步骤包括通过退火处理使第一金属扩散进入合金阻挡层110与低介电常数介质层100的界面，且与Low-K电介质反应形成为多元氧化物，从而构成对Cu有效的扩散阻挡层。
在本实施例中，合金阻挡层110可以为铜锰合金，通过退火处理使第一金属扩散进入合金阻挡层110与Low-K介质层100的界面，图4B显示为图4A所标示的虚框中铜互连结构在退火处理中合金元素扩散的局部示意图，由于Low-K电介质包含Si和O，所述第一金属会在该界面附近与Low-K电介质反应形成MnSixOy。
作为示例，热处理所述合金阻挡层110的同时，热处理所述合金种子层120，在退火处理过程中，第一金属朝向低介电常数介质层100的界面发生扩散，第二金属在合金种子层120内朝向双侧界面发生扩散，有利于阻挡铜的扩散。由于采用物理气相沉积工艺形成所述合金种子层120，容易在通孔的开口形成突出部分，或者形成不连续的膜层，因此通过退火处理使合金种子层120回流而通孔的开口处形成的突出部分减少或消失，以形成连续的、厚度均一的合金种子层。而且，在厚度均一的合金种子层120执行后续的化学电镀工艺，能够避免在后面的电极电镀制造工艺中造成不均匀的覆盖结构，因此能够降低或消除电镀过程中形成的接缝和/或空隙等缺陷，并且提高填充能力。
作为示例，合金种子层120为铜铝合金，退火处理后，铝原子倾向于扩散至铜与阻挡层的界面处，可以阻挡铜的扩散通道，而且铝原子的掺入，可以使合金种子层相较于纯铜金属组成的种子层提升不多的电阻率，提高铜互连的抗电致迁移能力，从而可以提升金属互连结构的可靠性。
继续参见图4A，接着进行步骤1-4），以合金种子层120电镀含铜镀层130。一些示例中，在步骤1-4）之前执行步骤1-3），热处理所述合金阻挡层110和所述合金种子层120的步骤，所得的合金种子层形成为连续的膜层，基于所述的合金种子层电镀含铜镀层130，促进铜晶粒生长，减少填充过程中产生缝隙或缺陷的风险，更有利于ECP填充通孔的效果。
作为步骤1-3）的替代步骤或额外步骤，可以在步骤1-4）之后执行步骤1-5），对所述铜互连结构进行退火处理，以释放铜互连线的机械应力以及促进铜晶粒长大。具体地，步骤1-5）处，在温度为150℃至400℃的条件下进行退火处理，对所述铜互连结构进行退火达10秒至300秒。
作为示例，利用化学电镀工艺以合金种子层120为阴极电镀含铜镀层130，所述含铜镀层130填充通孔104且覆盖在Low-K介质层上方，以形成铜互连结构。
作为示例，所述制作方法还包括：于步骤1-5）对所述铜互连结构进行退火处理之前，通过化学机械抛光（CMP）工艺使所述铜互连结构的表面平坦化处理，去除位于所述Low-K介质层表面的金属层，平坦化的含铜镀层130的顶面与所述低介电常数介质层100的表面基本齐平。
可以重复以上所述的铜互连结构的制作方法，形成多层的铜互连结构。在形成另一低介电常数介质层之前，可以于铜互连结构上选择性沉积帽层。在后续的退火处理中铜的晶粒长大的同时，铜铝合金种子层中铝原子会进一步扩散至铜与帽层的界面处且在该界面处聚集，可以有效提升抗迁移性，提高铜的填充性能以及改善电路的可靠性。
实施例2
如图5~图6所示，本实施例提供一种铜互连结构的制作方法，包括以下步骤：
如图5所示，首先进行步骤2-1），提供一衬底，所述衬底上设置有下层导电层和低介电常数介质层，所述低介电常数介质层中形成有通孔。具体地，所述衬底上设置有通过前段工艺于其上形成的半导体器件层，以及下层导电层，所述下层导电层可以为前一金属互连层。步骤2-1）处所述低介电常数介质层可以意指金属间介电层或中间介电层，所述低介电常数介质层200的材料可以是介电常数小于3.5的材料，例如是SiOH、SiOCH、原硅酸四乙酯(TEOS)、掺氟硅酸盐玻璃(FSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、掺硼磷硅酸盐玻璃(BPSG)、氢硅硅氧烷(HSQ)或者甲基硅氧烷(MSQ)中的一种或者多种。所述低介电常数介质层200起到隔离相邻金属层的作用，能够防止在半导体结构中产生电容，从而减缓甚至避免电容存储电荷对所述半导体器件电学性能产生不良影响。本实施例中，所述下层导电层可以为用于实现多个区域的接触孔或通孔电连接的中间金属层。
作为示例，所述通孔204和位于其上的沟槽206构成用于金属互连层的全沟槽202，后续的化学电镀工艺中将含铜镀层230填充所述全沟槽202中，以形成为连接相邻金属层的双大马士革铜互连结构。
接着，参见图5，进行步骤2-2），于所述通孔204内依次沉积合金阻挡层210和合金种子层220。
作为示例，可以通过物理气相沉积（PVD）工艺或原子层沉积（ALD）工艺沉积所述合金阻挡层210和所述合金种子层220。
具体地，合金阻挡层210和合金种子层220可在原有PVD设备中制备；就是说，仅需增加所需材质的金属靶材，无需增加额外的工艺步骤或设备，即可完成所述合金阻挡层210和所述合金种子层220的沉积。具体地，所述合金阻挡层210主要包含铜，并且掺入第一金属。
作为示例，所述物理气相沉积工艺为真空蒸镀工艺、电子束蒸镀工艺、溅射工艺中的一种。
具体地，可以根据所述第一金属相对于铜金属的扩散速率以及固溶度来确定，可以选用自扩散系数大于铜而固溶度小于铜的金属材料掺入所述合金阻挡层中，使得合金阻挡层210中的第一金属在热处理温度下可以优先于铜原子发生扩散到铜金属的边界或铜与Low-K电介质之间的界面，以阻挡铜的扩散通道，从而防止铜原子扩散进入介质层界面而生成高阻态的铜硅相。举例而言，所述第一金属包括但不限于锰、钒、锆、铬和钛。
作为示例，所述合金阻挡层210的材质可以根据其对Low-K介质层具有良好粘附性进行确定，并且所得的合金阻挡层可以为后续形成的铜导线层提供支持性。举例而言，所述第一金属为锰，所述合金阻挡层210可以为铜锰合金，并且其厚度范围为10Å-50Å。相比于现有的Ta/TaN阻挡层，采用铜锰合金在热处理后形成为自生成阻挡层，可以显著降低阻挡层的厚度，从而可以减少由阻挡层材料产生的RC延时。
本实施例中，所述合金阻挡层210可以为铜锰合金，并且所述合金阻挡层210包含的Mn以原子百分比计含量为1%-10%。
作为示例，所述合金种子层220可以主要包含铜，并且掺入第二金属，以提高后续的化学电镀工艺铜的晶粒质量。作为示例，可以采用溅射工艺沉积合金种子层220，有利于提高所述合金种子层于通孔侧壁和底部的台阶覆盖率。
作为示例，所述第二金属可以选用熔点较低的金属，使得在低于铜的熔点的温度下执行退火处理时，所述第二金属发生表面扩散。具体地，所述第二金属可以选自锡、锌和铝金属中的任一种。
作为示例，合金种子层220中合金元素的含量可以根据合金元素的种类以及所需的互连结构整体的电阻进行确定。本实施例中，所述合金种子层220可以为铜铝合金，所述第二金属为铝，通过退火处理使所述合金种子层220回流而形成为厚度均一、连续的合金层，合金种子层的厚度范围为400Å-600Å，且铝与铜形成的合金不明显提高电阻率，所述铜铝合金包含的Al以原子百分比计含量为0.1%-1%。
接着进行步骤2-3），热处理合金阻挡层210，使所述合金阻挡层210中包含的第一金属扩散进入所述低介电常数介质层200与所述合金阻挡层210之间的界面以形成自生成阻挡层。
作为示例，热处理合金阻挡层210的步骤可以在步骤2-2）沉积所述合金阻挡层210之后接续执行，且在沉积所述合金种子层220的步骤之前，在电镀工艺之前形成自生成阻挡层。
作为示例，步骤2-3）还包括：在沉积合金种子层220之后，热处理所述合金种子层220，在热处理过程中，第二金属在合金种子层内朝向双侧界面发生扩散，有利于阻挡铜的扩散。
作为示例，可以在混合气体气氛下进行退火处理以使掺杂金属扩散进入所述低介电常数介质层200与所述合金阻挡层210之间的界面，以形成自生成阻挡层。具体地，形成自生成阻挡层的步骤包括通过退火处理使第一金属扩散进入合金阻挡层210与低介电常数介质层200的界面，且与Low-K电介质反应形成为多元氧化物，从而构成对Cu有效的扩散阻挡层。可以预想的是，退火工艺的温度及持续时间可以视铜合金的组分和期望的合金扩散程度而定。
作为示例，形成自生成阻挡层的步骤包括通过退火处理使第一金属扩散进入合金阻挡层210与低介电常数介质层200的界面，且与Low-K电介质反应形成为多元氧化物，从而构成对Cu有效的扩散阻挡层。
在本实施例中，合金阻挡层210可以为铜锰合金，通过热处理使第一金属扩散进入合金阻挡层210与Low-K介质层200的界面，并且由于Low-K电介质包含Si和O，所述第一金属会在该界面附近与Low-K电介质反应形成MnSixOy。
作为示例，可以在混合气体气氛下进行退火处理以使掺杂的第一金属扩散进入低介电常数介质层200与合金阻挡层210之间的界面，其中所述混合气体气氛为还原性气氛。具体地，所述混合气体包含氢气，以及氮气和氦气中的任一种。在退火处理的过程中，以氢气与氮气或氦气的混合气体作为退火处理时的保护气氛，防止铜膜在处理过程中发生氧化。
作为示例，热处理所述合金阻挡层210的同时，热处理所述合金种子层220，在退火处理过程中，第一金属朝向低介电常数介质层200的界面发生扩散，第二金属在合金种子层220内朝向双侧界面发生扩散，有利于阻挡铜的扩散。由于采用物理气相沉积工艺形成所述合金种子层220，容易在通孔的顶角处形成突出部分，或者形成不连续的膜层，因此通过退火处理使合金种子层220回流而通孔的顶角处形成的突出部分减少或消失，以形成连续的、厚度均一的合金种子层。在一些示例中，利用回流工艺可以移除于通孔的入口部分处所产生的突出部分或是不连续的沉积点，因而便可获得厚度均一的合金种子层220。而且，在厚度均一的合金种子层220执行后续的化学电镀工艺，能够避免在后面的电极电镀制造工艺中造成不均匀的覆盖结构，因此能够降低或消除电镀过程中形成的接缝和/或空隙等缺陷，并且提高填充能力。
作为示例，合金种子层220为铜铝合金层，在退火过程中，铝原子倾向于扩散至铜与阻挡层的界面处，可以阻挡铜的扩散通道，而且铝原子的掺入，可以使合金种子层相较于纯铜金属组成的种子层提升不多的电阻率，提高铜互连的抗电致迁移能力，从而可以提升金属互连结构的可靠性。
如图6所示，接着进行步骤2-4），以合金种子层220电镀含铜镀层230。一些示例中，在步骤2-4）之前执行步骤2-3），热处理所述合金阻挡层210和所述合金种子层220的步骤，所得的合金种子层形成为连续的膜层，基于所述的合金种子层电镀含铜镀层230，促进铜晶粒生长，减少填充过程中产生缝隙或缺陷的风险，更有利于ECP填充通孔的效果。具体地，如图6所示，于通孔204中形成铜互连结构的同时，所述铜互连结构还填满沟槽206以形成金属互连层，即获得双大马士革的铜互连结构。
由于在退火处理后执行化学电镀含铜镀层230的步骤，所得的合金种子层220形成为连续的膜层，基于所述的合金种子层电镀含铜镀层230，促进Cu晶粒生长，减少填充过程中产生缝隙或缺陷的风险，更有利于ECP填充通孔的效果。
作为步骤2-3）的替代步骤或额外步骤，可以在步骤2-4）之后执行步骤2-5），对所述铜互连结构进行退火处理，以释放铜互连线的机械应力以及促进铜晶粒长大。具体地，步骤2-5）处，在温度为150℃至400℃的条件下进行退火处理，对所述铜互连结构进行退火达10秒至300秒。
作为示例，利用化学电镀工艺以合金种子层220为阴极电镀含铜镀层230，所述含铜镀层230填充全沟槽202且覆盖在Low-K介质层200上方，以形成铜互连结构。
作为示例，所述制作方法还包括：于步骤2-5）对所述铜互连结构进行退火处理之前，通过化学机械抛光（CMP）工艺使所述铜互连结构的表面平坦化处理，去除位于所述Low-K介质层表面的金属层，平坦化的含铜镀层230的顶面与所述低介电常数介质层200的表面基本齐平。
如上所述，本发明提供的一种铜互连结构的制作方法，具有以下有益效果：
本发明的铜互连结构的制作方法中，采用双层合金层分别充当铜互连结构中阻挡层和种子层，利用新颖的自生成阻挡层替代现有的Ta/TaN阻挡层结构，通过于通孔内沉积合金阻挡层和合金种子层，随后退火处理所述合金阻挡层以使所述合金阻挡层包含的第一金属扩散进入合金阻挡层与低介电常数介质层的界面以形成所述自生成阻挡层，由此形成了有效的Cu扩散阻挡层；而所述合金种子层在电镀含铜镀层的过程中充当种子层，促进含铜镀层中铜的结晶生长，更有利于化学电镀（ECP）的填孔效果，增加芯片的可靠性。
本发明的制作方法中，双层合金层可以采用物理气相沉积设备（PVD）中沉积，可在原有PVD机台增加靶材，即可获得品质良好的双层合金层，与现有制程兼容性高，无需增加新的制程。
所以，本发明有效克服了现有技术中的几种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种铜互连结构的制作方法，其特征在于：所述制作方法包括以下步骤：
提供一衬底，所述衬底上设置有下层导电层以及低介电常数介质层，所述低介电常数介质层中形成有通孔；
于所述通孔内依次沉积合金阻挡层和合金种子层；
热处理所述合金阻挡层，使所述合金阻挡层中包含的第一金属扩散进入所述低介电常数介质层与所述合金阻挡层之间的界面以形成自生成阻挡层；
热处理所述合金种子层，使所述合金种子层中包含的第二金属朝向双侧界面发生扩散；
以热处理后的合金种子层电镀含铜镀层。
2.根据权利要求1所述的制作方法，其特征在于，热处理所述合金种子层的步骤还包括：使所述合金种子层退火回流而形成为厚度均一、连续的合金种子层。
3.根据权利要求1所述的制作方法，其特征在于，通过物理气相沉积工艺沉积所述合金阻挡层和所述合金种子层，所述合金阻挡层的厚度范围为10Å-50Å，所述合金种子层的厚度范围为400Å-600 Å。
4.根据权利要求1所述的制作方法，其特征在于：所述合金阻挡层包含铜和第一金属，所述第一金属包括锰、钒、锆、铬和钛，形成自生成阻挡层的步骤包括通过退火处理使所述第一金属扩散进入所述低介电常数介质层与所述合金阻挡层之间的界面且与低介电常数电介质反应形成为多元氧化物。
5.根据权利要求1或4所述的制作方法，其特征在于：所述第一金属为锰，通过热处理所述合金阻挡层使所述第一金属扩散进入所述低介电常数介质层与所述合金阻挡层之间的界面且与低介电常数电介质反应形成为MnSixOy，其中所述合金阻挡层中锰的含量以原子百分比为1%-10%。
6.根据权利要求1或2所述的制作方法，其特征在于，所述合金种子层包含铜和第二金属，所述第二金属为铝，所述合金种子层中铝的含量以原子百分比计为0.1%-1%。
7.根据权利要求1所述的制作方法，其特征在于，所述通孔与位于其上的沟槽形成为全沟槽，于所述通孔中形成铜互连结构的同时，所述铜互连结构还填满所述沟槽以形成金属互连层。
8.根据权利要求1所述的制作方法，其特征在于，所述制作方法还包括：在电镀所述含铜镀层之后，对所述铜互连结构进行退火处理。
9.根据权利要求1所述的制作方法，其特征在于：所述制作方法还包括：在电镀所述含铜镀层之后，通过化学机械抛光工艺使所述铜互连结构的表面平坦化。
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* Cited by examiner, † Cited by third party
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JP2009099585A (ja) * 2007-10-12 2009-05-07 Panasonic Corp 埋め込み配線の形成方法
CN102956541B (zh) * 2011-08-19 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种形成铜互连的方法
CN102956546A (zh) * 2011-08-30 2013-03-06 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
CN102364673A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 一种铜互连的形成方法
CN102881677A (zh) * 2012-09-24 2013-01-16 复旦大学 一种用于铜互连的合金抗铜扩散阻挡层及其制造方法
US20140138837A1 (en) * 2012-11-20 2014-05-22 Stmicroelectronics, Inc. Sandwiched diffusion barrier and metal liner for an interconnect structure
CN105870049A (zh) * 2015-01-19 2016-08-17 中芯国际集成电路制造(上海)有限公司 铜互连结构的制作方法、半导体器件及电子装置
US10446496B2 (en) * 2016-02-17 2019-10-15 International Business Machines Corporation Self-forming barrier for cobalt interconnects
US10204829B1 (en) * 2018-01-12 2019-02-12 International Business Machines Corporation Low-resistivity metallic interconnect structures with self-forming diffusion barrier layers
CN110875244A (zh) * 2018-09-03 2020-03-10 长鑫存储技术有限公司 金属互连结构及其形成方法、半导体器件的形成方法
US20220122915A1 (en) * 2020-10-19 2022-04-21 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
CN113380763A (zh) * 2021-05-13 2021-09-10 中国科学院微电子研究所 一种铜互连结构及其制备方法

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