CN1239823A - 插塞的制造方法 - Google Patents

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何青原
侯上勇
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Abstract

一种插塞的制造方法，包括下列步骤，提供一基底，形成具有开口的介电层覆盖基底。然后形成黏着层覆盖开口，接着形成插塞物质覆盖位于开口中与介电层上的黏着层。然后回蚀插塞物质，并且使插塞物质的高度大约高于介电层上的黏着层。接着形成金属层覆盖钨层。上光致抗蚀剂，然后同时对金属层与介电层构图，使得插塞物质形成插塞。本发明的特征是保留部分插塞物质，使插塞物质的高度大约高于介电层上的黏着层。

Description

插塞的制造方法
本发明涉及一种半导体制作工艺，特别涉及一种插塞(plug)的制造方法。
钨插塞广泛地应用于超大型集成电路的多重内连线上(interconnection)。而且目前最重要的就是如何控制钨回蚀(etch back)制作工艺所产生的凹槽(recess)现象。在钨回蚀过程中，为了完全去除晶片上的残留钨金属，需要进行长时间的过蚀刻(overetching)步骤，以避免产生电流短路。然而，过蚀刻的时间越长，则钨插塞的凹槽现象越严重。而且当半导体结构需要多层的堆叠结构时，则凹槽现象会越来越严重。凹槽现象会导致半导体元件的电性变差或者合格率降低。而现有的化学机械研磨(CMP)法，虽然可以减轻这种凹槽现象，但是由于化学机械研磨法的机械装置太昂贵，因此会增加制造成本。
图1A～1D表示现有插塞的制造流程剖面图。请参照图1，首先提供一基底10，此基底10例如形成有一底部金属层12，底部金属层12是设置用来导通其它结构的区域。然后以化学气相沉积(CVD)法形成一层介电层14覆盖基底结构。接着，以传统的微影蚀刻技术对介电层14构图以形成一开口16暴露出底部金属层12。
请参照图1B，形成一层黏着层(glue layer)18，覆盖开口16中的底部金属层12与介电层14以及介电层14的侧壁。黏着层18的目的在于增加后续制作工艺中插塞物质的黏着性，以及作为蚀刻中止层之用。其中，黏着层的材质例如为钛(Ti)/氮化钛(TiN)或氮化钛。其形成方法为先沉积一层钛覆盖该底部金属层12、开口16中介电层14的侧壁与介电层14。然后以氮化反应的方式或者是以反应溅射的方式来沉积一层氮化钛覆盖钛层。接着，以化学气相沉积法沉积插塞物质20覆盖介电层14上的黏着层18与开口16中的黏着层18。其中插塞物质20的材质例如为钨，或者为铝。
请参照图1C，以各向异性的干蚀刻法或化学机械研磨法回蚀插塞物质20，并完全去除插塞物质20以暴露出介电层14，使得插塞物质20形成插塞，然而在这种现有技术中插塞的表面上会产生凹槽22。
请参照图1D，接着，进行后续的制作工艺，例如形成一层金属层24覆盖插塞，以形成底部金属层12/插塞/金属层24的堆叠结构。由于插塞上会产生凹槽22，因此覆盖插塞的金属层24上也会有凹槽26产生。当半导体结构需要多层的堆叠结构时，则凹槽现象会越来越严重。而且在后续的沉积另一层介电层覆盖此具有凹槽的金属层24时，则会导致介电物质残留在金属层24的凹槽中，而无法清除干净，导致电性变差或者合格率降低。
因此，本发明的主要目的是提供一种插塞的制造方法，以改善插塞的凹槽现象，以避免电性变差或者合格率降低。
根据本发明的主要目的，提供一种插塞的制造方法，包括下列步骤：
提供一基底，此基底上形成有一介电层，其中介电层上形成有一开口，并且此开口暴露出基底上一用来导通其它结构的区域。然后形成一黏着层覆盖开口中用来导通其它结构的区域、开口中介电层的侧壁与介电层。接着，形成插塞物质层覆盖位于开口中与介电层上的黏着层。然后回蚀插塞物质层，并且使插塞物质层的高度大约高于介电层上的黏着层。接着形成金属层覆盖钨层。上光致抗蚀剂覆盖位于开口上的金属层，并且暴露出特定区域的金属层，以及蚀刻暴露出的金属层与位于介电层上的插塞物质层直至大约暴露出介电层的表面，藉以使得插塞物质层形成插塞。
本发明之特征之一系保留部分的插塞物质，使插塞物质的高度大约高于介电层上的黏着层，约200～500埃。并且以光致抗蚀剂同时对金属层与插塞物质构图。因此可避免插塞产生凹槽现象。以避免半导体元件的电性变差与合格率降低。
本发明的特征之二是同时对金属层与插塞物质构图，因此不须在制作工艺中加入额外的步骤，即可形成插塞。
本发明的特征之三是不须使用昂贵的化学机械研磨法的机械装置，即可制造无凹陷现象的插塞，以降低制造成本。
下面结合附图和实施例对本发明作进一步详细的说明，其中：
图1A～1D表示现有插塞的制造流程剖面图；以及
图2A～2E表示本发明一优选实施例的一种插塞的制造流程剖面图。
请参照图2A，图2A～2E表示本发明一优选实施例的一种插塞的制造流程剖面图。首先提供一基底30，此基底30例如形成有一底部金属层31，底部金属层31是设置用来导通其它结构的区域，其材质例如为铝合金。然后例如以化学气相沉积法形成一层介电层32覆盖基底结构，介电层32的材质例如为二氧化硅。接着，以传统的微影蚀刻技术对介电层32构图以形成一开口33暴露出底部金属层31。本实施例中设置用来导通其它结构的区域系以底部金属层31为例，然而本发明不限于此，开口33也可以例如暴露出基底30上的源/漏极区(未显示)，此源/漏极区是设置用来导通其它结构的区域。
请参照图2B，接着，形成一层黏着层35覆盖开口33所暴露出的底部金属层31、介电层32的侧壁与开口33外的介电层32。黏着层35的目的在于增加后续制作工艺中插塞物质的黏着性，以及作为后续蚀刻制作工艺的蚀刻中止层之用。其中，黏着层的材质例如为钛/氮化钛或氮化钛。其形成方法为先沉积一层钛覆盖开口33暴露出的底部金属层31、开口33中介电层32的侧壁与介电层32，然后以氮化反应的方式或者是以反应溅射的方式来沉积一层氮化钛覆盖钛层。接着，例如以化学气相沉积法沉积插塞物质37覆盖介电层32上的黏着层35与开口33中的黏着层35。其中插塞物质37的材质例如为钨，或者为铝。
请参照图2C，然后，例如以各向异性的干蚀刻法回蚀插塞物质37。不同于图1C中现有技术的完全去除插塞物质20以暴露出介电层14，本发明系保留部分插塞物质37，使插塞物质37的高度大约高于介电层32上的黏着层35，此高度约为200～500埃。藉以避免后续的蚀刻步骤造成插塞产生凹槽现象。
请参照图2D，例如以化学气相沉积法沉积一层金属层39覆盖插塞物质37，金属层39的材质例如为铝合金。然后上光致抗蚀剂41覆盖基底结构并暴露出部分的金属层39。
请参照图2E，接着例如使用干蚀刻法蚀刻暴露出的金属层39，以及以次干蚀刻法进一步蚀刻所保留的插塞物质37以形成插塞，并且以黏着层35作为蚀刻中止层直至大约暴露出介电层32。然后，进行后续的制作工艺，例如去除光致抗蚀剂41。
本发明的插塞制造方法，可避免插塞物质的回蚀步骤，造成开口33产生凹槽现象。而且因为在对金属层39构图时，同时使插塞物质37形成插塞，因此不须在制作工艺中加入额外的步骤。
本发明的特征之一是保留部分的插塞物质37，使插塞物质37的高度大约高于介电层32上的黏着层35约200～500埃。并且以光致抗蚀剂41同时对金属层39与插塞物质37构图。因此可避免插塞产生凹槽现象。并避免半导体元件的电性变差与合格率降低。
本发明的特征之二是同时对金属层39与插塞物质37构图，因此不须在制作工艺中加入额外的步骤，即可形成插塞。
本发明的特征之三是不须使用昂贵的化学机械研磨法的机械装置，即可制造无凹槽现象的插塞，以降低制造成本。
虽然本发明已结合一优选实施例进行了说明，然其并非用以限定本发明，对本领域技术人员来说，在不脱离本发明的精神和范围的情况下，可作各种改进。

Claims (17)

1.一种插塞的制造方法，包括下列步骤：
提供一基底，该基底上形成有一介电层，其中该介电层上形成有一开口，并且该开口暴露出该基底上一设置用来电性导通的区域；
形成一黏着层覆盖该基底上设置用来电性导通的区域、该介电层的表面与开口中介电层的侧壁；
形成一插塞物质层覆盖开口中与介电层上的黏着层；
回蚀该插塞物质层，并且使该插塞物质层的高度高于介电层上的黏着层；
形成一金属层覆盖插塞物质层；
上一光致抗蚀剂，并且暴露出所述金属层的一特定区域；以及
蚀刻暴露出的金属层的所述特定区域与介电层上的插塞物质层直至大约暴露出介电层的所述表面，藉以使插塞物质层形成插塞。
2.如权利要求1所述的插塞的制造方法，其中，基底上形成有一底部金属层，以及所述介电层覆盖该底部金属层。
3.如权利要求2所述的插塞的制造方法，其中，所述设置用来电性导通的区域为一底部金属层。
4.如权利要求1所述的插塞的制造方法，其中，所述插塞物质层的材质包括钨。
5.如权利要求1所述的插塞的制造方法，其中，所述插塞物质层的材质包括铝。
6.如权利要求1所述的插塞的制造方法，其中，所述介电层的材质为二氧化硅。
7.如权利要求1所述的插塞的制造方法，其中，所述黏着层的材质为钛/氮化钛。
8.如权利要求1所述的插塞的制造方法，其中，所述黏着层的材质为氮化钛。
9.如权利要求1所述的插塞的制造方法，其中，形成所述黏着层的方法包括下列步骤：
沉积一钛层于所述开口中，覆盖所述设置用来电性导通的区域、该开口中介电层的侧壁与所述介电层；以及
形成一氮化钛层覆盖所述钛层的表面。
10.如权利要求9所述的插塞的制造方法，其中，形成该氮化钛层的方法包括反应溅射法。
11.如权利要求9所述的插塞的制造方法，其中，形成该氮化钛层的方法包括氮化反应法。
12.如权利要求1所述的插塞的制造方法，其中，形成所述插塞物质层的方法为化学气相沉积法。
13.如权利要求1所述的插塞的制造方法，其中，回蚀所述插塞物质层的方法为干蚀刻法。
14.如权利要求1所述的插塞的制造方法，其中，所述插塞物质高于所述介电层上所述黏着层的高度约为200～500埃。
15.如权利要求1所述的插塞的制造方法，其中，形成所述金属层的方法为化学气相沉积法。
16.如权利要求1所述的插塞的制造方法，其中，所述底部金属层的材质为铝合金。
17.如权利要求1所述的插塞的制造方法，其中，所述金属层的材质为铝合金。
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