JP2008004939A

JP2008004939A - デバイス、方法（ｍｉｍキャパシタおよびその製造方法）

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Publication number: JP2008004939A
Application number: JP2007160933A
Authority: JP
Inventors: Zhong-Xiang He; ヘゾンシャン; Ebenezer E Eshun; イーエシュンエベネツァ; D Coolbaugh Douglas; ディークールボーダグラス; Robert Mark Rassel; マークラッセルロバート
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2006-06-21
Filing date: 2007-06-19
Publication date: 2008-01-10
Anticipated expiration: 2027-06-19
Also published as: CN101093861A; CN100546048C; US8390038B2; US20070296085A1; JP5558662B2; US20080232025A1; TW200807684A; US7488643B2

Abstract

【課題】ＭＩＭキャパシタ・デバイスおよびＭＩＭキャパシタ・デバイスの製造方法を提供すること。
【解決手段】このデバイスは、１つまたは複数の導電層を含み、上面、下面および側壁を有する上プレートと、１つまたは複数の導電層を含み、上面、下面および側壁を有するスプレッダ・プレートと、１つまたは複数の誘電層を含み、上面、下面および側壁を有する誘電ブロックとを含み、誘電ブロックの上面は上プレートの下面と物理的に接触し、誘電ブロックの下面はスプレッダ・プレートの上面の上にあり、上プレートと誘電ブロックの側壁は本質的に共面である。
【選択図】図８

Description

本発明は集積回路の分野に関し、詳細には、集積回路において使用される金属−絶縁体−金属（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ：ＭＩＭ）キャパシタ、およびＭＩＭキャパシタの製造方法に関する。

ＭＩＭキャパシタは、集積回路の比較的に大きな値のキャパシタが必要な場所で使用される。ＭＩＭキャパシタは一般に、集積回路の配線レベル内に製造される。

しかし、現在のＭＩＭキャパシタは高いプレート抵抗が難点であり、銅配線技術に組み込むのが難しい。したがって、プレート抵抗が小さく、銅配線技術に容易に組み込まれるＭＩＭキャパシタ構造が求められている。

本発明の第１の態様は、１つまたは複数の導電層を含み、上面、下面および側壁を有する導電性上プレートと、１つまたは複数の導電層を含み、上面、下面および側壁を有するスプレッダ・プレートと、１つまたは複数の誘電層を含み、上面、下面および側壁を有する誘電ブロックとを含み、誘電ブロックの上面が前記導電性上プレートの下面と物理的に接触し、誘電ブロックの下面がスプレッダ・プレートの上面の上にあり、前記導電性上プレートと誘電ブロックの側壁が本質的に共面あるいは同一平面上であるデバイスである。

本発明の第２の態様は、第１のレベル間誘電層内に、１つまたは複数の銅の導電性下ワイヤを形成するステップと、第１のレベル間誘電層の上面に、第１の中間誘電層を形成するステップと、第１の中間誘電層内にトレンチを形成するステップであって、トレンチの底面に、前記１つまたは複数の導電性下ワイヤが露出するステップと、トレンチ内に、トレンチを完全に埋める導電性スプレッダ・プレートを形成するステップであって、スプレッダ・プレートの下面が、前記１つまたは複数の銅の導電性下ワイヤと物理的および電気的に接触するステップと、スプレッダ・プレートの上面にＭＩＭ誘電ブロックを形成するステップと、ＭＩＭ誘電ブロックの上面に導電性上プレートを形成するステップであって、前記導電性上プレートとＭＩＭ誘電ブロックの側壁が本質的に共面あるいは同一平面であるステップと、第１の中間誘電層の上面に第２の中間誘電層を形成するステップであって、第２の中間誘電層の上面が導電性上プレートの上面と共面あるいは同一平面上であるステップと、第２の中間誘電層および導電性上プレートの上面に、第２のレベル間誘電層を形成するステップと、第２のレベル間誘電層内に、１つまたは複数の銅の導電性上ワイヤを形成するステップであって、前記１つまたは複数の導電性上ワイヤが、前記導電性上プレートの上面と物理的および電気的に接触するステップとを含む方法である。

本発明の第３の態様は、第１のレベル間誘電層内に、１つまたは複数の銅の導電性下ワイヤを形成するステップと、第１のレベル間誘電層の上面に、第１の中間誘電層を形成するステップと、第１の中間誘電層内にトレンチを形成するステップであって、トレンチの底面に、前記１つまたは複数の導電性下ワイヤが露出するステップと、トレンチの底面および側壁に導電性スプレッダ・プレート層を形成するステップであって、スプレッダ・プレート層が、前記１つまたは複数の銅の導電性下ワイヤと物理的および電気的に接触するステップと、スプレッダ・プレート層の上面にＭＩＭ誘電層を形成するステップと、ＭＩＭ誘電層の上面に導電性上プレート層を形成するステップと、スプレッダ・プレート層、ＭＩＭ誘電層および導電性上プレート層のある領域を除去して、スプレッダ・プレート、ＭＩＭ誘電ブロックおよび導電性上プレートを形成するステップであって、スプレッダ・プレート、ＭＩＭ誘電ブロックおよび導電性上プレートの側壁が本質的に共面あるいは同一平面であるステップと、第１の中間誘電層の上面に第２の中間誘電層を形成するステップであって、第２の中間誘電層の上面が導電性上プレートの上面と共面あるいは同一平面上であるステップと、第２の中間誘電層および導電性上プレートの上面に、第２のレベル間誘電層を形成するステップと、第２のレベル間誘電層内に、１つまたは複数の銅の導電性上ワイヤを形成するステップであって、前記１つまたは複数の導電性上ワイヤが、導電性上プレートの上面と物理的および電気的に接触するステップとを含む方法である。

本発明の特徴は添付の特許請求の範囲に記載されている。しかし本発明は、例示的な実施形態の以下の詳細な説明を添付図面を参照して読んだときに最もよく理解される。

ダマシン・プロセスは、誘電層にワイヤ・トレンチまたはバイア開口を形成し、この誘電層の上面に、それらのワイヤ・トレンチまたはバイヤ開口を埋める十分な厚さの導体を付着させ、次いで、過剰な導体を除去し、導体の表面を誘電層の表面と共面あるいは同一平面にする化学機械研磨（ＣＭＰ）プロセスを実行して、ダマシン・ワイヤ（またはダマシン・バイア）を形成するプロセスである。１つのワイヤ・トレンチで１つのワイヤ（または１つのバイア開口で１つのバイア）だけを形成するとき、このプロセスはシングル・ダマシン・プロセスと呼ばれる。

デュアル・ダマシン・プロセスは、所与の断面において、誘電層の全厚を貫くバイア開口を形成し、続いてその誘電層の全厚の途中までワイヤ・トレンチを形成するプロセスである。バイア開口は全て、その上の一体をなすワイヤ・トレンチおよびその下のワイヤ・トレンチと交差するが、全てのトレンチがバイア開口と交差するわけではない。誘電体の上面に、ワイヤ・トレンチおよびバイア開口を埋める十分な厚さの導体を付着させ、次いで、ワイヤ・トレンチ内の導体の表面と誘電層の表面とを共面にするＣＭＰプロセスを実行して、デュアル・ダマシン・ワイヤと、一体をなすデュアル・ダマシン・バイアを有するデュアル・ダマシン・ワイヤとを形成する。あるいは、バイア開口を形成する前にワイヤ・トレンチを形成することもできる。

本発明の実施形態は、導電性下ワイヤとしてデュアル・ダマシン・ワイヤを使用して例示される。後述する２つのデュアル・ダマシン・ワイヤの一方または両方の代わりに、シングル・ダマシン・ワイヤまたはシングル・ダマシン・バイア、あるいはその両方を使用することもできる。

図１から８は、本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。図１では、基板（または下配線レベル）１００に、レベル間誘電層（ＩＬＤ）１０５が形成されている。ＩＬＤ１０５には、ワイヤ部分１１６と、一体をなすバイア部分１１７とを含むデュアル・ダマシン・ワイヤ１１０が形成されている。ＩＬＤ１０５および導電性下ワイヤとしてのデュアル・ダマシン・ワイヤ１１０は、集積回路チップの通常の配線レベルを構成する。デュアル・ダマシン・ワイヤ１１０は集積回路相互接続構造の一例である。集積回路相互接続構造にはこの他、バイア・バー（ｖｉａｂａｒ）、スタッド・コンタクト（ｓｔｕｄｃｏｎｔａｃｔ）などがある。バイア部分１１７は、基板／下配線レベル１００内のトランジスタなどのデバイスまたは配線と、物理的および電気的に接触することができる。図１には２本のデュアル・ダマシン・ワイヤ１１０が示されているが、１本または複数本のワイヤを形成することができる。例えば図１３を参照されたい。ＩＬＤ１０５の上面には、任意選択の誘電層１１５が形成されている。誘電層１１５は銅拡散障壁として機能することができる。

一例では、デュアル・ダマシン・ワイヤ１１０が、銅のコア導体と、拡散障壁１１５と接触した表面を除くデュアル・ダマシン・ワイヤ１１０の全ての表面の導電性ライナとを含む。一例では、このライナが、タンタル層、窒化タンタル層、タングステン層、チタン層、窒化チタン層またはこれらの層の組合せを含む。

一例では、ＩＬＤ１０５が、二酸化シリコン（ＳｉＯ_２）層、低Ｋ（誘電率）材料層、水素シルセスキオキサン・ポリマー（ＨＳＱ）層、メチルシルセスキオキサン・ポリマー（ＭＳＱ）層、ＤｏｗＣｈｅｍｉｃａｌ社（米テキサス州Ｍｉｄｌａｎｄ）製のＳｉＬＫ（商標）（ポリフェニレン・オリゴマー）の層、ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓ社（米カリフォルニア州ＳａｎｔａＣｌａｒａ）製のＢｌａｃｋＤｉａｍｏｎｄ（商標）（メチルドープトシリカないしＳｉＯ_ｘ（ＣＨ_３）_ｙ、あるいはＳｉＣ_ｘＯ_ｙＨ_ｙまたはＳｉＯＣＨ）の層、有機ケイ酸塩ガラス（ＳｉＣＯＨ）層、多孔質ＳｉＣＯＨ層、あるいはこれらの層の組合せを含む。一例では、ＩＬＤ１０５の厚さが約３００ｎｍから約２，０００ｎｍである。低Ｋ誘電材料は約２．４以下の比誘電率を有する。

一例では、誘電層１１５が、ＳｉＯ_２層、窒化シリコン（Ｓｉ_３Ｎ_４）層、炭化シリコン（ＳｉＣ）層、酸窒化シリコン（ＳｉＯＮ）層、酸炭化シリコン（ＳｉＯＣ）層、有機ケイ酸塩ガラス（ＳｉＣＯＨ）層、プラズマ・エンハンスト（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ）窒化シリコン（ＰＳｉＮ_ｘ）層、ＮＢＬｏｋ（ＳｉＣ（Ｎ，Ｈ））層またはこれらの層の組合せを含む。一例では、誘電層１１５の厚さが約５ｎｍから約２００ｎｍである。

図２では、誘電層１１５の上面に、中間誘電層１２０が形成されている。一例では、誘電層１２０が、ＳｉＯ_２層またはフルオロケイ酸塩ガラス（ＦＳＧ）層を含む。一例では、誘電層１２０の厚さが約５００ｎｍから約２０００ｎｍである。

図３では、誘電層１２０および誘電層１１５内にトレンチ１２５が形成されており、このトレンチ１２５は、その底面に、ＩＬＤ層１０５およびデュアル・ダマシン・ワイヤ１１０の上面を露出させている。

図４では、トレンチ１２５の内部および誘電層１２０の露出した全ての表面に、任意選択の導電性共形ライナ１３０が付着されている。次いで、ライナ１３０の上には、導電性高融点金属層１３５が形成されている。一例では、ライナ１３０が、窒化チタン層または窒化タンタル層、あるいはこれらの両方の層を含む。一例では、ライナ１３０の厚さが約５ｎｍから約２０ｎｍである。一例では、層１３５が、タンタル層またはタングステン層、あるいはこれらの層の組合せを含む。一例では、層１３５の厚さが約５０ｎｍから約２００ｎｍである。

図５では、誘電層１２０の上から全てのライナ１３０および層１３５を除去してスプレッダ・プレート（ｓｐｒｅａｄｅｒｐｌａｔｅ）１３６を形成し、誘電層１２０の上面１３７とスプレッダ・プレート１３６の上面１３８とを共面化あるいは同一平面化する、化学機械研磨（ＣＭＰ）が実行されている。

図６では、スプレッダ・プレート１３６の上に第１の導電層１４０が形成されており、第１の導電層１４０の上にＭＩＭ誘電層１４５が形成されており、ＭＩＭ誘電層１４５の上に第２の導電層１５０が形成されている。次いで、第２の導電層１５０の上には、任意選択の誘電層１５５が形成されている。誘電層１５５は、続いて実施されるＭＩＭキャパシタのダマシン・プロセスのエッチング・ストップ層として機能することができる。

一例では、層１４０および１５０が独立に、タンタル層、窒化タンタル層、チタン層、窒化チタン層、タングステン層またはこれらの層の組合せを含む。一例では、層１４０の厚さが約５ｎｍから約２０ｎｍである。一例では、層１５０の厚さが約３０ｎｍから約１５０ｎｍである。誘電層１５５の材料は、誘電層１１５に関して先に論じた材料の中から選択することができる。

一例では、ＭＩＭ誘電層１４５が、二酸化シリコン（ＳｉＯ_２）層、窒化シリコン（Ｓｉ_３Ｎ_４）層、炭化シリコン（ＳｉＣ）層、酸窒化シリコン（ＳｉＯＮ）層、酸炭化シリコン（ＳｉＯＣ）層、有機ケイ酸塩ガラス（ＳｉＣＯＨ）層、プラズマ・エンハンスト窒化シリコン（ＰＳｉＮ_ｘ）層、ＮＢＬｏｋ（ＳｉＣ（Ｎ，Ｈ））層またはこれらの層の組合せを含む。一例では、ＭＩＭ誘電層１４５が高Ｋ（誘電率）材料であり、その例には、Ｔａ_２Ｏ_５、ＢａＴｉＯ_３、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３などの金属酸化物層、またはＨｆＳｉ_ｘＯ_ｙ、ＨｆＳｉ_ｘＯ_ｙＮ_ｚなどの金属ケイ酸塩層、あるいはこれらの層の組合せが含まれる。ただしこれらに限定されるわけではない。高Ｋ誘電材料は約１０超の比誘電率を有する。一例では、ＭＩＭ誘電層１４５の厚さが約１０ｎｍから約５０ｎｍである。

図７では、層１４０、ＭＩＭ誘電層１４５、層１５０および層１５５（図６参照）の不必要な部分を除去して、導電性下プレート１４０Ａ、ＭＩＭ誘電ブロック１４５Ａおよび導電性上プレート１５０Ａを含むＭＩＭキャパシタ１６０を形成する、エッチングが実行されている。ＭＩＭキャパシタ１６０の上面は、任意選択の誘電プレート１５５Ａによって覆われている。これは、当技術分野で知られているように、パターン形成されたフォトマスクを通した、またはパターン形成されたフォトマスクによって画定されたパターン形成されたハードマスクを通した１回または数回の反応性イオンエッチング（ＲＩＥ）プロセスによって実施することができる。導電性下プレート１４０Ａ、ＭＩＭ誘電ブロック１４５Ａおよび導電性上プレート１５０Ａの側壁は互いに整列している。（例えば導電性下プレート１４０Ａ、ＭＩＭ誘電ブロック１４５Ａおよび導電性上プレート１５０Ａの側壁は共面でありあるいは同一平面上にあり、あるとしてもわずかなアンダーカットあるいは下部の凹みしかない）。代替として、下プレート１４０Ａを形成せず、スプレッダ・プレート１３６が、ＭＩＭキャパシタ１６０の下プレートの役目を果たすようにしてもよいことに留意されたい。

一例では、ＭＩＭキャパシタ１６０が、スプレッダ・プレート１３６の上に完全に載る（例えばＭＩＭキャパシタ１６０が誘電層１２０の上に延びない）。第１および第２の層１４０および１５０は、導電性上プレートおよび導電性下プレートであるだけでなく、銅拡散障壁層または接着層、あるいは拡散障壁と接着層の両方として機能することができる。

図８では、第１の中間誘電層１２０の上および誘電プレート１５５Ａの上面に第２の中間誘電層１６５および第２のレベル間誘電層（ＩＬＤ層）１７０が各々形成され、誘電プレート１５５Ａの上面は、誘電層１６５の上面と（例えばＣＭＰによって）共面化あるいは同一平面化されている。誘電層１６５および誘電プレート１５５Ａ上にはＩＬＤ層１７０が形成されている。ＩＬＤ層１７０／誘電プレート１５５Ａ内には、ワイヤ部分１７６と一体をなすバイア部分１７７とを含む、導電性上ワイヤとしてのデュアル・ダマシン・ワイヤ１７５が形成されている。ＩＬＤ層１７０およびデュアル・ダマシン・ワイヤ１７５は集積回路チップの通常の配線レベルを構成する。バイア部分１７７は導電性上プレート１５０Ａと物理的および電気的に接触している。デュアル・ダマシン・ワイヤ１７５は導電性上ワイヤの一例である。

中間誘電層１６５の材料は、誘電層１２０に関して先に論じた材料の中から選択することができる。ＩＬＤ層１７０の材料は、ＩＬＤ層１０５に関して先に論じた材料の中から選択することができる。デュアル・ダマシン・ワイヤ１７５の材料は、デュアル・ダマシン・ワイヤ１１０に関して先に論じた材料の中から選択することができる。

図９から１２は、本発明の第２の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に関して図１、２および３に示し、先に説明したステップを実行し、次いで、トレンチ１２５の内部および誘電層１２０の上に、任意選択のライナ１３０、層１３５、層１４０、ＭＩＭ誘電層１４５、層１５０および層１５５を順番に形成する。ライナ１３０、層１３５、層１４０、ＭＩＭ誘電層１４５および層１５０の組成および厚さは前述のとおりである。

図１０では、ライナ１３０、層１３５、層１４０、ＭＩＭ誘電層１４５、層１５０および層１５５（図９参照）の不必要な部分を除去して、スプレッダ・プレート１３６と、導電性下プレート１４０Ａ、ＭＩＭ誘電ブロック１４５Ａおよび導電性上プレート１５０Ａを含むＭＩＭキャパシタ１６０Ａとを形成する、エッチングが実行されている。ＭＩＭキャパシタ１６０Ａの上面は、任意選択の誘電プレート１５５Ａによって覆われている。これは、当技術分野で知られているように、パターン形成されたフォトマスクを通した、またはパターン形成されたフォトマスクによって画定されたパターン形成されたハードマスクを通したＲＩＥによって実施することができる。スプレッダ・プレート１３６、導電性下プレート１４０Ａ、ＭＩＭ誘電ブロック１４５Ａおよび導電性上プレート１５０Ａの側壁は互いに整列している。（例えば導電性下プレート１４０Ａ、ＭＩＭ誘電ブロック１４５Ａおよび導電性上プレート１５０Ａの側壁は本質的に共面あるいは同一平面であり、あるとしてもわずかなアンダーカットあるいは下部の凹みしかない）。代替として、層１４０（図９参照）が形成されず、したがって導電性下プレート１４０Ａが形成されない場合には、スプレッダ・プレート１３６がＭＩＭキャパシタ１６０Ａの導電性下プレートの役目を果たす。

図１１では、第１の中間誘電層１２０の上、ならびにＩＬＤ層１０５、スプレッダ・プレート１３６、ＭＩＭキャパシタ１６０Ａおよび誘電プレート１５５Ａの露出した表面に第２の中間誘電層１６５が形成されている。次いで、第２の中間誘電層１６５と誘電プレート１５５Ａの上面は、（例えばＣＭＰによって）共面化あるいは同一平面化されている。

図１２では、誘電プレート１５５Ａおよび誘電層１６５上に第２のレベル間誘電層（ＩＬＤ層）１７０が形成されている。ＩＬＤ層１７０／誘電プレート１５５Ａ内には、ワイヤ部分１７６と一体をなすバイア部分１７７とを含む、導電性上ワイヤとしてのデュアル・ダマシン・ワイヤ１７５が形成されている。ＩＬＤ層１７０およびデュアル・ダマシン・ワイヤ１７５は集積回路チップの通常の配線レベルを構成する。バイア部分１７７は上プレート１５０Ａと物理的および電気的に接触している。

図１３は、本発明の実施形態に基づくＭＩＭキャパシタの上面図である。図１３では、電流を分散させるために、ＭＩＭキャパシタ１６０の下に、デュアル・ダマシン・ワイヤ１１０のアレイが分布していること、およびスプレッダ・プレート１３６の縁が、ＭＩＭキャパシタ１６０の縁を超えて延びていることが分かる。（ＭＩＭキャパシタ１６０Ａに関しては、スプレッダ・プレート１３６の縁はＭＩＭキャパシタの縁と整列すると思われる。）スプレッダ・プレート１３６は、デュアル・ダマシン・ワイヤ１１０とＭＩＭキャパシタ１６０／１６０Ａの間の接触の抵抗を低減させる。ＭＩＭキャパシタ１６０Ａに関しては、スプレッダ・プレート１３６はキャパシタの領域を画定する（図１２）。ＭＩＭキャパシタ１６０に関しては、スプレッダ・プレート１３６はキャパシタの最大領域を画定する（図８）。バイア１７７のアレイは、ＭＩＭキャパシタ１６０／１６０Ａの領域の上の電流負荷を分散させる。

したがって、本発明の実施形態は、プレート抵抗が低く、銅配線技術に容易に組み込まれるＭＩＭキャパシタ構造を提供する。

本発明の理解のため、本発明の実施形態を以上に説明した。本発明は、本明細書に記載された特定の実施形態に限定されるものではなく、本発明には、当業者には明白なさまざまな変更、再配置および置換えを、本発明の範囲から逸脱することなく実施することができることを理解されたい。したがって、前掲の特許請求の範囲は、本発明の真の趣旨および範囲に含まれる全ての変更および変化をカバーする。

本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第１の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第２の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第２の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第２の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の第２の実施形態に基づくＭＩＭキャパシタの製造方法を示す断面図である。本発明の実施形態に基づくＭＩＭキャパシタの上面図である。

符号の説明

１００基板または下配線レベル
１０５第１のレベル間誘電層（ＩＬＤ層）
１１０導電性下ワイヤとしてのデュアル・ダマシン・ワイヤ
１１５誘電層
１１６ワイヤ部分
１１７バイア部分
１２０第１の中間誘電層
１２５トレンチ
１３０ライナ
１３５高融点金属層
１３６スプレッダ・プレート
１３７誘電層１２０の上面
１３８スプレッダ・プレートの上面
１４０第１の導電層
１４０Ａ導電性下プレート
１４５ＭＩＭ誘電層
１４５ＡＭＩＭ誘電ブロック
１５０第２の導電層
１５０Ａ導電性上プレート
１５５誘電層
１５５Ａ誘電プレート
１６０ＭＩＭキャパシタ
１６０ＡＭＩＭキャパシタ
１６５第２の中間誘電層
１７０第２のレベル間誘電層ＩＬＤ層
１７５導電性上ワイヤとしてのデュアル・ダマシン・ワイヤ
１７６ワイヤ部分
１７７バイア部分

Claims

１つまたは複数の導電層を含み、上面、下面および側壁を有する導電性上プレートと、
１つまたは複数の導電層を含み、上面、下面および側壁を有するスプレッダ・プレートと、
１つまたは複数の誘電層を含み、上面、下面および側壁を有する誘電ブロック
と
を含み、
前記誘電ブロックの上面が前記導電性上プレートの下面と物理的に接触し、前記誘電ブロックの下面が前記スプレッダ・プレートの上面の上にあり、前記導電性上プレートと前記誘電ブロックの側壁が共面あるいは同一平面である、
デバイス。
１つまたは複数の導電層を含み、上面、下面および側壁を有する導電性下プレートをさらに含み、前記導電性下プレートの上面が前記誘電ブロックの下面と物理的に接触し、前記導電性下プレートの下面が、前記スプレッダ・プレートと物理的および電気的に接触し、前記導電性下プレートの側壁が、前記誘電ブロックおよび前記導電性上プレートの側壁と共面あるいは同一平面である、請求項１に記載のデバイス。
前記スプレッダ・プレートの側壁が、前記導電性上プレート、前記導電性下プレートおよび前記誘電ブロックの前記側壁と共面あるいは同一平面である、請求項２に記載のデバイス。
前記導電性上プレート、前記導電性下プレートおよび前記誘電ブロックの周縁が、前記スプレッダ・プレートの周縁を超えて延びない、請求項２に記載のデバイス。
前記スプレッダ・プレートの下面と物理的および電気的に接触した１本または数本の導電性下ワイヤと、前記導電性上プレートの前記上面と物理的および電気的に接触した１本または数本の導電性上ワイヤとをさらに含む、請求項２に記載のデバイス。
前記導電性下および導電性上ワイヤが銅を含む、請求項５に記載のデバイス。
前記導電性下プレートの上面の領域が、前記導電性下プレート、前記誘電ブロックおよび前記導電性上プレートを含むメタル−オン−インシュレータ（ＭＩＭ）キャパシタの容量を特定する領域を決定する、請求項２に記載のデバイス。
第１のレベル間誘電層内に、１つまたは複数の銅の導電性下ワイヤを形成するステップと、
前記第１のレベル間誘電層の上面に、第１の中間誘電層を形成するステップと、
前記第１の中間誘電層内にトレンチを形成するステップであって、前記トレンチの底面に、前記１つまたは複数の導電性下ワイヤが露出するステップと、
前記トレンチ内に、前記トレンチを完全に埋める導電性スプレッダ・プレートを形成するステップであって、前記スプレッダ・プレートの下面が、前記１つまたは複数の銅の導電性下ワイヤと物理的および電気的に接触するステップと、
前記スプレッダ・プレートの上面にＭＩＭ誘電ブロックを形成するステップと、
前記ＭＩＭ誘電ブロック内の上面側に導電性上プレートを形成するステップであって、前記導電性上プレートと前記ＭＩＭ誘電ブロックの側壁が共面あるいは同一平面であるステップと、
前記第１の中間誘電層の上面に第２の中間誘電層を形成するステップと、
前記第２の中間誘電層および前記導電性上プレートの前記上面に、第２のレベル間誘電層を形成するステップと、
前記第２のレベル間誘電層内に、１つまたは複数の銅の導電性上ワイヤを形成するステップであって、前記１つまたは複数の導電性上ワイヤが、前記導電性上プレートの上面と物理的および電気的に接触するステップと
を含む方法。