DE102014118991A1 - Verbindungsstruktur für Halbleitervorrichtungen - Google Patents

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Han-Hsin Kuo
Neng-Jye Yang
Liang-Guang Chen
Chung-Chi Ko
Fu-Ming HUANG
Chi-Ming Tsai
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Abstract

Eine Verbindungsstruktur und ein Verfahren zum Bilden einer Verbindung für eine Halbleitervorrichtung wird bereitgestellt. Die Verbindung wird gebildet, indem eine obere Oberfläche einer dielektrischen Schicht zum Erzeugen einer hochdichten Schicht behandelt wird. Die Behandlung kann zum Beispiel das Erzeugen einer hochdichten Monoschicht mittels Hexamethyldisilazan (HMDS), Trimethylsilyldiethylamin (TMSDEA) oder Trimethylsilylacetat (OTMSA) umfassen. Nach der Behandlung kann die dielektrische Schicht strukturiert werden, um Öffnungen zu erzeugen, die anschließend mit einem leitenden Material befüllt werden. Überschüssiges leitendes Material kann zum Beispiel durch chemisch-mechanisches Polieren entfernt werden.

Description

  • HINTERGRUND
  • In der integrierten Schaltkreistechnik ist ein übliches Verfahren zum Bilden von Verbindungsstrukturen, die Metallleitungen und Durchkontaktierungen umfassen, als „Damascene”-Prozess bekannt. Im Allgemeinen beinhaltet dieses Verfahren das Bilden einer Öffnung in einer dielektrischen Schicht, welche die in einem Vertikalabstand angeordneten metallisierten Schichten voneinander trennt. Die Öffnung wird typischerweise mittels lithographischer und Ätz-Techniken gebildet. Die Öffnung wird nach dem Bilden mit Kupfer oder Kupferlegierungen gefüllt. Überschüssiges Kupfer an der Oberfläche der dielektrischen Schicht wird dann durch chemisch-mechanisches Polieren (CMP) entfernt. Das übrige Kupfer oder die übrigen Kupferlegierungen bilden Durchkontaktierungen und/oder Metallleitungen.
  • In Damascene-Strukturen wird üblicherweise Kupfer wegen seines niedrigen spezifischen Widerstands verwendet. Typischerweise wird eine Verbindungsstruktur durch mehrere metallisierte Schichten gebildet, die jeweils mehrere Kupferleitungen enthalten. Kupferleitungen in unterschiedlichen metallisierten Schichten werden durch Durchkontaktierungen mit einander verbunden. Während Kupfer wegen seiner elektrischen Eigenschaften im Allgemeinen bevorzugt wird, können auch andere Materialien verwendet werden.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgende Beschreibung in Verbindung mit den anschließenden Figuren verwiesen, in denen zeigen:
  • 1–4 verschiedene Zwischenzustände bei der Herstellung einer Halbleitervorrichtung gemäß einer Ausführung; und
  • 5 ein Flussdiagramm, das ein Verfahren zum Bilden einer Halbleitervorrichtung gemäß einer Ausführung zeigt.
  • DETAILLIERTE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGEN
  • Die Fertigung und Verwendung der offenbarten Ausführungen werden im Folgenden im Detail dargelegt. Es ist allerdings zu würdigen, dass die Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in einer weiten Spanne spezifischer Zusammenhänge verkörpert werden können. Die dargelegten spezifischen Ausführungsformen stellen lediglich beispielhaft spezifische Möglichkeiten zum Fertigen und Verwenden der Erfindung dar und beschränken nicht deren Schutzumfang.
  • Es werden Verfahren zum Bilden von metallischen Bauelementen in den metallisierten Schichten von integrierten Schaltkreisen bereitgestellt. Illustriert werden die Zwischenzustände der Herstellung von Ausführungen gemäß der vorliegenden Erfindung. In den unterschiedlichen Ansichten und beispielhaften Ausführungen der Erfindung werden ähnliche Bezugsziffern zur Bezeichnung ähnlicher Elemente verwendet.
  • Die 1–4 zeigen verschiedene Zwischenzustände eines Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einer Ausführung. Zunächst sei Bezug auf 1 genommen, die einen Wafer 100 mit einer darauf gebildeten ersten dielektrischen Schicht 102 zeigt. Der Wafer 100 kann ein (nicht im Detail dargestelltes) Substrat aufweisen, das unter der ersten dielektrischen Schicht 102 liegt, und kann zum Beispiel dotiertes oder undotiertes Bulk-Silizium oder eine aktive Schicht eines Semiconductor-on-Insulator (SOI; auch: Halbleiter auf einem Isolator) Substrats aufweisen. Im Allgemeinen umfasst ein SOI Substrat eine Schicht eines Halbleitermaterials, wie Silizium, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (buried oxide layer; BOX) oder eine Siliziumoxidschicht sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige bzw. Multilayer- oder Gradienten-Substrate können ebenfalls verwendet werden.
  • Bei einer Ausführung sind auf dem Substrat elektrische Schaltkreise gebildet, wobei die elektrischen Schaltkreise jeder zu einer bestimmten Anwendung passenden Art angehören können. Bei einer Ausführung weisen die elektrischen Schaltkreise elektrische Vorrichtungen auf, die auf dem Substrat gebildet sind, wobei eine oder mehrere dielektrische Schichten über den elektrischen Vorrichtungen liegen. Metallschichten können zwischen übereinander liegenden dielektrischen Schichten gebildet sein, wie den hier beschriebenen, um elektrische Signale zwischen den elektrischen Vorrichtungen zu leiten. Elektrische Vorrichtungen können auch in einer oder mehreren dielektrischen Schicht gebildet sein.
  • Zum Beispiel können die elektrischen Schaltkreise unterschiedliche, zur Durchführung einer oder mehrerer Funktionen miteinander verbundene N-Kanal-Metall-Oxid-Halbleiter-Vorrichtungen (N-type metal-oxide semiconductor; NMOS) und/oder P-Kanal-Metall-Oxid-Halbleiter-Vorrichtungen (P-type metal-oxide semiconductor; PMOS) aufweisen, wie Transistoren, Kapazitäten, Dioden, Foto-Dioden, Sicherungen oder dergleichen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteiler, Eingangs/Ausgangs-Schaltkreise oder dergleichen umfassen. Jemand mit normalen Fachkenntnissen versteht, dass die obigen Beispiele zu rein illustrativen Zwecken genannt sind, um lediglich Anwendungen einiger der beispielhaften Ausführungen weiter zu erläutern und nicht dazu gedacht sind, die Offenbarung in irgendeiner Weise zu beschränken. Andere Schaltungen oder Schaltkreise können je nach Anforderung einer bestimmten Anwendung verwendet werden.
  • Die erste dielektrische Schicht 102 kann zum Beispiel aus einem low-K Dielektrikum (Materialien mit einer niedrigeren Dielektrizitätskonstante als Siliziumdioxid), wie Siliziumoxinitrid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), fluoriertes Silikatglas (FSG), SiOxCy, Spin-On-Glas bzw. Rotationsbeschichtungsglas, Spin-On-Polymere bzw. Rotationsbeschichtungspolymere, Silizium-Kohlenstoff-Materialien, Mischungen daraus, Verbundmaterialien daraus, Kombinationen daraus oder dergleichen sein, die durch beliebige geeignete Verfahren herstellbar sind, wie Rotation, chemische Gasphasenabscheidung (chemical vapor deposition, CVD) oder plasmaverstärktes CVD (PECVD). Andere Materialien, wie Ultra-Low-k Materialien (d. h. mit einer Dielektrizitätskonstante geringer als etwa 2,9, wie k = 2,5–2,6), können ebenfalls verwendet werden. Diese Materialien und Verfahren sind als Beispiele genannt und andere Materialien und Verfahren können verwendet werden.
  • Ebenfalls in 1 dargestellt sind in der ersten dielektrischen Schicht 102 gebildete leitende Bauteile 104. Die leitenden Bauteile 104 können zum Beispiel durch gebildet werden, indem Öffnungen in der ersten dielektrischen Schicht mittels Fotolithographie-Techniken erzeugt werden. Im Allgemeinen umfassen Fotolithografie-Techniken das Aufbringen eines Fotolackmaterials (nicht dargestellt) und das Belichten des Fotolackmaterials entsprechend einem vorbestimmten Muster. Das Fotolackmaterial wird dann entwickelt, um einen Teil des Fotolackmaterials zu entfernen und dadurch das darunterliegende Material entsprechend dem vorbestimmten Muster freizulegen. Das übrige Fotolackmaterial schütz das darunterliegende Material vor den nachfolgenden Verfahrensschritten, wie Ätzen, die zum Bilden der Öffnungen in der ersten dielektrischen Schicht 102 vorgenommen werden, in welchen die leitenden Bauteile 104 zu bilden sind. Der Ätzvorgang kann ein nasser oder trockener, anisotroper oder isotroper Ätzvorgang sein, wie ein anisotroper trockener Ätzvorgang. Nachdem die Öffnung in der ersten dielektrischen Schicht 102 gebildet ist, kann ein leitendes Material zum Befüllen der Öffnungen eingelegt werden. Die leitenden Bauteile 104 können Metalle, elementare Metalle, Übergangsmetalle oder dergleichen umfassen, wie eine Kupferleitung. Außerdem können die leitenden Bauteile 104 eine oder mehrere Barriere/Klebschichten umfassen.
  • Wahlweise liegt gemäß einer Ausführung oberhalb der ersten dielektrischen Schicht 102 und dem leitenden Bauteil 104 eine Ätzstoppschicht (ESL) 106. Im Allgemeinen stellen die Ätzstoppschichten einen Mechanismus zum Stoppen eines Ätzvorgangs bereit, wenn Durchkontaktierungen und/oder Kontakte gebildet werden. Die Ätzstoppschichten werden durch ein dielektrisches Material gebildet, das eine andere Ätz-Selektivität als angrenzende Schichten hat, d. h. als die darunterliegende erste dielektrische Schicht 102 oder als Substrat. Bei einer Ausführung können Ätzstoppschichten aus durch CVD- oder PECVD-Techniken aufgetragenes SiN, SiCN, SiCO, CN, Kombinationen daraus, oder dergleichen gebildet sein.
  • Über der ESL 106 befindet sich gemäß einer Ausführung eine zweite dielektrische Schicht 108. Wie unten im Detail beschrieben, ist die zweite dielektrische Schicht 108 die Schicht, welche anschließend zu strukturieren ist, um beispielsweise leitende Leitungen und/oder Durchkontaktierungen zu bilden. Zum Beispiel kann die zweite dielektrische Schicht 108 strukturiert werden, um Durchkontaktierungen zu bilden, die sich zu den leitenden Bauteilen 104 erstrecken und um leitende Leitungen zum Verbinden unterschiedlicher elektrischer Bauteile zu bilden.
  • Die zweite dielektrische Schicht 108 kann mittels ähnlicher Verfahren aus ähnlichen Materialien gebildet sein, wie den zum Bilden der ersten dielektrischen Schicht 102 verwendeten; es können aber auch andere Materialien und Verfahren verwendet werden. Zusätzlich kann die erste dielektrische Schicht 102 aus dem selben oder einem anderen Material gebildet sein als dem zum Bilden der zweiten dielektrischen Schicht 108 verwendeten.
  • Es sei klar, dass die erste dielektrische Schicht 102 und die leitenden Bauteile 104 zu illustrativen Zwecken dargestellt sind. In anderen Ausführungen kann die erste dielektrische Schicht 102 durch ein Halbleitersubstrat mit oder ohne der ESL 106 ersetzt sein. Zum Beispiel sind bei einer anderen Ausführung die zweite dielektrische Schicht 108 (die zu strukturierende Schicht) eine dielektrische Zwischenschicht, die oberhalb eines Substrats mit darauf gebildeten elektrischen Vorrichtungen gebildet ist. Bei dieser Ausführung kann die optionale ESL 106 beispielsweise eine Siliziumnitrid-Kontakt-Ätzstoppschicht/-Spannungsschicht, die oberhalb von auf dem Substrat gebildeten Transistoren gebildet ist. Die zweite dielektrische Schicht 108 wird anschließend strukturiert, um Verbindungen zu den elektrischen Vorrichtungen zu bilden, wie eine Verbindung von einem Quell-(Source-) oder Senk-(Drain-) zu einem Transistor.
  • Bei einer Ausführung wird ein Verfahren auf der freiliegenden Oberfläche der zweiten dielektrischen Schicht 108 durchgeführt, um eine hydrophobe Oberfläche zu bilden, oder um die Hydrophilie der Oberfläche zu senken. 1 zeigt eine Ausführung, bei der eine hochdichte Monoschicht 109 oberhalb der zweiten dielektrischen Schicht 108 gebildet ist. Die hochdichte Monoschicht 109 kann beispielsweise mittels Hexamethyldisilazan (HMDS), Trimethylsilyldiethylamin (TMSDEA) oder Trimethylsilylacetat (OTMSA) gebildet werden. Die hochdichte Monoschicht 109 weist eine höhere Dichte als die Dichte der darunterliegenden zweiten dielektrischen Schicht 108 auf. Im Allgemeinen haben Low-k-Dielektrika eine Dichte von etwa 0,9 g/cm3 bis etwa 1,4 g/cm3. Wenn also beispielsweise die zweite dielektrische Schicht 108 aus einem Material mit einer Dichte von etwa 1,0 g/cm3 gebildet ist, dann hat die hochdichte Monoschicht 109 eine höhere Dichte als 1,0 g/cm3.
  • Bei einer Ausführung kann die zweite dielektrische Schicht 108 mit HMDS behandelt werden, indem der Wafer einer Prozesskammer positioniert wird und die zweite dielektrische Schicht 108 bei einer Temperatur von 90°C oder höher einem HMDS-Dampfausgesetzt (z. B. von etwa 90°C bis etwa 180°C) und für etwa 20 Minuten bis etwa 40 Minuten behandelt wird, beispielsweise für etwa 30 Minuten. Der HMDS-Dampf kann reiner HMDS Dampf oder mit Toluen, Benzen oder dergleichen verdünnter HMDS-Dampf sein, sodass eine HMDS-Konzentration von etwa 5% bis etwa 10% bei einem Partialdruck von etwa 10 mmHg bis etwa 30 mmHg erlangt wird. Die Prozesskammer kann außerdem eine geringe O2-Konzentration aufweisen, wie einen Partialdruck von etwa 1 mTorr. Nach dem Eintauchen in die HMDS Lösung kann auch eine Reinigungsprozedur durchgeführt werden, wie Spülen mit deionisiertem Wasser, Spülen mit Isopropyl Alkohol (IPA), Spülen mit Aceton und/oder dergleichen, um nicht-reagierte Teile zu entfernen.
  • Bei einer weiteren Ausführung wird die zweite dielektrische Schicht 108 mit TMSDEA behandelt, indem der Wafer in ein Bad einer verdünnten TMSDEA-Lösung bei einer Temperatur von 90°C oder höher (d. h. zwischen etwa 90°C und etwa 180°C) eingetaucht und für etwa 20 Minuten bis etwa 40 Minuten behandelt wird, beispielsweise für etwa 30 Minuten. Die Prozesskammer kann außerdem eine niedrige O2-Konzentration aufweisen, beispielsweise einen Partialdruck von etwa 1 mTorr. Nach dem Eintauchen in die TMSDEA-Lösung kann ein eine Reinigungsprozedur durchgeführt werden, wie Spülen mit deionisiertem Wasser, Spülen mit Isopropyl Alkohol (IPA), Spülen mit Aceton und/oder dergleichen, um nicht-reagierte Teile zu entfernen.
  • Bei einer weiteren Ausführung wird die zweite dielektrische Schicht mit OMTSA behandelt, indem der Wafer in ein Bad einer verdünnten OTMSA-Lösung bei einer Temperatur von 90°C oder höher (d. h. zwischen etwa 90°C und etwa 180°C) eingetaucht und für etwa 20 Minuten bis etwa 40 Minuten behandelt wird, beispielsweise für etwa 30 Minuten. Die Prozesskammer kann außerdem eine niedrige O2-Konzentration aufweisen, beispielsweise einen Partialdruck von etwa 1 mTorr. Nach dem Eintauchen in die OTMSA-Lösung kann ein eine Reinigungsprozedur durchgeführt werden, wie Spülen mit deionisiertem Wasser, Spülen mit Isopropyl Alkohol (IPA), Spülen mit Aceton und/oder dergleichen, um nicht-reagierte Teile zu entfernen.
  • Bei derartigen Ausführungen werden die abschließenden OH-Gruppen durch Si(CH3)3-Gruppen ersetzt, sodass eine hochdichte Monoschicht erzeugt wird. Ein anschließender CMP-Prozess wird regelmäßig Cu2+/Cu+ Ablagerungen auf der Oberfläche der darunterliegenden Schicht zur Folge haben, was zu Problemen mit zeitabhängigem dielektrischem Durchschlag (time dependent dielectric breakdown; TDDB) und Durchschlagspannung (breakdown voltage; VBD) führt. Dies stellt insbesondere bei kleineren Technologieknoten ein Problem dar, wie solchen bei 20 nm und niedriger, wo die Abstände zwischen Verbindungen schrumpfen, d. h. das Kontaktrastermaß (interconnect pitch size).
  • 1 zeigt des Weiteren eine strukturierte Maske 110 zur Verwendung in einem anschließenden Ätzvorgang. Bei einer Ausführung umfasst die strukturierte Maske 110 ein auf der zweiten dielektrischen Schicht 108 aufgetragenes Fotolackmaterial. Nachdem das Fotolackmaterial aufgetragen, belichtet und entwickelt wurde, um eine Oberfläche der darunterliegenden Schicht freizugeben, wie in 1 dargestellt.
  • Eine Hartmaskenschicht 112 kann verwendet werden, um den anschließenden Ätzvorgang zu unterstützen. Im Allgemeinen ist eine Hartmaskenschicht 112 aus einem Material gebildet, das gegenüber dem darunterliegenden zu ätzenden Material eine geringere Ätzrate aufweist. Zum Beispiel kann die Hartmaskenschicht 112 beispielsweise aus einem Siliziumnitrid gebildet sein, wenn die zu strukturierende zweite dielektrische Schicht 108 aus einem Siliziumoxid gebildet ist. In dieser Situation hat das Siliziumnitrid der Hartmaskenschicht 112 eine geringere Ätzrate als das Siliziumoxid der zweiten dielektrischen Schicht 108, sodass die Hartmaskenschicht 112 als eine Maske zum Ätzen der zweiten dielektrischen Schicht 108 wirken kann. Es sei klar, dass die Hartmaskenschicht 112 mehrere Schichten umfassen kann. Die Hartmaskenschicht 112 hat eine Dicke, die basierend auf den Materialien und Ätzmitteln ausreicht, um während des Ätzens einen Schutz bereitzustellen. Bei einer Ausführung ist die Hartmaskenschicht 112 mit einer Dicke zwischen etwa 200 Å und etwa 600 Å gebildet.
  • Optional kann eine Entspiegelungsbeschichtungsschicht 114 (anti-reflective coating; ACR) über der hochdichten Schicht 109 gebildet werden, um einen anschließenden photolithografischen Vorgang zum Strukturieren der darüber liegenden Schicht, wie der strukturierten Maske 110, zu unterstützen. Die ARC-Schicht 114 verhindert bei einem anschließenden photolithografischen Vorgang, dass Strahlung von darunterliegenden Schichten reflektiert wird und mit dem Belichtungsvorgang interferieren kann. Derartige Interferenzen können die kritischen Dimensionen des photolithografischen Vorgangs vergrößern. Die ARC-Schicht 114 kann SiON, ein Polymer oder dergleichen aufweisen, oder eine Kombination davon, und kann durch CVD, einen Spin-On-Vorgang oder dergleichen oder eine Kombination daraus gebildet sein. Die ARC-Schicht 114 hat eine Dicke, die basierend auf den Materialien und Wellenlängen ausreicht, um eine ausreichende Entspiegelungswirkung bereitzustellen. Bei einer Ausführung ist die ARC-Schicht 114 mit einer Dicke zwischen etwa 200 Å und etwa 1000 Å gebildet.
  • 2 zeigt einen Wafer 100 nach einem oder mehreren Strukturierungsschritten zum Strukturieren der zweiten dielektrischen Schicht 108 gemäß einer Ausführung. Die Struktur der strukturierten Maske 110 (vgl. 1) wird auf die darunterliegenden Schichten übertragen. Die hier dargestellte Struktur ist zu rein illustrativen Zwecken vorgesehen. Die Strukturierung kann das Bilden von Leitungen, Durchkontaktierungen, Leitungen und Durchkontaktierungen oder anderen Bauelementen umfassen und Dual-Damascene-Strukturierungstechniken umfassen, wie Erst-Durchkontaktierung-Strukturierung (via-first patterning) und/oder Erst-Graben-Strukturierung (trench-first patterning). Die hier beschriebenen Techniken können auch mit Doppelstrukturierungstechniken verwendet werden. Manche Strukturierungstechniken, wie Dual-Damascene-Strukturierungstechniken und Doppelstrukturierungstechniken, verwenden mehrere Fotolackschichten.
  • Beispielhaft zeigt 2 in der zweiten dielektrischen Schicht 108 gebildete Grabenöffnungen 230 und Durchkontaktierungsöffnungen 232. Bei der nachfolgenden Bearbeitung werden die Grabenöffnungen 230 und die Durchkontaktierungsöffnungen 232 mit leitendem Material gefüllt. Die flacheren Grabenöffnungen 230 bilden Leiterbahnen und die Durchkontaktierungsöffnungen 232 bilden leitende Durchkontaktierungen zum Verbinden metallisierter Schichten.
  • Infolge der Ätzschritte werden die strukturierte Maske 110 und/oder die Hartmaskenschicht 112 und/oder die ARC-Schicht 114 (vgl. 1) zum Teil oder vollständig verbraucht. 2 zeigt eine Ausführung, bei der ein Teil der Hartmaskenschicht 112 verbleibt. Optional können verbleibende Teile der strukturierten Maske 110 und/oder der Hartmaskenschicht 112 entfernt werden.
  • 3 stellt das Befüllen der Grabenöffnungen 230 und der Durchkontaktierungsöffnungen 232 (vgl. 2) mit einem leitenden Material 330 gemäß einer Ausführung dar. Das leitende Material 330 kann mittels CVD, Galvanotechnik bzw. Elektroplattieren, chemischer Reduktion bzw. stromloser Galvanotechnik, ALD, PVD aufgetragen werden, und kann aus Kupfer gebildet werden, obwohl alternativ auch andere geeignete Materialien, wie Aluminium, Wolfram, Wolframnitrid, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Kadmium, Zink, Legierungen der vorgenannten, Kombinationen der vorgenannten oder Ähnliches, genutzt werden können. Das Leitende Material 330 wird in die Grabenöffnungen 230 und in die Durchkontaktierungsöffnungen 232 abgeschieden, wobei die Abscheidung so lange fortgesetzt werden kann, bis das leitende Material 330 die Grabenöffnungen 230 und die Durchkontaktierungsöffnungen 232 füllt und sich über die Hartmaskenschicht 112 (sofern vorhanden) erstreckt.
  • Optional kann eine oder mehrere Barriere/Klebschichten (nicht dargestellt) entlang der Seitenwände der Grabenöffnungen 230 und der Durchkontaktierungsöffnungen 232 gebildet werden, bevor das leitende Material 330 gebildet wird. Bei solchen Ausführungen, die ein leitendes Kupfermaterial verwenden, kann eine Barriereschicht wünschenswert sein, um eine Diffusion des Kupfers in die benachbarten dielektrischen Materialien zu begrenzen. In einer Ausführung kann die Barriereschicht gebildet sein aus einem oder mehreren Schichten Titannitrid, Titan, Tantal, Tantalnitrid, Wolframnitrid, Ruthenium, Rhodium, Platin, anderen Edelmetallen, anderen hochschmelzenden Metallen, deren Nitridverbindungen, Kombinationen davon, oder ähnlichem. Die Barriereschicht kann durch chemische Dampfabscheidung gebildet werden, obwohl alternativ auch andere Techniken, wie PVD oder ALD verwendbar sind.
  • 4 zeigt das Entfernen von überschüssigen Teilen des leitenden Materials 330 gemäß einer Ausführung. Bei einer Ausführung wird das über der Hartmaskenschicht 112 gebildete überschüssige leitende Material 30 (und eine optionale Barriere/Klebschicht) mittels eines Planarisierungsvorgangs entfernt, wie einem chemisch-mechanischen Poliervorgang (CMP). Verbleibende Teile der ARC-Schicht 114 können während dieses Planarisierungsvorgangs ebenfalls entfernt werden.
  • Anschließend können weitere Vorgänge durchgeführt werden, um die Herstellung abzuschließen. Zum Beispiel zeigt 4 eine weitere dielektrische Schicht 420, die über der hochdichten Monoschicht 109 gebildet ist. Die dielektrische Schicht 420 kann zum Beispiel eine Ätzstoppschicht für einen anschließenden Ätzvorgang, eine dielektrische Schicht für eine weiter oben liegende metallisierte Schicht, eine Passivierungsschicht, oder dergleichen sein.
  • Wie oben beschrieben, macht die hochdichte Monoschicht 109 die Oberfläche der zweiten dielektrischen Schicht hydrophob, und die hydrophoben Eigenschaften reduzieren oder eliminieren Cu2+/Cu+ Reste auf der Oberfläche der unter der zweiten dielektrischen Schicht 108 liegenden Schicht. Dadurch werden Probleme reduziert, die mit TDDB und VBD zu tun haben, insbesondere bei kleineren Technologieknoten, wie solchen bei 20 nm und kleiner.
  • 5 zeigt Schritte eines Verfahrens zum Bilden einer Verbindung gemäß einer Ausführung. Das Verfahren beginnt mit Schritt 502, wobei ein Substrat mit einer darauf gebildeten, zu strukturierenden dielektrischen Schicht bereitgestellt wird. Zum Beispiel kann die zu strukturierende Schicht eine dielektrische Schicht sein, wie eine für Metallisierungsschichten verwendete Schicht einer Halbleitervorrichtung. In Schritt 504 wird die Oberfläche der dielektrischen Schicht behandelt, um zu bewirken, dass die dielektrische Schicht hydrophob oder weniger hydrophob wird. Die Behandlung kann das Bilden einer hochdichten Monoschicht umfassen, wie der oben in Bezug auf 1 beschriebenen.
  • Als nächstes wird in Schritt 506 die dielektrische Schicht strukturiert, zum Beispiel unter Verwendung von fotolithografischen Techniken, wodurch Öffnungen in der dielektrischen Schicht gebildet werden, wie oben bezüglich 2 beschrieben. Die Strukturierung kann das Bilden einer ARC-Schicht und einer Hartmaskenschicht umfassen, wie oben bezüglich 1 beschrieben. Nach dem Strukturieren werden die Öffnungen mit einem leitenden Material befüllt, wie in Schritt 508 angedeutet und oben bezüglich 3 beschrieben.
  • Im Schritt 510 wird überschüssiges leitendes Material entfernt, wie oben bezüglich 4 beschrieben.
  • Bei einer Ausführung wird ein Verfahren zum Bilden einer integrierten Schaltkreisstruktur bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Substrats mit einer dielektrischen Schicht. Eine Oberfläche der dielektrischen Schicht wird zum Bilden einer hochdichten Schicht behandelt. Die dielektrische Schicht wird zum Bilden von Öffnungen behandelt, die mit leitendem Material befüllt werden.
  • Bei einer anderen Ausführung wird ein anderes Verfahren zum Bilden einer integrierten Schaltkreisstruktur bereitgestellt. Das Verfahren umfasst das Bereitstelen eines Substrats mit einer dielektrischen Schicht und das Bilden einer hochdichten Monoschicht auf der dielektrischen Schicht. Die dielektrische Schicht und die hochdichte Monoschicht werden zum Bilden einer oder mehrerer Öffnung strukturiert, die mit einem leitenden Material befüllt werden. Überschüssiges leitendes Material wird von der Oberfläche der hochdichten Monoschicht entfernt.
  • Bei einer weiteren Ausführung wird eine integrierte Schaltkreisstruktur bereitgestellt. Die Struktur umfasst ein Substrat mit einer darauf gebildeten dielektrischen Schicht und einer hochdichten Monoschicht über der dielektrischen Schicht.
  • Obgleich die vorliegende Erfindung und ihre Vorteile im Detail beschrieben wurden, sei klar, dass unterschiedliche Änderungen, Ersetzungen und Abwandlungen vorgenommen werden können, ohne vom Geist und Umfang der in den beiliegenden Ansprüchen definierten Erfindung abzuweichen. Im Übrigen soll der Umfang der vorliegenden Anwendung nicht auf die in der Beschreibung beschriebenen besonderen Ausführungen des Vorgangs, der Vorrichtung, der Herstellung und der Zusammenstellung von Material, Mitteln, Verfahren und Schritten beschränkt sein. Wie ein Durchschnittsfachmann ohne Weiteres aus der Offenbarung der vorliegenden Erfindung entnehmen kann, können Vorgänge, Vorrichtungen, Herstellung und Zusammenstellung von Material, Mitteln, Verfahren und Schritten, welche derzeit existieren oder künftig entwickelt werden und die im Wesentlichen dieselbe Funktion erfüllen oder im Wesentlichen dieselben Ergebnisse erzielen, wie entsprechende vorliegend beschriebene Ausführungen, gemäß der vorliegenden Erfindung verwendet werden. Dementsprechend sollen die folgenden Ansprüche in ihrem Umfang solche Vorgänge, Vorrichtungen, Herstellung und Zusammenstellungen von Material, Mitteln, Verfahren oder Schritten umfassen.

Claims (19)

  1. Verfahren zum Bilden einer integrierten Schaltkreisstruktur, das Verfahren umfassend: – Bereitstellen eines Substrats mit einer darauf gebildeten dielektrischen Schicht; – Behandeln einer Oberfläche der dielektrischen Schicht zum Bilden einer Schicht entlang der Oberfläche der dielektrischen Schicht mit einer höheren Dichte als die dielektrische Schicht; – Strukturieren der dielektrischen Schicht zum Bilden von Öffnungen; und – Bilden eines leitenden Materials in den Öffnungen der dielektrischen Schicht.
  2. Verfahren nach Anspruch 1, wobei das Behandeln der Oberfläche eine hochdichte Monoschicht oberhalb der dielektrischen Schicht erzeugt.
  3. Verfahren nach Anspruch 1, wobei das Behandeln der Oberfläche ein Behandeln der Oberfläche der dielektrischen Schicht mit Hexamethyldisilazan (HMDS) umfasst.
  4. Verfahren nach Anspruch 3, wobei das Behandeln mit HMDS ein Behandeln mit einem HMDS-Dampf umfasst.
  5. Verfahren nach Anspruch 1, wobei das Behandeln der Oberfläche ein Behandeln der Oberfläche der dielektrischen Schicht mit Trimethylsilyldiethylamin (TMSDEA) umfasst.
  6. Verfahren nach Anspruch 5, wobei das Behandeln mit TMSDEA ein Eintauchen der dielektrischen Schicht in eine verdünnte TMSDEA-Lösung umfasst.
  7. Verfahren nach Anspruch 1, wobei das Behandeln der Oberfläche ein Behandeln der Oberfläche der dielektrischen Schicht mit Trimethylsilylacetat (OTMSA) umfasst.
  8. Verfahren nach Anspruch 7, wobei das Behandeln mit OTMSA das Eintauchen der dielektrischen Schicht in eine verdünnte OTMSA-Lösung umfasst.
  9. Verfahren nach Anspruch 1, ferner umfassend ein Entfernen von überschüssigem leitenden Material von der Oberfläche der dielektrischen Schicht unter Anwendung eines chemisch-mechanisches Polierverfahrens (CMP).
  10. Verfahren zum Bilden einer integrierten Schaltkreisstruktur, das Verfahren umfassend: – Bereitstellen eines Substrats mit einer darauf gebildeten dielektrischen Schicht; – Bilden einer hochdichten Monoschicht oberhalb der dielektrischen Schicht, wobei die hochdichte Monoschicht eine höhere Dichte als die dielektrische Schicht hat; Strukturieren der dielektrischen Schicht und der hochdichten Monoschicht zum Bilden einer oder mehrerer Öffnungen; – Befüllen der Öffnungen mit einem leitenden Material, wobei das leitende Material sich oberhalb einer oberen Oberfläche der hochdichten Monoschicht erstreckt; – Entfernen zumindest eines Teils des leitenden Materials, welches sich oberhalb der oberen Oberfläche der hochdichten Monoschicht erstreckt.
  11. Verfahren nach Anspruch 10, wobei das Bilden der hochdichten Monoschicht ein Behandeln der Oberfläche der dielektrischen Schicht mit Hexamethyldisilazan (HMDS) umfasst.
  12. Verfahren nach Anspruch 10, wobei das Bilden der hochdichten Monoschicht ein Behandeln der Oberfläche der dielektrischen Schicht mit Trimethylsilyldiethylamin (TMSDEA) umfasst.
  13. Verfahren nach Anspruch 10, wobei das Bilden der hochdichten Monoschicht ein Behandeln der Oberfläche der dielektrischen Schicht mit Trimethylsilylacetat (OTMSA) umfasst.
  14. Verfahren nach Anspruch 10, wobei die hochdichte Monoschicht Si(CH3)3 umfasst.
  15. Integrierte Schaltkreisstruktur, umfassend: – ein Substrat mit einer darauf gebildeten dielektrischen Schicht; und – eine hochdichte Monoschicht oberhalb der dielektrischen Schicht.
  16. Integrierte Schaltkreisstruktur nach Anspruch 15, wobei die hochdichte Monoschicht eine mit Si(CH3)3 abgeschlossene dielektrische Schicht umfasst.
  17. Integrierte Schaltkreisstruktur nach Anspruch 15, wobei die dielektrische Schicht aus einem Low-k Material gebildet ist.
  18. Integrierte Schaltkreisstruktur nach Anspruch 15, wobei die dielektrische Schicht aus einem Ultra-Low-k-Material gebildet ist.
  19. Integrierte Schaltkreisstruktur nach Anspruch 15, ferner umfassend eine sich durch die hochdichte Monoschicht und in die dielektrische Schicht hinein erstreckende Leiterbahn umfasst.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460997B2 (en) * 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
US9613862B2 (en) 2015-09-02 2017-04-04 International Business Machines Corporation Chamferless via structures
CN105552023A (zh) * 2016-02-26 2016-05-04 上海华力微电子有限公司 提高钴阻挡层沉积选择性的方法
US10475825B2 (en) * 2018-03-05 2019-11-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. TFT backplane and manufacturing method thereof
CN110534423B (zh) * 2019-09-19 2021-10-26 武汉新芯集成电路制造有限公司 半导体器件及其制作方法
US11342222B2 (en) 2019-09-26 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned scheme for semiconductor device and method of forming the same
CN112712764B (zh) * 2019-10-24 2022-09-02 深圳市百柔新材料技术有限公司 显示面板的制造方法
US11901228B2 (en) 2021-03-31 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned scheme for semiconductor device and method of forming the same
KR20230003836A (ko) * 2021-06-30 2023-01-06 한국알박(주) Pvd 방법을 통한 저저항 재료의 비저항 및 결정성 제어 방법

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330569A (en) * 1979-05-25 1982-05-18 Ncr Corporation Method for conditioning nitride surface
KR970009612B1 (ko) * 1993-01-25 1997-06-14 마쯔시다 덴기 산교 가부시끼가이샤 반도체장치의 제조방법
US5429673A (en) * 1993-10-01 1995-07-04 Silicon Resources, Inc. Binary vapor adhesion promoters and methods of using the same
CA2205549A1 (en) * 1994-11-22 1996-05-30 Craig M. Stauffer Non-aminic photoresist adhesion promoters for microelectronic applications
US5998103A (en) * 1998-04-06 1999-12-07 Chartered Semiconductor Manufacturing, Ltd. Adhesion promotion method employing glycol ether acetate as adhesion promoter material
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
JP4752108B2 (ja) * 2000-12-08 2011-08-17 ソニー株式会社 半導体装置およびその製造方法
US6348407B1 (en) 2001-03-15 2002-02-19 Chartered Semiconductor Manufacturing Inc. Method to improve adhesion of organic dielectrics in dual damascene interconnects
US6716770B2 (en) 2001-05-23 2004-04-06 Air Products And Chemicals, Inc. Low dielectric constant material and method of processing by CVD
JP4246640B2 (ja) 2002-03-04 2009-04-02 東京エレクトロン株式会社 ウェハ処理において低誘電率材料を不動態化する方法
US6677251B1 (en) * 2002-07-29 2004-01-13 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a hydrophilic surface on low-k dielectric insulating layers for improved adhesion
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
US6939800B1 (en) * 2002-12-16 2005-09-06 Lsi Logic Corporation Dielectric barrier films for use as copper barrier layers in semiconductor trench and via structures
US20040152296A1 (en) 2003-02-04 2004-08-05 Texas Instruments Incorporated Hexamethyldisilazane treatment of low-k dielectric films
JP4342895B2 (ja) * 2003-10-06 2009-10-14 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US6878616B1 (en) * 2003-11-21 2005-04-12 International Business Machines Corporation Low-k dielectric material system for IC application
US7037823B2 (en) * 2004-04-20 2006-05-02 Texas Instruments Incorporated Method to reduce silanol and improve barrier properties in low k dielectric ic interconnects
US7244631B1 (en) * 2004-06-21 2007-07-17 Silicon Light Machines Corporation MEMS surface modification for passive control of charge accumulation
JP4903373B2 (ja) 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4619747B2 (ja) * 2004-11-01 2011-01-26 株式会社東芝 半導体装置の製造方法
US7265437B2 (en) 2005-03-08 2007-09-04 International Business Machines Corporation Low k dielectric CVD film formation process with in-situ imbedded nanolayers to improve mechanical properties
US8039049B2 (en) 2005-09-30 2011-10-18 Tokyo Electron Limited Treatment of low dielectric constant films using a batch processing system
US7947579B2 (en) 2006-02-13 2011-05-24 Stc.Unm Method of making dense, conformal, ultra-thin cap layers for nanoporous low-k ILD by plasma assisted atomic layer deposition
KR100776159B1 (ko) 2006-08-31 2007-11-12 동부일렉트로닉스 주식회사 이미지 센서 소자의 컬러필터 제조 방법
KR100816498B1 (ko) 2006-12-07 2008-03-24 한국전자통신연구원 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법
US8242028B1 (en) * 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
FR2926162B1 (fr) * 2008-01-03 2017-09-01 Centre Nat De La Rech Scient - Cnrs Procede de modification localisee de l'energie de surface d'un substrat
US7830010B2 (en) * 2008-04-03 2010-11-09 International Business Machines Corporation Surface treatment for selective metal cap applications
US7838425B2 (en) * 2008-06-16 2010-11-23 Kabushiki Kaisha Toshiba Method of treating surface of semiconductor substrate
DE102009023378B4 (de) * 2009-05-29 2013-11-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Wiederherstellung einer hydrophoben Oberfläche empfindlicher dielektrischer Materialen mit kleinem ε in Mikrostrukturbauelementen
CN102148190A (zh) * 2010-02-09 2011-08-10 中芯国际集成电路制造(上海)有限公司 制作半导体互连结构的方法
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
TWI529808B (zh) * 2010-06-10 2016-04-11 Ａｓｍ國際股份有限公司 使膜選擇性沈積於基板上的方法
DE102010040071B4 (de) * 2010-08-31 2013-02-07 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
JP2012238811A (ja) * 2011-05-13 2012-12-06 Toshiba Corp 半導体不揮発性記憶装置およびその製造方法
US20130052366A1 (en) * 2011-08-24 2013-02-28 Giin-Shan Chen Nano-seeding via dual surface modification of alkyl monolayer for site-controlled electroless metallization
KR101997073B1 (ko) * 2012-06-11 2019-10-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8927388B2 (en) * 2012-11-15 2015-01-06 United Microelectronics Corp. Method of fabricating dielectric layer and shallow trench isolation
US8946036B2 (en) * 2012-12-07 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming dielectric films using a plurality of oxidation gases
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
US9460997B2 (en) * 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices

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