DE102014209002A1 - Verfahren zum Herstellen integrierter Schaltungen - Google Patents

Verfahren zum Herstellen integrierter Schaltungen Download PDF

Info

Publication number
DE102014209002A1
DE102014209002A1 DE102014209002.4A DE102014209002A DE102014209002A1 DE 102014209002 A1 DE102014209002 A1 DE 102014209002A1 DE 102014209002 A DE102014209002 A DE 102014209002A DE 102014209002 A1 DE102014209002 A1 DE 102014209002A1
Authority
DE
Germany
Prior art keywords
layer
depositing
ild layer
ild
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102014209002.4A
Other languages
English (en)
Inventor
Oliver Mieth
Carsten Peters
Torsten Huisinga
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102014209002A1 publication Critical patent/DE102014209002A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es werden Verfahren zum Herstellen integrierter Schaltungen bereitgestellt. In einem Beispiel umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Verdichten eines oberen Oberflächenbereichs einer ILD-Schicht aus dielektrischem Material, die eine Metallisierungsschicht über einem Halbleitersubstrat überlagert, um eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden. Die verdichtete Oberflächenschicht und die ILD-Schicht werden durchgeätzt, um eine Metallleitung der Metallisierungsschicht freizulegen.

Description

  • Technisches Gebiet
  • Das technische Gebiet betrifft im Allgemeinen Verfahren zum Herstellen integrierter Schaltungen und insbesondere Verfahren zum Herstellen Integrierter Schaltungen mit einem Bilden einer Back-and-of-the-line-Verbindungsstruktur bei Verringerung, Minimierung oder Verhinderung von einer Bildung von Aussparungen in der Verbindungsstruktur.
  • Hintergrund
  • Integrierte Schaltungen (ICs) umfassen typischerweise eine Mehrzahl von Halbleitervorrichtungen und eine Verbindungsverdrahtung. Häufig werden Netzwerke aus einer Metallverbindungsverdrahtung zur Verbindung der Halbleitervorrichtungen des Halbleiterbereichs des Substrats verwendet. Mehrere Ebenen der Metallverbindungsverdrahtung bilden eine Mehrzahl von Metallisierungsschichten über dem Halbleiterbereich des Substrats und sind miteinander verbunden, um eine Back-and-of-the-line („BEOL”)-Verbindungsstruktur zu bilden. Innerhalb einer solchen Struktur verlaufen Metallleitungen in den Metallisierungsschichten parallel zum Substrat und leitfähige Durchkontaktierungen verlaufen zwischen den Metallisierungsschichten senkrecht zum Substrat, um die Metallleitungen zu verbinden.
  • Ein hohes Leistungsvermögen gegenwärtiger ICs kann unter Verwendung eines höchst leitfähigen Metalls, wie z. B. Kupfer, als Verbindungsmetall der BEOL-Verbindungsstruktur erreicht werden, die auch ein dielektrisches Material mit niedriger Dielektrizitätskonstante (low-k-Dielektrikum) als Zwischenebenendielektrikumsschicht (ILD-Schicht) oder -schichten verwendet. Unter „low-k” wird verstanden, dass die Dielektrizitätskonstante eines bestimmten dielektrischen Materials kleiner ist als die von Siliziumdioxid. Die low-k-Eigenschaften des low-k dielektrischen Materials werden durch Bereitstellen einer Porosität (beispielsweise Luft) in einem dielektrischen Material, wie z. B. Siliziumdioxid, zur Bildung eines porösen dielektrischen Materials ausgebildet.
  • Die herkömmliche Herstellung von BEOL-Verbindungsstrukturen umfasst ein Bilden einer ILD-Schicht aus z. B. einem porösen dielektrischen Material, das ein Halbleitersubstrat überlagert. Zum Schutz der ILD-Schicht wird eine die ILD-Schicht überlagernde Deckschicht abgeschieden. Die Deckschicht ist typischerweise eine Schicht aus einem nicht porösen dichten Material, wie z. B. SiON oder dergleichen. Dann wird eine die Deckschicht überlagernde Hartmaskenschicht abgeschieden und strukturiert. Unter Verwendung der strukturierten Hartmaskenschicht als Ätzmaske werden Durchkontkaktierungslöcher und Metallleitungsgräben durch die Deckschicht in die ILD-Schicht geätzt. Dann werden die Durchkontaktierungslöcher und Metallleitungsgräben mit einem leitfähigen Metall gefüllt, um die leitfähigen Durchkontaktierungen und Metallleitungen zu bilden, die einen Teil der BEOL-Verbindungsstruktur bilden. Während des Ätzprozesses können unglücklicherweise vor dem Füllen mit dem leitfähigen Metall Hinterschnitte und/oder Wölbungen unterhalb der Deckschicht entlang der Seitenwände der ILD-Schicht auftreten, die die Durchkontaktierungslöcher und/oder Metallleitungsgräben festlegen, da die seitliche Ätzrate der sehr viel dichteren unporösen Deckschicht typischerweise wesentlich geringer ist (bspw. langsamere seitliche Ätzrate) als die seitliche Ätzrate der relativ porösen ILD-Schicht. Die ILD-Schicht wird leichter in einer seitlichen Richtung geätzt als die Deckschicht, was zu Bereichen der Deckschicht führt, die an den Seitenwänden der ILD-Schicht auskragen. Diese Hinterschnitte und/oder Wölbungszustände können mit einem leitfähigen Metall schwer zu füllen sein und es können sich in der BEOL-Verbindungsstruktur aufgrund einer unvollständigen Metallfüllung der Durchkontaktierungslöcher und Metallleitungsgräben Aussparungen bilden. Diese Aussparungen sind unerwünscht und können eine Anzahl von Problemen einschließlich einer Zunahme des Widerstands der BEOL-Verbindungsstruktur hervorrufen.
  • Demzufolge ist es wünschenswert, Verfahren zum Herstellen integrierter Schaltungen mit einem Bilden einer Back-and-of-the-line-Verbindungsstruktur bei gleichzeitiger Verringerung, Minimierung oder Verhinderung der Bildung von Aussparungen in der Verbindungsstruktur bereitzustellen. Weiterhin werden andere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung und den beiliegenden Ansprüchen zusammen mit den beigefügten Figuren und diesem Hintergrund ersichtlich.
  • Kurze Zusammenfassung
  • Es werden hierin Verfahren zum Herstellen integrierter Schaltungen bereitgestellt. Gemäß einer beispielhaften Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Verdichten eines oberen Oberflächenbereichs einer ILD-Schicht aus dielektrischem Material, das eine Metallisierungsschicht über einem Halbleitersubstrat überlagert, um eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden. Die verdichtete Oberflächenschicht und die ILD-Schicht werden durchgeätzt, um eine Metallleitung der Metallisierungsschicht freizulegen.
  • Gemäß einer anderen beispielhaften Ausführungsform wird ein Verfahren zum Herstellen einer integrierten Schaltung bereitgestellt. Das Verfahren umfasst ein Bereitstellen einer ersten ILD-Schicht aus dielektrischem Material, das ein Halbleitersubstrat überlagert, und einer ersten Metallisierungsschicht, die in der ersten ILD-Schicht angeordnet ist. Die erste Metallisierungsschicht umfasst eine erste Metallleitung. Es wird eine die erste ILD-Schicht überlagernde zweite ILD-Schicht aus dielektrischem Material gebildet. Ein oberer Oberflächenbereich der zweiten ILD-Schicht wird einem Plasmabehandlungsprozess ausgesetzt, um den oberen Oberflächenbereich zu verdichten und eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden. Durch die verdichtete Oberflächenschicht und die zweite ILD-Schicht wird ein Durchkontaktierungsloch geätzt, um die erste Metallleitung freizulegen.
  • In einer anderen beispielhaften Ausführungsform wird ein Verfahren zum Herstellen einer integrierten Schaltung bereitgestellt. Das Verfahren umfasst ein Bereitstellen einer ersten ILD-Schicht aus dielektrischem Material, das ein Halbleitersubstrat überlagert, und einer ersten Metallisierungsschicht, die in der ersten ILD-Schicht angeordnet ist und eine erste Metallleitung umfasst. Es wird eine die erste ILD-Schicht überlagernde zweite ILD-Schicht aus dielektrischem Material gebildet. Ein oberer Oberflächenbereich der zweiten ILD-Schicht wird mit Plasma behandelt, um den oberen Oberflächenbereich zu verdichten und eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden. Es wird eine die verdichtete Oberflächenschicht überlagernde Hartmaskenschicht abgeschieden und strukturiert, um eine strukturierte Hartmaskenschicht zu bilden. Die verdichtete Oberflächenschicht und die zweite ILD-Schicht werden unter Verwendung der strukturierten Hartmaskenschicht durchgeätzt, um ein Durchkontaktierungsloch zu bilden, das die erste Metallleitung und einen Metallleitungsgraben freilegt, der über dem Durchkontaktierungsloch angeordnet und dazu geöffnet ist. In dem Durchkontaktierungsloch und in dem Metallleitungsgraben werden entsprechend eine Durchkontaktierung und eine zweite Metallleitung gebildet. Die erste und zweite Metallleitung werden durch die Durchkontaktierung miteinander elektrisch verbunden.
  • Kurze Beschreibung der Figuren
  • Die verschiedenen Ausführungsformen werden nachfolgend zusammen mit den folgenden Figuren beschrieben, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und wobei:
  • 1–11 in Querschnittansichten ein Verfahren zum Herstellen einer integrierten Schaltung während verschiedener Herstellungszwischenstufen gemäß einer beispielhaften Ausführungsform zeigen.
  • Detaillierte Beschreibung
  • Die folgende detaillierte Beschreibung ist lediglich von beispielhafter Natur und beabsichtigt keine Beschränkung der verschiedenen Ausführungsformen oder der Anmeldung und Verwendungen davon. Ferner ist keine Begrenzung durch eine Theorie beabsichtigt, die in dem vorangehenden Hintergrund oder in der folgenden detaillierten Beschreibung dargestellt wird.
  • Verschiedene hierin betrachtete Ausführungsformen betreffen Verfahren zum Herstellen integrierter Schaltungen mit einem Bilden einer Back-and-of-the-line (BEOL)-Verbindungsstruktur. Eine Bildung der BEOL-Verbindungsstruktur umfasst ein Bilden einer ILD-Schicht aus dielektrischem Material (bspw. ein relativ poröses dielektrisches Material), das ein Halbleitersubstrat überlagert. Ein oberer Oberflächenbereich der ILD-Schicht wird einem Plasmabehandlungsprozess ausgesetzt, um den oberen Oberflächenbereich zu verdichten und eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden. In einer beispielhaften Ausführungsform ist die verdichtete Oberflächenschicht gegenüber der ILD-Schicht dichter (beispielsweise weniger porös), um einen Schutz der ILD-Schicht während nachfolgender Verarbeitung zu unterstützen, weist jedoch eine Porosität auf, so dass die seitliche Ätzrate der verdichteten Oberflächenschicht im Wesentlichen gleich oder ähnlich der seitlichen Ätzrate der ILD-Schicht ist. Die BEOL-Verbindungsstruktur kann ohne Abscheidung einer dichten, nicht porösen Deckschicht hergestellt werden, die die ILD-Schicht überlagert. Durch die verdichtete Oberflächenschicht und die ILD-Schicht werden ein Durchkontaktierungsloch und ein Metallleitungsgraben geätzt. In dem Durchkontaktierungsloch und dem Metallleitungsgraben wird eine leitfähige Metallfüllung abgeschieden, um entsprechend eine Durchkontaktierung und eine Metallleitung zu bilden. Es hat sich herausgestellt, dass die Seitenwände der ILD-Schicht, die das Durchkontaktierungsloch und den Metallleitungsgraben festlegen, ohne ein im Wesentlichen Hinterschneiden der verdichteten Oberflächenschicht und/oder ohne einer Wölbung relativ zu der verdichteten Oberflächenschicht gebildet werden können, da die seitliche Ätzrate der verdichteten Oberflächenschicht im Wesentlichen gleich oder ähnlich der seitlichen Ätzrate der ILD-Schicht ist. In einer beispielhaften Ausführungsform können das Durchkontaktierungsloch und der Metallleitungsgraben im Wesentlichen mit dem leitfähigen Metall vollständig gefüllt sein, ohne Aussparungen zu bilden.
  • Die 1–11 stellen in Querschnittansichten eine integrierte Schaltung (IC) 10 während verschiedener Herstellungsphasen dar. Die beschriebenen Prozessschritte, Verfahren und Materialien werden lediglich als beispielhafte Ausführungsformen erachtet, um für den Fachmann Verfahren zum Ausführen der Erfindung darzustellen; die Erfindung ist nicht auf diese beispielhaften Ausführungsformen beschränkt. Verschiedene Schritte in der Herstellung von ICs sind bekannt und viele herkömmliche Schritte werden der Kürze halber nur hierin kurz genannt oder vollständig ausgelassen, ohne die bekannten Prozessdetails bereitzustellen.
  • 1 stellt einen Bereich der IC 10 während einer Herstellungszwischenstufe gemäß einer beispielhaften Ausführungsform dar. Der IC 10 umfasst ein Substrat 12, das ein geeignetes Trägermaterial, wie z. B. Silizium oder Silizium basierte Materialien und dergleichen, darstellen kann. Zusätzlich kann der IC 10 eine Halbleiterschicht 14 umfassen, die aus aktiven Gebieten (nicht dargestellt) gebildet wird, in denen eine Mehrzahl von aktiven und/oder passiven Schaltungselementen (nicht dargestellt), wie z. B. Transistoren, Kondensatoren, Widerstände und dergleichen, gebildet werden können. Abhängig von der insgesamt für den IC 10 verwendeten Entwurfsstrategie kann das Substrat 12 in einigen Fällen ein im Wesentlichen kristallines Substratmaterial (insbesondere ein Siliziumvollsubstrat) sein, wohingegen in anderen Fällen das Substrat 12 auf Grundlage einer Silizium-auf-Isolator(SOI)-Architektur gebildet werden kann, in der eine vergrabene isolierende Schicht (nicht dargestellt) zwischen der Halbleiterschicht 14 und dem Substrat 12 bereitgestellt sein kann. Es wird angemerkt, dass die Halbleiterschicht 14 andere halbleitende Materialien umfassen kann, wie z. B. Germanium, Kohlenstoff und dergleichen, zusätzlich zu geeigneten Dotierarten, um für die Schaltungselemente den erforderlichen Leitfähigkeitstyp in den aktiven Gebieten bereitzustellen, sogar wenn eine im Wesentlichen Silizium basierte Materialschicht vorgesehen ist. Das Substrat 12 und die Halbleiterschicht 14 bilden zusammen ein Halbleitersubstrat 15 (beispielsweise Substrat mit einem Halbleiterbereich).
  • IC 10 umfasst auch darstellungsgemäß eine Kontaktschicht 16, die über der Halbleiterschicht 14 gebildet sein kann. Die Kontaktschicht 16 kann aus einem geeigneten dielektrischen Material, wie z. B. Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid und dergleichen, gebildet sein und kann eine Mehrzahl von Kontaktdurchkontaktierungen (nicht dargestellt) umfassen, wie bekannt ist. Die Kontaktdurchkontaktierungen stellen typischerweise leitfähige elektrische Verbindungen zwischen einem oder mehreren der verschiedenen Schaltungselementen (nicht dargestellt) bereit, die entlang der Halbleiterschicht 14 angeordnet sind, und den Metallisierungsschichten 17 und 19 bereit (vgl. auch 11). Es wird angemerkt, dass der IC 10 die zwei Metallisierungsschichten 17 und 19 umfassen kann (wie in 11 dargestellt ist) oder abhängig von den insgesamten Vorrichtungsanforderungen mehr als zwei Metallisierungsschichten umfassen kann.
  • Über dem Halbleitersubstrat 15 und der Kontaktschicht 16 weist der IC 10, wie in 1 dargestellt ist, die Metallisierungsschicht 17, die in einer ILD-Schicht 18 aus dielektrischem Material (beispielsweise bekanntes poröses dielektrisches Material) angeordnet ist, eine N-dotierte Silizium-Kohlenstoff(SiCN)-Schicht 20, die die ILD-Schicht 18 überlagert, und eine ILD-Schicht 22 aus dielektrischem Material (beispielsweise poröses dielektrisches Material) auf, das die N-dotierte Silizium-Kohlenstoff(SiCN)-Schicht 20 überlagert. In einer beispielhaften Ausführungsform sind die ILD-Schichten 18 und 22 unabhängig voneinander jeweils relativ dick mit einer Dicke von ca. 200 bis ca. 1500 nm. Die N-dotierte SiCN-Schicht 20 weist eine Dicke von ca. 10 bis ca. 50 nm auf.
  • Die Metallisierungsschicht 17 umfasst eine Mehrzahl von diskreten und beabstandeten Metallleitungen 26 mit einer Metallleitung 28, einer Metallleitung 30 und einer Metallleitung 32. Insbesondere die Metallleitungen 26 bilden einen Teil einer BEOL-Verbindungsstruktur 34, die über der Kontaktschicht 16 angeordnet ist. Jede der Metallleitungen 26 ist aus einer leitfähigen Metallfüllung 36 und einem Liner 38 gebildet. Die leitfähige Metallfüllung 36 ist ein höchst leitfähiges Material, wie z. B. Kupfer, und der Liner 38 umfasst eine oder mehrere Schichten aus einem Liner bildenden Material, wie z. B. Tantal (Ta), Tantalnitrid (TaN), Titan (Ti) und/oder Titannitrid (TiN), um eine Diffusion der leitfähigen Metallfüllung 36 in die ILD-Schicht 18 zu unterdrücken oder verhindern. Während die BEOL-Verbindungsstruktur 34 drei Metallleitungen in 1 zu Darstellungszwecken umfasst, wird angemerkt, dass die BEOL-Verbindungsstruktur 34 eine beliebige Anzahl von Metallleitungen umfassen kann, die zur Verwendung in der IC 10 geeignet sind.
  • Der dargestellte Bereich der BEOL-Verbindungsstruktur 34 kann auf Grundlage bekannter Techniken gebildet werden. In einer beispielhaften Ausführungsform wird die ILD-Schicht 18 durch Abscheiden eines dielektrischen Materials, wie z. B. Siliziumdioxid oder dergleichen, welches einige Verunreinigungen (beispielsweise Kohlenstoff oder dergleichen) umfasst, gebildet, wobei das abgeschiedene dielektrische Material die Kontaktschicht 16 überlagert. Die Abscheidung des dielektrischen Materials kann unter Verwendung eines chemischen Gasphasenabscheidungs(CVD)-Prozesses und Behandeln des dielektrischen Materials, beispielsweise mit UV-Strahlung, zum Ausgasen der Verunreinigungen und zum Bilden einer Porosität in der ILD-Schicht 18 gebildet werden, um die Dielektrizitätskonstante des dielektrischen Materials weiter zu erniedrigen. Die obere Oberfläche der ILD-Schicht 18 wird unter Verwendung eines chemisch-mechanischen Planarisierungsprozesses(CMP)-Prozess planarisiert. Als nächstes wird die ILD-Schicht 18 strukturiert und unter Verwendung von z. B. einem Trockenätzprozess zur Bildung von Metallleitungsgräben geätzt, die dann durch Abscheiden eines Liner bildenden Materials bzw. Materialien und der leitfähigen Metallfüllung 36 in die Metallleitungsgräben unter Verwendung eines physikalischen Gasphasenabscheidungs(PVD)-Prozesses (oder eines Atomlagenabscheidungs(ALD)-Prozesses) und bzw. eines elektrochemischen Galvanisier(ECP)-Prozesses zur Bildung der Metallleitungen 26 gefüllt werden. Jegliche Aufwerfungen werden durch CMP entfernt. Als Nächstes wird die N-dotierte SiCN-Schicht 20 abgeschieden, wobei diese die ILD-Schicht 18 und die Metallleitungen 26 überlagert. Die Abscheidung erfolgt unter Verwendung eines CVD-Prozesses. Die ILD-Schicht 22 wird dann (beispielsweise durch Abscheiden und Behandeln eines dielektrischen Materials gemäß obiger Beschreibung mit Bezug auf die ILD-Schicht 18) über der N-dotierten SiCN-Schicht 20 gefolgt durch CMP zum Freilegen eines oberen Oberflächenbereichs 40 der ILD-Schicht 22 gebildet.
  • 2 stellt den IC 10 während einer weiter fortgeschrittenen Herstellungsphase gemäß einer beispielhaften Ausführungsform dar. Der obere Oberflächenbereich 40 der ILD-Schicht 22 wird einem Plasmabehandlungsprozess 41 ausgesetzt, um den oberen Oberflächenbereich 40 zu verdichten und eine verdichtete Oberflächenschicht 42 aus dielektrischem Material zu bilden. In einer beispielhaften Ausführungsform ist der Plasmabehandlungsprozess 41 ein reaktiver Ionenätz(RIE)-Prozess, der beispielsweise (Helium) He-Ionen bildet, die den oberen Oberflächenbereich 40 bombardieren und die Porosität des oberen Oberflächenbereichs 40 durch Reduzieren der Größe der Poren im dielektrischen Material zur Bildung der verdichteten Oberflächenschicht 42 verringern. Es können auch von Helium verschiedene andere Precursorgase für den Plasmabehandlungsprozess verwendet werden, sofern die sich ergebenden Ionen den oberen Oberflächenbereich 40 der ILD-Schicht 22 verdichten, anstatt zu ätzen oder anderweitig im Wesentlichen den oberen Oberflächenbereich (40) entfernen. In einer beispielhaften Ausführungsform weist die verdichtete Oberflächenschicht 42 eine seitliche Ätzrate auf, die im Wesentlichen gleich oder ähnlich der seitlichen Ätzrate der ILD-Schicht 22 ist, die unter der verdichteten Oberflächenschicht 42 angeordnet ist. In einer beispielhaften Ausführungsform weist die verdichtete Oberflächenschicht 42 eine Dicke von ca. 1 bis ca. 20 nm auf, wie z. B. von ca. 5 bis ca. 15 nm. Beispielsweise von ca. 7 bis ca. 13 nm.
  • Der Prozess wird fortgesetzt, wie in den 3 bis 5 dargestellt ist, durch Abscheiden und Strukturieren einer Hartmaskenschicht 44, so dass eine strukturierte Hartmaskenschicht 46 gebildet wird, die die verdichtete Oberflächenschicht 42 überlagert. In einer beispielhaften Ausführungsform ist die Hartmaskenschicht 44 eine Metallhartmaskenschicht, die aus Titaniumnitrid (TiN) gebildet wird. Die strukturierte Hartmaskenschicht 46 kann unter Verwendung bekannter Abscheidungs-, Lithografie- und Ätztechniken gebildet werden.
  • Die strukturierte Hartmaskenschicht 46 wird als Ätzmaske verwendet und ein Durchkontaktierungsloch 48 wird durch die verdichtete Oberflächenschicht 42, die ILD-Schicht 22 und die N-dotierte SiCN-Schicht 20 geätzt, um die Metallleitung 28 freizulegen. Das Durchkontaktierungsloch 48 kann unter Verwendung bekannter Ätztechniken gebildet werden, wie z. B. einem Trockenätzprozess (beispielsweise einem Plasmaätzprozess). In einer beispielhaften Ausführungsform sind die Seitenwände 50 des Durchkontaktierungslochs 48 relativ gerade (beispielsweise nicht gebogen und verjüngend oder nach innen geneigt) und Bereiche der verdichteten Oberflächenschicht 42 kragen an der ILD-Schicht 22 nicht aus, so dass ein Hinterschnittzustand in der darunterliegenden ILD-Schicht 22 hervorgerufen wird, da die seitliche Ätzrate der verdichteten Oberflächenschicht 42 im Wesentlichen gleich oder ähnlich der seitlichen Ätzrate der ILD-Schicht 22 ist.
  • Der Prozess wird fortgeführt, wie in den 6 bis 7 dargestellt ist, mittels eines weiteren Strukturierens der strukturierten Hartmaskenschicht 46, um eine strukturierte Hartmaskenschicht 52 zu bilden. Die strukturierte Hartmaskenschicht 52 wird als Ätzmaske verwendet und die verdichtete Oberflächenschicht 42 und die ILD-Schicht 22 werden weiterhin geätzt, um Bereiche der verdichteten Oberflächenschicht 42 und obere Bereiche der ILD-Schicht 22 neben dem Durchkontaktierungsloch 48 zu entfernen, so dass ein Metallleitungsgraben 54 gebildet wird. Der Metallleitungsgraben 54 kann unter Verwendung bekannter Ätztechniken gebildet werden, wie z. B. einem Trockenätzprozess. In einer beispielhaften Ausführungsform sind die Seitenwände 56 des Metallleitungsgraben 54 darstellungsgemäß relativ gerade (beispielsweise nicht gebogen und verjüngend oder nach innen geneigt) und Bereiche der verdichteten Oberflächenschicht 42 kragen an der ILD-Schicht 22 nicht aus, um einen Hinterschnittzustand in der darunterliegenden ILD-Schicht 22 zu bilden, da die seitliche Ätzrate der verdichteten Oberflächenschicht 42 im Wesentlichen gleich oder ähnlich der seitlichen Ätzrate der ILD-Schicht 22 ist.
  • In einer alternativen Ausführungsform hinsichtlich der 3 und 7 kann der Metallleitungsgraben 54 vor der Bildung des Durchkontaktierungslochs 48 mittels Abscheiden und Strukturieren der Hartmaskenschicht 44, so dass die strukturierte Hartmaskenschicht 52 gebildet wird, und einem nachfolgenden Ätzen gebildet werden, so dass der Metallleitungsgraben 54 gebildet wird. Als Nächstes kann eine Schicht aus Fotolack abgeschieden und strukturiert werden, die die verdichtete Oberflächenschicht 42 überlagert, und der Metallleitungsgraben 54 und das Durchkontaktierungsloch 48 werden unter Verwendung der strukturierten Fotolackschicht als Ätzmaske geätzt.
  • 8 stellt den Bereich des IC 10 während einer weiteren fortgeschrittenen Herstellungsphase gemäß einer beispielhaften Ausführungsform dar. Ein Liner bildendes Material bzw. Materialien werden eine obere Oberfläche der strukturierten Hartmaskenschicht 52, die Seitenwände 50 und 56 der ILD-Schicht 22, die das Durchkontaktierungsloch 48 und die Metallleitung 54 festlegen, und einer oberen Oberfläche der Metallleitung 28 überlagernd abgeschieden, um einen Liner 58 zu bilden. In einer beispielhaften Ausführungsform umfasst das Liner bildende Material bzw. Materialien Ta, TaN, Ti und/oder TiN und wird unter Verwendung eines PVD-Prozesses, eines ALD-Prozesses oder dergleichen abgeschieden.
  • Der Prozess wird gemäß der Darstellung in 9 mittels Abscheiden einer Kupfersaatschicht 60 fortgesetzt, die den Liner 58 überlagert. In einer beispielhaften Ausführungsform wird die Kupfersaatschicht 60 unter Verwendung eines PVD-Prozesses abgeschieden. Eine leitfähige Metallfüllung 62 (beispielsweise Kupfer oder eine Kupferlegierung) wird dann die Kupfersaatschicht 60 überlagernd abgeschieden, um im Durchkontaktierungsloch 48 und im Metallleitungsgraben 54 eine Durchkontaktierung 64 und eine Metallleitung 66 zu bilden, so dass die Metallisierungsschicht 19 festgelegt wird. In einer beispielhaften Ausführungsform können das Durchkontaktierungsloch 48 und der Metallleitungsgraben 54 mit der leitfähigen Metallfüllung 62 ohne die Bildung von Aussparungen gefüllt werden, da die Seitenwände 50 und 56 der ILD-Schicht 22, die das Durchkontaktierungsloch 48 und den Metallleitungsgraben 54 festlegen, ohne im Wesentlichen einen Hinterschnitt der verdichteten Oberflächenschicht 42 und/oder ohne eine Ausbauchung relativ zu der verdichteten Oberflächenschicht 42 zu bilden.
  • Der Prozess wird durch Planarisieren des IC 10 unter Verwendung eines CMP-Prozesses fortgesetzt, um jede übermäßige leitfähige Metallfüllung 62, die strukturierte Hartmaskenschicht 52 und die verdichtete Oberflächenschicht 42 zu entfernen, wie in 10 dargestellt ist. In einer beispielhaften Ausführungsform entfernt der CMP-Prozess zusätzlich ca. 5 bis 20 nm an dielektrischem Material von einem oberen Bereich der ILD-Schicht 22 unterhalb der verdichteten Oberflächenschicht 42. Eine N-dotierte SiCN-Schicht 65 wird dann die ILD-Schicht 22 überlagernd abgeschieden, wie in 11 dargestellt ist.
  • Folglich werden Verfahren zum Herstellen integrierter Schaltungen beschrieben. In einer beispielhaften Ausführungsform wird eine integrierte Schaltung durch Verdichten eines oberen Oberflächenbereichs einer ILD-Schicht aus dielektrischem Material hergestellt, die eine Metallisierungsschicht über einem Halbleitersubstrat überlagert, um eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden. Die verdichtete Oberflächenschicht und die ILD-Schicht werden durchgeätzt, um die erste Metallleitung der Metallisierungsschicht freizulegen. Eine Durchkontaktierung und eine zweite Metallleitung werden im Durchkontaktierungsloch bzw. Metallleitungsgraben gebildet. Die ersten und zweiten Metallleitungen werden durch die Durchkontaktierung elektrisch verbunden.
  • Während wenigstens eine beispielhafte Ausführungsform in der vorangehend detaillierten Beschreibung dargestellt wurde, wird angemerkt, dass eine große Anzahl von Variationen existiert. Es wird auch angemerkt, dass die beispielhafte Ausführungsform oder beispielhaften Ausführungsformen lediglich Beispiele darstellen und nicht zur Beschränkung des Umfangs, Anwendbarkeit oder Konfiguration der Beschreibung beabsichtigt sind. Die vorangehend detaillierte Beschreibung stellt dem Fachmann eine bequeme Anleitung zur Implementierung einer beispielhaften Ausführungsform der Erfindung bereit. Es wird angemerkt, dass verschiedene Änderungen in der Funktion und Anordnung von Elementen gemacht werden können, die in einer beispielhaften Ausführungsform beschrieben sind, ohne von dem Umfang der Erfindung abzuweichen, wie in dem beigefügten Ansprüchen ausgeführt ist.

Claims (20)

  1. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Verdichten eines oberen Oberflächenbereichs einer ILD-Schicht aus dielektrischem Material, die eine Metallisierungsschicht über einem Halbleitersubstrat überlagert, um eine verdichtete Oberflächenschicht aus dielektrischem Material zu bilden; und Ätzen durch die verdichtete Oberflächenschicht und die ILD-Schicht zum Freilegen einer Metallleitung der Metallisierungsschicht.
  2. Verfahren nach Anspruch 1, wobei das Verdichten ein Anwenden eines Plasmabehandlungsprozesses auf den oberen Oberflächenbereich umfasst.
  3. Verfahren nach Anspruch 2, wobei das Anwenden ein Anwenden eines reaktiven Ionenätz(RIE)-Prozesses als Plasmabehandlungsprozess auf den oberen Oberflächenbereich umfasst.
  4. Verfahren nach Anspruch 2, wobei das Anwenden ein Bombardieren des oberen Oberflächenbereichs mit He-Ionen unter Verwendung des Plasmabehandlungsprozesses zum Verdichten des oberen Oberflächenbereichs umfasst.
  5. Verfahren nach Anspruch 1, wobei das Verdichten ein Bilden der verdichteten Oberflächenschicht mit einer Dicke von 1 bis 20 nm umfasst.
  6. Verfahren zum Herstellen einer integrierten Schaltung, umfassend: Bereitstellen einer ersten ILD-Schicht aus dielektrischem Material, die ein Halbleitersubstrat überlagert, und eine erste Metallisierungsschicht, die in der ersten ILD-Schicht angeordnet ist und die erste Metallleitung Bilden einer zweiten ILD-Schicht aus dielektrischem Material, die die erste ILD-Schicht überlagert; Anwenden eines Plasmabehandlungsprozesses auf einen oberen Oberflächenbereich der zweiten ILD-Schicht zum Verdichten des oberen Oberflächenbereichs und zum Bilden einer verdichteten Oberflächenschicht aus dielektrischem Material; und Ätzen eines Durchkontaktierungslochs durch die verdichtete Oberflächenschicht und die zweite ILD-Schicht zum Freilegen der ersten Metallleitung.
  7. Verfahren nach Anspruch 6, ferner umfassend ein Ätzen der verdichteten Oberflächenschicht und eines oberen Bereichs der zweiten ILD-Schicht unter der verdichteten Oberflächenschicht und neben dem Durchkontaktierungsloch zum Bilden eines Metallleitungsgrabens der über dem Durchkontaktierungsloch angeordnet und demgegenüber geöffnet ist.
  8. Verfahren nach Anspruch 7, ferner umfassend ein Bilden eines Liners im Durchkontaktierungsloch und im Metallleitungsgraben.
  9. Verfahren nach Anspruch 8, wobei das Bilden des Liners ein Abscheiden eines Liner bildenden Materials unter Verwendung eines physikalischen Gasphasenabscheidungs(PVD)-Prozesses oder eines Atomlagenabscheidungs(ALD)-Prozesses ist.
  10. Verfahren nach Anspruch 8, ferner umfassend ein Abscheiden einer leitfähigen Metallsaatschicht im Durchkontaktierungsloch und Metallleitungsgraben über dem Liner.
  11. Verfahren nach Anspruch 10, wobei das Abscheiden der leitfähigen Metallsaatschicht ein Abscheiden der leitfähigen Metallsaatschicht unter Verwendung eines physikalischen Gasphasenabscheidungs(PVD)-Prozesses ist.
  12. Verfahren nach Anspruch 10, ferner umfassend ein Abscheiden einer leitfähigen Metallfüllung im Durchkontaktierungsloch und Metallleitungsgraben über der leitfähigen Metallsaatschicht.
  13. Verfahren nach Anspruch 12, wobei das Abscheiden der leitfähigen Metallfüllung ein Abscheiden der leitfähigen Metallfüllung unter Verwendung eines elektrochemischen Galvanisier(ECP)-Prozesses ist.
  14. Verfahren nach Anspruch 6, ferner umfassend ein Abscheiden einer N-dotierten Silizium-Kohlenstoff-Schicht, die die erste ILD-Schicht überlagert, wobei das Abscheiden der zweiten ILD-Schicht ein Abscheiden der zweiten ILD-Schicht umfasst, die die N-Dotierte Silizium-Kohlenstoff-Schicht überlagert, und wobei das Ätzen des Durchkontaktierungslochs ein Ätzen des Durchkontaktierungslochs durch die verdichtete Oberflächenschicht, die zweite ILD-Schicht und die N-Dotierte Silizium-Kohlenstoff-Schicht umfasst.
  15. Verfahren zum Herstellen einer integrierten Schaltung, das Verfahren umfassend: Bereitstellen einer ersten ILD-Schicht aus dielektrischem Material, die ein Halbleitersubstrat überlagert, und einer ersten Metallisierungsschicht, die in der ersten ILD-Schicht angeordnet ist und eine erste Metallleitung umfasst; Bilden einer zweiten ILD-Schicht aus dielektrischem Material, die die erste ILD-Schicht überlagert; Plasmabehandeln eines oberen Oberflächenbereichs der zweiten ILD-Schicht zum Verdichten des oberen Oberflächenbereichs und zum Bilden einer verdichteten Oberflächenschicht aus dielektrischem Material; Abscheiden und Strukturieren einer Hartmaskenschicht, die die verdichtete Oberflächenschicht überlagert, um eine strukturierte Hartmaskenschicht zu bilden; Ätzen durch die verdichtet Oberflächenschicht und die zweite ILD-Schicht unter Verwendung der strukturierten Hartmaskenschicht zum Bilden eines Durchkontaktierungslochs, das die erste Metallleitung und einen Metallleitungsgraben freilegt, der über dem Durchkontaktierungsloch angeordnet und demgegenüber geöffnet ist; und Bilden einer Durchkontaktierung und einer zweiten Metallleitung im Durchkontaktierungsloch und dem Metallleitungsgraben, wobei die Durchkontaktierung die ersten und zweiten Metallleitungen elektrisch verbindet.
  16. Verfahren nach Anspruch 15, wobei das Abscheiden der Hartmaskenschicht ein Abscheiden einer Metallhartmaskenschicht umfasst, die die verdichtete Oberflächenschicht überlagert.
  17. Verfahren nach Anspruch 16, wobei das Abscheiden der Hartmaskenschicht ein Abscheiden der Metallhartmaskenschicht mit Titannitrid (TiN) umfasst.
  18. Verfahren nach Anspruch 15, ferner umfassend ein Entfernen der verdichteten Oberflächenschicht nach einem Bilden der Duchkontaktierung und der zweiten Metallleitung unter Verwendung eines CMP-Prozesses.
  19. Verfahren nach Anspruch 18, wobei das Entfernen der verdichteten Oberflächenschicht ein Entfernen der verdichteten Oberflächenschicht und von 5 bis 20 nm einer Tiefe des dielektrischem Materials des oberen Bereichs der zweiten ILD-Schicht unter Verwendung des CMP-Prozesses zum Planarisieren der zweiten ILD-Schicht umfasst.
  20. Verfahren nach Anspruch 18, ferner umfassend ein Abscheiden einer N-dotierten Silizium-Kohlenstoff-Schicht, die die zweite ILD-Schicht überlagert, nach dem Entfernen der verdichteten Oberflächenschicht.
DE102014209002.4A 2014-02-20 2014-05-13 Verfahren zum Herstellen integrierter Schaltungen Withdrawn DE102014209002A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/185,398 2014-02-20
US14/185,398 US9257329B2 (en) 2014-02-20 2014-02-20 Methods for fabricating integrated circuits including densifying interlevel dielectric layers

Publications (1)

Publication Number Publication Date
DE102014209002A1 true DE102014209002A1 (de) 2015-08-20

Family

ID=53758950

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014209002.4A Withdrawn DE102014209002A1 (de) 2014-02-20 2014-05-13 Verfahren zum Herstellen integrierter Schaltungen

Country Status (2)

Country Link
US (1) US9257329B2 (de)
DE (1) DE102014209002A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10541204B2 (en) * 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US9941211B1 (en) 2017-03-24 2018-04-10 International Business Machines Corporation Reducing metallic interconnect resistivity through application of mechanical strain
KR102331718B1 (ko) * 2017-06-08 2021-11-26 삼성전자주식회사 반도체 장치 제조 방법
KR20200016472A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10784151B2 (en) * 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109155A1 (en) * 2008-11-05 2010-05-06 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnect integration

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013143392A (ja) * 2012-01-06 2013-07-22 Renesas Electronics Corp 多孔質膜の製造方法及び半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109155A1 (en) * 2008-11-05 2010-05-06 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnect integration

Also Published As

Publication number Publication date
US9257329B2 (en) 2016-02-09
US20150235896A1 (en) 2015-08-20

Similar Documents

Publication Publication Date Title
DE102015107271B4 (de) Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE102008016425B4 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE102014115934B4 (de) Zwei-Schritt-Ausbildung von Metallisierungen
DE102008016424B4 (de) Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
DE102008059650B4 (de) Verfahren zur Herstellung einer Mikrostruktur mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE102009012594B4 (de) Durch-Substrat-Via-Halbleiterkomponenten
DE102010029533B3 (de) Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
DE102010002451B4 (de) Verfahren zur Herstellung von Kontaktelementen von Halbleiterbauelementen
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE102012111574A1 (de) Ätzschaden- und esl-freie dual-damaszene metallkontaktstruktur
DE102007020268B3 (de) Halbleiterbauelement und Verfahren zum Verhindern der Ausbildung von elektrischen Kurzschlüssen aufgrund von Hohlräumen in der Kontaktzwischenschicht
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE102007046846A1 (de) Seitenwandschutzschicht
DE102010064289A1 (de) Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
DE102010063780A1 (de) Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität
DE102014209002A1 (de) Verfahren zum Herstellen integrierter Schaltungen
DE102010040071B4 (de) Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
DE102014118991A1 (de) Verbindungsstruktur für Halbleitervorrichtungen
DE102015119536A1 (de) Kondensatoren mit dielektrischen Barriereschichten und Verfahren zu deren Ausbildung
DE102019130124A1 (de) Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
DE102008054068A1 (de) Veringern von Metallhohlräumen in einem metallischen Schichtstapel eines Halbleiterbauelements durch Vorsehen einer dielektrischen Barrierenschicht
DE102008044964B4 (de) Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen
DE102012105304A1 (de) Vorrichtung zur Spannungsreduzierung
DE102009055433B4 (de) Kontaktelemente von Halbleiterbauelementen, die auf der Grundlage einer teilweise aufgebrachten Aktivierungsschicht hergestellt sind, und entsprechende Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R120 Application withdrawn or ip right abandoned