DE102015107271B4 - Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen - Google Patents
Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen Download PDFInfo
- Publication number
- DE102015107271B4 DE102015107271B4 DE102015107271.8A DE102015107271A DE102015107271B4 DE 102015107271 B4 DE102015107271 B4 DE 102015107271B4 DE 102015107271 A DE102015107271 A DE 102015107271A DE 102015107271 B4 DE102015107271 B4 DE 102015107271B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- sub
- etch stop
- metal
- stop layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Integrierte Schaltungsstruktur (100), umfassend:eine erste dielektrische Schicht (30); undeine Ätzstoppschicht (40), umfassend:eine erste Teilschicht (40b), die ein Metallnitrid umfasst, über der ersten dielektrischen Schicht; undeine zweite Teilschicht (40a, 40c), die über oder unter der ersten Teilschicht liegt, wobei die zweite Teilschicht eine Metallverbindung umfasst, die ein Element umfasst, das aus Kohlenstoff und Sauerstoff ausgewählt ist, und mit der ersten Teilschicht in Kontakt steht.
Description
- ALLGEMEINER STAND DER TECHNIK
- In der Technik der integrierten Schaltungen ist ein allgemein verwendetes Verfahren zum Ausbilden von Verbindungsstrukturen, die Metallleitungen und Durchkontaktierungen umfassen, als „Damascene“ bekannt. Im Allgemeinen umfasst dieses Verfahren ein Ausbilden einer Öffnung in einer dielektrischen Schicht unter Verwendung von Fotolithografie und Ätztechniken. Nach dem Ausbilden wird die Öffnung mit Kupfer oder Kupferlegierungen gefüllt. Überschüssiges Kupfer auf der Oberfläche der dielektrischen Schicht wird dann mithilfe eines chemisch-mechanischen Polierprozesses (CMP) entfernt. Das verbleibende Kupfer oder die verbleibende Kupferlegierung bildet Metalldurchkontaktierungen und/oder Metallleitungen.
- Damascene-Prozesse umfassen Dual-Damascene-Prozesse und Single-Damascene-Prozesse. In einem Dual-Damascene-Prozess werden zunächst Gräben und Durchkontaktierungsöffnungen gebildet. Die Durchkontaktierungsöffnungen werden auf leitfähige Merkmale, wie z.B. Metallleitungen, in einer darunterliegenden Schicht ausgerichtet. Die Gräben und die Durchkontaktierungsöffnungen werden anschließend in einem selben Füllprozess gefüllt, um jeweils Metallleitungen bzw. Metalldurchkontaktierungen auszubilden. In einem Single-Damascene-Prozess werden Metallleitungen oder -durchkontaktierungen, jedoch nicht beides, ausgebildet.
- Um Durchkontaktierungsöffnungen in einer dielektrischen Schicht auszubilden, wird ein Ätzprozess durchgeführt, um die darunterliegenden Metallleitungen freizulegen. Um eine übermäßige Überätzung zu verhindern, die die darunterliegenden Metallleitungen beschädigen kann, kann eine Ätzstoppschicht verwendet werden. Der Ätzprozess wird zunächst an der Ätzstoppschicht angehalten, und dann wird ein anderes Ätzgas/eine andere Ätzchemikalie verwendet, um die Ätzstoppschicht durchzuätzen, so dass die darunterliegenden Metallleitungen freigelegt werden. Allgemein verwendete Ätzstoppmaterialien umfassen Siliziumnitrid, Siliciumcarbid, Siliziumcarbonitrid und dergleichen, wie unter anderem die US 2006 / 0 134 906 A1 zeigt.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
-
1 bis12 stellen die Querschnittsansichten von Zwischenstufen während des Ausbildens einer Verbindungsstruktur gemäß einigen Ausführungsformen dar; -
13 stellt eine Querschnittsansicht einer Verbindungsstruktur gemäß einigen Ausführungsformen dar, wobei eine Metallcarbidschicht und eine darüberliegende Metallnitridschicht zusammen eine Ätzstoppschicht bilden; -
14 stellt eine Querschnittsansicht einer Verbindungsstruktur gemäß einigen Ausführungsformen dar, wobei eine Metallnitridschicht und eine darüberliegende Metallcarbidschicht oder Metalloxidschicht zusammen eine Ätzstoppschicht bilden; und -
15 stellt einen Prozessablauf zum Ausbilden einer Verbindungsstruktur gemäß einigen Ausführungsformen dar. - AUSFÜHRLICHE BESCHREIBUNG
- Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
- Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
- Verbindungsstrukturen von integrierten Schaltungen und Verfahren zum Ausbilden von diesen sind gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen der Ausbildung der Verbindungsstrukturen sind dargestellt. Die Abwandlungen der Ausführungsformen sind besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
-
1 bis12 stellen die Querschnittsansichten von Zwischenstufen während des Ausbildens von Verbindungsstrukturen von integrierten Schaltungen gemäß einigen Ausführungsformen dar. Die in1 bis12 gezeigten Schritte sind schematisch ebenfalls im Prozessablauf200 dargestellt, wie in15 gezeigt. In der nachstehenden Besprechung werden die in1 bis12 gezeigten Prozessschritte auch unter Bezugnahme auf die Prozessschritte in15 besprochen. -
1 stellt einen Wafer100 dar, der ein Halbleitersubstrat20 und die auf einer oberen Fläche des Halbleitersubstrats20 ausgebildeten Merkmale umfasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Halbleitersubstrat20 aus einem kristallinen Halbleitermaterial, wie z.B. Silizium, Germanium, Siliziumgermanium, einem III-V-Verbindungshalbleiter, wie z.B. GaAsP, AlInAs, AlGaAs, GaInAs, GalnP, GaInAsP und/oder dergleichen ausgebildet. Das Halbleitersubstrat20 kann ein Bulk-Halbleitersubstrat oder ein SOI-Substrat (Silizium auf einem Isolator) sein. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Wafer
100 zum Ausbilden eines Bauelement-Die verwendet. In diesen Ausführungsformen werden integrierte Schaltungsbauelemente22 an der oberen Fläche des Halbleitersubstrats20 ausgebildet. Beispiele für integrierte Schaltungsbauelemente22 können komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Widerstände, Kondensatoren, Dioden und dergleichen umfassen. Die Einzelheiten von integrierten Schaltungsbauelementen22 sind hier nicht dargestellt. In alternativen Ausführungsformen wird der Wafer100 zum Ausbilden von Interposern verwendet. In diesen Ausführungsformen werden keine aktiven Bauelemente, wie Transistoren und Dioden, an der Oberfläche des Substrats20 ausgebildet. Es können passive Bauelemente, wie Kondensatoren, Widerstände, Induktivitäten oder dergleichen, im Wafer100 ausgebildet werden oder nicht. Das Substrat20 kann auch ein dielektrisches Substrat in den Ausführungsformen sein, in denen der Wafer100 ein Interposer-Wafer ist. Außerdem können Durchkontaktierungen (nicht dargestellt) derart ausgebildet werden, dass sie durch das Substrat20 hindurchführen, um die Komponenten auf den einander gegenüberliegenden Seiten des Substrats20 miteinander zu verbinden. - Eine dielektrische Zwischenschicht (Inter-Layer Dielectric, ILD)
24 wird über dem Halbleitersubstrat20 ausgebildet und füllt den Raum zwischen den Gatestapeln von Transistoren (nicht dargestellt) in integrierten Schaltungsbauelementen22 . In einigen Ausführungsbeispielen umfasst die ILD24 Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), mit Fluor dotiertes Silikatglas (FSG), Tetraethylorthosilicat (TEOS) oder dergleichen. Die ILD24 kann unter Verwendung einer Rotationsbeschichtung, einer FCVD (Flowable Chemical Vapor Deposition) oder dergleichen ausgebildet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die ILD24 unter Verwendung eines Abscheidungsverfahrens, wie z.B. einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD), einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder dergleichen, ausgebildet. - Kontaktstecker
28 werden in der ILD24 ausgebildet und werden für eine elektrische Verbindung mit den integrierten Schaltungsbauelementen22 verwendet. Zum Beispiel können die Kontaktstecker28 Gatekontaktstecker umfassen, die mit den Gateelektroden von Transistoren (nicht dargestellt) in den integrierten Schaltungsbauelementen22 verbunden sind, und sie können und Source-/Drainkontaktstecker umfassen, die mit den Source-/Draingebieten der Transistoren elektrisch verbunden sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Kontaktstecker28 aus einem Material, das aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid ausgewählt ist, aus Legierungen davon und/oder Mehrfachschichten davon ausgebildet. Das Ausbilden der Kontaktstecker28 kann umfassen: Ätzen der ILD24 , um Kontaktöffnungen auszubilden, Einfüllen eines leitfähigen Materials (Einfüllen von leitfähigen Materialien) in die Kontaktöffnungen, bis das leitfähige Material jeweils die Gesamtheit der Kontaktöffnungen füllt, und Durchführen einer Planarisierung (wie z.B. eines chemisch-mechanischen Polierens (CMP)), um die oberen Flächen der Kontaktstecker28 mit der oberen Fläche der ILD24 auf gleiche Höhe zu bringen. - Unter Bezugnahme auf
2 wird eine Ätzstoppschicht26 über der ILD24 und gegebenenfalls den integrierten Schaltungsbauelementen22 ausgebildet. Die Ätzstoppschicht26 kann ein Metallnitrid, ein Metallcarbid, ein Metalloxid und/oder dergleichen umfassen, wobei das Metall Aluminium (Al), Mangan (Mn) Kupfer (Cu) oder Mehrfachschichten davon umfassen kann. Die Ätzstoppschicht26 kann außerdem eine Struktur aufweisen, die der Struktur der anschließend ausgebildeten Ätzstoppschicht40 (wie z.B. jener, die in6 ,13 und14 dargestellt sind) ähnlich ist. Gemäß alternativen Ausführungsformen umfasst die Ätzstoppschicht26 Siliziumcarbid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid oder dergleichen. Die Ätzstoppschicht26 wird aus einem Material gebildet, das gegenüber der darüberliegenden dielektrischen Schicht30 eine hohe Selektivität aufweist, und daher kann die Ätzstoppschicht26 verwendet werden, um das Ätzen der dielektrischen Schicht30 anzuhalten. - In
2 ist außerdem eine dielektrische Schicht30 dargestellt, die nachstehend alternativ als Zwischenmetall-Dielektrikumsschicht (Inter-Metal Dielectric, IMD)30 bezeichnet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die IMD-Schicht30 aus einem Low-k-Dielektrikumsmaterial ausgebildet, das eine dielektrische Konstante (k-Wert) aufweist, die kleiner als ungefähr 3,0, ungefähr 2,5 oder sogar noch kleiner ist. Die IMD-Schicht30 kann Black Diamond (eine eingetragene Marke von Applied Materials), ein kohlenstoffhaltiges Low-k-Dielektrikumsmaterial, Hydrogensilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen umfassen. - Leitfähige Metallleitungen
32 werden in der IMD30 ausgebildet. Der entsprechende Schritt ist außerdem als Schritt202 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen umfassen die Metallleitungen32 Diffusionssperrschichten34 und ein kupferhaltiges Material36 über den Diffusionssperrschichten34 . Die Diffusionssperrschichten34 können Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen und wirken dahingehend, dass sie verhindern, dass Kupfer in dem kupferhaltigen Material36 in die IMD30 diffundiert. Die leitfähigen Leitungen32 werden nachstehend als Metallleitungen32 bezeichnet.2 zeigt, dass sich die Metallleitungen32 in einer unteren Metallschicht befinden, die die Metallschicht direkt über den Kontaktsteckern28 ist. Die dargestellten Metallleitungen32 können außerdem Metallleitungen in einer beliebigen Metallschicht repräsentieren, die sich über der unteren Metallschicht befindet. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden, wie in
3 dargestellt, Metallabdeckschichten38 über den Metallleitungen32 ausgebildet. Der entsprechende Schritt ist außerdem als Schritt204 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Metallabdeckschichten38 Kobalt (Co), Wolfram (W), Tantal (Ta), Nickel (Ni), Molybdän (Mo), Mangan (Mn), Titan (Ti), Eisen (Fe), CoWP, CoB oder Kombinationen davon. Die Metallabdeckschichten38 können selektiv ausgebildet werden, indem ein stromloses Plattieren verwendet wird, während dessen der Wafer100 in eine Plattierungslösung eingetaucht wird. In alternativen Ausführungsformen sind die Metallabdeckschichten38 zum Beispiel eine über den Metallleitungen32 und der IMD-Schicht30 unter Verwendung einer physikalischen Gasphasenabscheidung (PVD), auf die ein fotolithografischer Prozess zum Ätzen der unerwünschten Abschnitte folgt, ausgebildete Abdeckung. - Als Nächstes wird eine Ätzstoppschicht
40 ausgebildet, wie in4 bis6 dargestellt. Erfindungsgemäß umfasst die Ätzstoppschicht40 zwei oder mehr Teilschichten, die aus Metallverbindungen ausgebildet sind, wobei jede der Teilschichten nachstehend alternativ als eine Ätzstoppschicht bezeichnet wird. - Unter Bezugnahme auf
4 wird eine Ätzstoppschicht40a ausgebildet (die eine Teilschicht der Ätzstoppschicht40 ist, wie in6 dargestellt). Der entsprechende Schritt ist außerdem als Schritt206 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Ätzstoppschicht40a ein Metallcarbid. Das Metall in der Ätzstoppschicht40a kann Al, Cu, Mn oder Kombinationen davon umfassen. Demzufolge kann die Ätzstoppschicht40a Aluminiumcarbid, Kupfercarbid, Mangancarbid oder Kombinationen davon umfassen. In einigen Ausführungsbeispielen ist die Ätzstoppschicht40a frei von Stickstoff, oder im Wesentlichen frei von Stickstoff (zum Beispiel mit einem Atomprozentsatz, der kleiner als ein Prozent ist). In alternativen Ausführungsformen umfasst die Ätzstoppschicht40a außerdem Stickstoff und kann daher ein Metallcarbonitrid umfassen. Der Anteil des Stickstoffs in dem Metallcarbonitrid kann klein sein, zum Beispiel mit einem Atomprozentsatz, der kleiner als ungefähr 10 Prozent oder kleiner als ungefähr 5 Prozent ist. Außerdem ist die Ätzstoppschicht40a frei von Sauerstoff. - Die Verfahren zum Ausbilden der Ätzstoppschicht
40a umfassen, und sind nicht beschränkt auf: CVD und Atomlagenabscheidung (ALD). Die DickeT1 der Ätzstoppschicht40a ist kleiner als ungefähr 20 Å und kann im Bereich zwischen ungefähr 5 Å und 20 Å liegen. Die untere Fläche der Ätzstoppschicht40a steht mit den oberen Flächen der IMD-Schicht30 und der Metallabdeckschichten38 in Kontakt. Die Ätzstoppschicht40a weist eine gute Haftung an der IMD-Schicht30 und den Metallabdeckschichten38 auf. - Als Nächstes wird, wie in
5 dargestellt, eine Ätzstoppschicht40b ausgebildet (die ebenfalls eine Teilschicht der Ätzstoppschicht40 ist, wie in6 dargestellt). Der entsprechende Schritt ist außerdem als Schritt208 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Ätzstoppschicht40b ein Metallnitrid. Das Metall in der Ätzstoppschicht40b kann Al, Cu, Mn oder Kombinationen davon umfassen. Demzufolge kann die Ätzstoppschicht40b Aluminiumnitrid, Kupfernitrid, Mangannitrid oder Kombinationen davon umfassen. Das Metall in der Ätzstoppschicht40b kann mit dem Metall in der Ätzstoppschicht40a identisch sein. Dadurch, dass sich ein gleiches Metall in den Ätzstoppschichten40a und40b befindet, kann vorteilhafterweise die Haftung zwischen den Ätzstoppschichten40a und40b verbessert werden, der Ausbildungsprozess kann leichter gestaltet werden und die unerwünschte Wechselwirkung zwischen den Ätzstoppschichten40a und40b kann reduziert werden. Gemäß alternativen Ausführungsformen ist das Metall in der Ätzstoppschicht40b von dem Metall in der Ätzstoppschicht40a verschieden. Die Atomprozentsätze des Metalls und des Stickstoffs in der Ätzstoppschicht40b können gemäß einigen Ausführungsbeispielen zwischen ungefähr 20 Prozent und ungefähr 80 Prozent betragen. Zum Beispiel kann die Ätzstoppschicht40b gemäß einigen Ausführungsbeispielen Al2N3 umfassen. - Die Ätzstoppschicht
40b , wenn sie abgeschieden wird, kann frei von Kohlenstoff und Sauerstoff sein, oder im Wesentlichen frei von Kohlenstoff und Sauerstoff sein, wobei ein Atomprozentsatz von jedem von dem Kohlenstoff und Sauerstoff (falls vorhanden) zum Beispiel weniger als ungefähr 1 Prozent beträgt. - Die Ausbildungsverfahren zum Ausbilden der Ätzstoppschicht
40b umfassen, sind jedoch nicht beschränkt auf: CVD und ALD. Die DickeT2 der Ätzstoppschicht40b ist kleiner als ungefähr 70 Å, und kann im Bereich zwischen ungefähr 5 Å und 70 Ä liegen. Die untere Fläche der Ätzstoppschicht40b kann mit der Ätzstoppschicht40a in Kontakt stehen. - Als Nächstes wird eine Ätzstoppschicht
40c ausgebildet, wie in6 dargestellt. Der entsprechende Schritt ist außerdem als Schritt210 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht40c durch Durchführen einer Behandlung der Ätzstoppschicht40b ausgebildet, so dass eine Schicht an der oberen Fläche der Ätzstoppschicht40b in die Ätzstoppschicht40c umgewandelt wird. Andererseits wird der untere Abschnitt der Ätzstoppschicht40b nicht umgewandelt und bleibt daher weiterhin die Metallnitridschicht. Die Behandlung kann unter Verwendung eines kohlenstoffhaltigen Prozessgases, wie z.B. CHX (wobei x eine Ganzzahl, wie z.B. 1, 2, 3 oder 4 ist), CO2 oder dergleichen durchgeführt werden. Während der Behandlung kann der Wafer100 zum Beispiel auf eine Temperatur im Bereich zwischen ungefähr 200 °C und ungefähr 400 °C erhitzt werden. Die Behandlungsdauer kann im Bereich zwischen ungefähr 5 Sekunden und ungefähr 30 Sekunden liegen. Die Behandlung kann mit eingeschaltetem Plasma durchgeführt werden. Alternativ wird die Behandlung ohne Einschalten von Plasma durchgeführt. - Als Folge der Behandlung der Ätzstoppschicht
40b in dem kohlenstoffhaltigen Prozessgas umfasst die Ätzstoppschicht40c ein Metallcarbonitrid. Je nach dem Metall in der Ätzstoppschicht40b kann das Metallcarbonitrid Aluminiumcarbonitrid, Kupfercarbonitrid, Mangancarbonitrid oder Kombinationen davon sein. In diesen Ausführungsformen ist das Metall in der Ätzstoppschicht40c dieselbe Art Metall wie in der Ätzstoppschicht40b . Außerdem ist das Verhältnis des Atomprozentsatzes des Metalls zum Atomprozentsatz von Stickstoff in der Ätzstoppschicht40a dem der40b gleich. Die DickeT3 der Ätzstoppschicht40c kann gemäß einigen Ausführungsformen kleiner als ungefähr 20 Å sein, und kann zwischen ungefähr 5 Å und ungefähr 20 Å betragen. Da die obere Schicht der Ätzstoppschicht40b in die Ätzstoppschicht40c umgewandelt wird, ist außerdem die Dicke der Ätzstoppschicht40b vonT2 (5 ) aufT4 reduziert. Die DickeT4 kann im Bereich zwischen ungefähr 5Ä und ungefähr 50 Å liegen. Außerdem deuten Versuchsergebnisse an, dass, wenn die Dicke der Metallnitridschicht40b ungefähr 10 Å oder ein wenig kleiner (so klein wie ungefähr 5 Å) ist, sie weiterhin zuverlässig als eine Ätzstoppschicht wirken kann, die das Ätzen der darüberliegenden Low-k-Dielektrikumsschicht anhalten kann. Demzufolge kann die DickeT4 zwischen ungefähr 5 Å und ungefähr 20 Å betragen (und sie kann kleiner sein als ungefähr 10 Å), so dass die Schicht die Funktion des Anhaltens von Ätzen aufweisen kann, während ihre Dicke weiterhin hinreichend klein ist, so dass sie keine bedeutende parasitäre Kapazität in der resultierenden Verbindungsstruktur verursacht. - Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht
40c mithilfe einer Abscheidung, zum Beispiel unter Verwendung von CVD oder ALD, ausgebildet. Demzufolge kann die Ätzstoppschicht40c ein Metallcarbid umfassen, und sie kann frei von Stickstoff, oder im Wesentlichen frei von Stickstoff sein (wobei der Stickstoff einen Atomprozentsatz aufweist, der zum Beispiel kleiner als ungefähr 1 Prozent ist). Alternativ kann die Ätzstoppschicht40c auch als ein Metallcarbonitrid abgeschieden werden. In diesen Ausführungsformen kann das Metall in der Ätzstoppschicht40c mit dem Metall in der Ätzstoppschicht40b identisch oder von ihm verschieden sein, und die DickeT4 kann kleiner als ungefähr 50 Å, kleiner als ungefähr 10 Å sein, oder zwischen ungefähr 5 Å und ungefähr 20 Å betragen. - Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstoppschicht
40c ausgebildet, indem eine Behandlung der Ätzstoppschicht40b unter Verwendung eines sauerstoffhaltigen Prozessgases, wie z.B. O2, durchgeführt wird. Während der Behandlung kann der Wafer100 zum Beispiel auf eine Temperatur im Bereich zwischen ungefähr 200 °C und ungefähr 400 °C erhitzt werden. Die Behandlungsdauer kann im Bereich zwischen ungefähr 5 Sekunden und ungefähr 60 Sekunden liegen. Die Behandlung kann mit eingeschaltetem Plasma durchgeführt werden. Alternativ wird die Behandlung ohne Einschalten von Plasma durchgeführt. - Als Folge der Behandlung der Ätzstoppschicht
40b in dem sauerstoffhaltigen Prozessgas umfasst die resultierende Ätzstoppschicht40c ein Metalloxinitrid. In Abhängigkeit von dem Metall in der Ätzstoppschicht40b kann das Metalloxinitrid Aluminiumoxinitrid, Kupferoxinitrid, Manganoxinitrid oder Kombinationen davon sein. In diesen Ausführungsformen ist das Metall in der Ätzstoppschicht40c dasselbe Metall wie in der Ätzstoppschicht40b . Es ist zu beachten, dass das Metalloxinitrid nicht zum Ausbilden der Ätzstoppschicht40a verwendet wird, da der Sauerstoff in dem Metalloxinitrid die Eignung der Metallabdeckschicht38 zum Verhindern einer Elektromigration verschlechtern kann. Während der Behandlung unter Verwendung des sauerstoffhaltigen Prozessgases wird die untere Schicht der Ätzstoppschicht40b nicht in Metalloxinitrid umgewandelt und bleibt weiterhin eine Metallnitridschicht. In diesen Ausführungsformen können die DickenT1 ,T3 undT4 den Ausführungsformen gleich sein, in denen die Ätzstoppschicht40c Kohlenstoff anstelle von Sauerstoff umfasst. - In der gesamten Beschreibung werden die Ätzstoppschichten
40a ,40b und40c zusammen als Ätzstoppschicht40 bezeichnet. Die Ätzstoppschicht40b kann (nach dem Ausbilden der Ätzstoppschicht40c ) frei von Kohlenstoff und Sauerstoff, oder im Wesentlichen frei von Kohlenstoff und Sauerstoff sein. Zum Beispiel ist ein Atomprozentsatz von jedem von Kohlenstoff und Sauerstoff (falls vorhanden) niedriger als ungefähr 1 Prozent. Außerdem weist die Ätzstoppschicht40b eine Zusammensetzung auf, die von der Zusammensetzung jeder der Ätzstoppschichten40a und40c verschieden ist, wobei entweder die Ätzstoppschicht40b Elemente umfasst, die von den Elementen der Ätzstoppschichten40a und40c verschieden sind, und/oder die Atomprozentsätze der Elemente in der Ätzstoppschicht40b von den Atomprozentsätzen der entsprechenden Elemente in den Ätzstoppschichten40a und40c verschieden sind. - Unter Bezugnahme auf
7 wird eine IMD-Schicht42 über der Ätzstoppschicht40 ausgebildet. Der entsprechende Schritt ist außerdem als Schritt212 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen wird die IMD-Schicht42 aus einem Material ausgebildet, das aus denselben Materialien ausgewählt wird, die zum Ausbilden der IMD-Schicht30 in Frage kommen. Zum Beispiel kann die IMD-Schicht42 aus einem kohlenstoffhaltigen dielektrischen Material, Black Diamond, HSQ, MSQ oder dergleichen ausgebildet werden. Die IMD-Schicht42 kann außerdem einen niedrigen k-Wert aufweisen (low-k) aufweisen, der kleiner als ungefähr 3,0, 2,5 oder 2,0 sein kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der IMD-Schicht42 ein Abscheiden eines porogenhaltigen dielektrischen Materials und anschließendes Durchführen eines Ausheilprozesses, um das Porogen auszutreiben, weswegen die verbleibende IMD-Schicht42 porös ist. - Unter Bezugnahme auf
8 werden Gräben46 und Durchkontaktierungsöffnungen44 in der IMD-Schicht42 ausgebildet. Der entsprechende Schritt ist außerdem als Schritt214 in dem in15 dargestellten Prozessablauf200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Ausbildungsprozess ein Durchführen eines fotolithografischen Prozesses, um die IMD-Schicht42 zu ätzen, damit anfängliche Durchkontaktierungsöffnungen ausgebildet werden, wobei sich die anfänglichen Durchkontaktierungsöffnungen von der oberen Fläche der IMD-Schicht42 zu einer Zwischenebene zwischen der oberen Fläche und der unteren Fläche der IMD-Schicht42 erstrecken. Als Nächstes wird eine Metallhartmaske (nicht dargestellt) ausgebildet und strukturiert, um die Strukturen der Gräben46 zu definieren. Ein anisotropes Ätzen wird dann durchgeführt, um die IMD-Schicht42 zu ätzen, damit die Gräben46 ausgebildet werden. Gleichzeitig mit dem Ausbilden der Gräben46 verlängern sich die Durchkontaktierungsöffnungen nach unter zu der Ätzstoppschicht40 , wodurch eine Durchkontaktierungsöffnung44 ausgebildet wird, wie in8 dargestellt. Der Ätzschritt zum Ausbilden der Gräben46 kann unter Verwendung eines Zeitmodus durchgeführt werden, und kann angehalten werden, nachdem das Ätzen eine vorgegebene Zeit lang durchgeführt wurde. Andere Ätz- und Stopppunkterkennungstechniken werden jedoch ebenfalls betrachtet. In alternativen Ausführungsformen werden die Durchkontaktierungsöffnung44 und die Gräben46 in getrennten fotolithografischen Prozessen ausgebildet. In einem ersten fotolithografischen Prozess wird zum Beispiel die Durchkontaktierungsöffnung44 derart ausgebildet, dass sie sich durchgehend bis zu der Ätzstoppschicht40 erstreckt. In einem zweiten lithografischen Prozess werden die Gräben46 derart ausgebildet, dass sie sich bis zu einer Zwischenebene der IMD42 erstrecken. Die Ätzstoppschicht40 wird dann geätzt, um die darunterliegenden Metallabdeckschichten38 freizulegen. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Ätzen der IMD-Schicht
42 unter Verwendung eines Prozessgases durchgeführt, das Fluor und Kohlenstoff umfasst, wobei Fluor zum Ätzen verwendet wird, während Kohlenstoff ein Polymer bildet, das die Seitenwände der resultierenden Durchkontaktierungsöffnung44 und der Gräben46 schützt. Bei einem geeigneten Fluor-zu-Kohlenstoff-Verhältnis können die Durchkontaktierungsöffnung44 und die Gräben46 erwünschte Profile aufweisen. Zum Beispiel umfassen die Prozessgase für das Ätzen ein fluor- und kohlenstoffhaltiges Gas (Gase), wie z.B. C4F8 und/oder CF4 und ein Trägergas, wie z.B. N2. In alternativen Ausführungsformen umfassen die Prozessgase für das Ätzen CH2F2 und ein Trägergas, wie z.B. N2. - Das Ätzen wird unter Verwendung der Ätzstoppschicht
40 zum Anhalten des Ätzens durchgeführt. Gemäß einigen Ausführungsformen führt die Durchkontaktierungsöffnung44 durch die Ätzstoppschicht40c hindurch und hört an der Ätzstoppschicht40b auf. Das Metallnitrid in der Ätzstoppschicht40 eignet sich gut zum Anhalten des Ätzens der IMD-Schicht42 . Obwohl die Ätzstoppschicht40b sehr dünn, zuweilen einige Ångström bis zu einigen zehn Ängström dick ist, kann sie demzufolge weiterhin das Ätzen wirkungsvoll anhalten. -
9 stellt das Ätzen der Ätzstoppschichten40b und40a dar. Nach dem Ätzen der IMD-Schicht42 wird das Prozessgas gegen ein Prozessgas zum Durchätzen der Ätzstoppschicht40b und der Ätzstoppschicht40a ausgetauscht, so dass die Metallabdeckschicht38 an der resultierenden Durchkontaktierungsöffnung44 freigelegt wird. -
10 stellt das Ausbilden einer leitfähigen Durchkontaktierung48 in der Durchkontaktierungsöffnung44 (9 ) und leitfähiger Leitungen50 in den Gräben46 dar. Der entsprechende Schritt ist außerdem als Schritt216 in dem in15 dargestellten Prozessablauf200 gezeigt. Die Durchkontaktierung48 und die leitfähigen Leitungen50 können Liner52 , wie z.B. Diffusionssperrschichten, Haftungsschichten oder dergleichen, umfassen. Die Liner52 können Titan, Titannitrid, Tantal, Tantalnitrid oder andere Alternativen umfassen. Das innere Material der leitfähigen Leitungen50 über den Linern52 ist ein leitfähiges Material, wie z.B. Kupfer, eine Kupferlegierung, Nickel, Gold, Wolfram, Aluminium oder dergleichen. In einigen Ausführungsformen umfasst das Ausbilden der Durchkontaktierung48 und der leitfähigen Leitungen50 ein Durchführen einer flächigen Abscheidung, um die Liner52 auszubilden, Abscheiden einer dünnen Keimschicht aus Kupfer oder einer Kupferlegierung, und Füllen des Rests der Durchkontaktierungsöffnung44 und der Gräben46 zum Beispiel mithilfe eines Elektroplattierens, eines stromlosen Plattierens, einer Abscheidung oder dergleichen. Ein CMP wird durchgeführt und die Fläche der leitfähigen Leitungen50 und/oder der Liner52 auf gleiche Höhe zu bringen, und um überschüssiges Material von der Oberfläche der IMD-Schicht42 zu entfernen. -
11 stellt das Ausbilden von Metallabdeckschichten54 über den leitfähigen Leitungen50 dar. Die Metallabdeckschichten54 können aus einem Material ausgebildet werden, das aus derselben Gruppe Materialien ausgewählt ist, die zum Ausbilden der Metallabdeckschicht38 in Frage kommen. Außerdem können die Metallabdeckschichten54 unter Verwendung desselben Verfahrens ausgebildet werden wie beim Ausbilden der Metallabdeckschichten38 . - In einem nachfolgenden Schritt wird, wie in
12 dargestellt, eine Ätzstoppschicht56 über den Metallabdeckschichten54 und der IMD-Schicht42 ausgebildet. Die Struktur, die Materialien und die Verfahren zum Ausbilden der Ätzstoppschicht56 sind jenen der Ätzstoppschicht40 ähnlich und werden hier daher nicht wiederholt. Der Prozess kann dann fortgesetzt werden, um mehr Merkmale, wie z.B. IMD-Schichten, Metallleitungen, Durchkontaktierungen und dergleichen oder die Struktur in12 auszubilden. -
13 und14 stellen Wafer100 dar, die die Verbindungsstrukturen gemäß alternativen Ausführungsformen umfassen. Wenn nicht anders angegeben, sind die Materialien und die Verfahren zum Ausbilden der Komponenten in diesen Ausführungsformen im Wesentlichen mit jenen der gleichen Komponenten identisch, die mit gleichen Bezugszeichen in den in1 bis12 dargestellten Ausführungsformen gekennzeichnet sind. Die Einzelheiten hinsichtlich des Ausbildungsprozesses und der Materialien der Komponenten, die in13 und14 dargestellt sind, können somit in der Besprechung der in1 bis12 dargestellten Ausführungsformen gefunden werden. - Die in
13 dargestellte Struktur ist der in11 dargestellten Struktur ähnlich, mit der Ausnahme, dass die Ätzstoppschicht40c (12 ) in diesen Ausführungsformen nicht ausgebildet wird. Die Ätzstoppschichten40a und40b werden ausgebildet. Die Ätzstoppschicht40a steht mit den darunterliegenden Metallabdeckschichten38 und der IMD-Schicht30 in Kontakt. Die Ätzstoppschicht40b steht mit der darüberliegenden IMD-Schicht42 und der Durchkontaktierung48 in Kontakt. - Die in
14 dargestellte Struktur ist auch der in11 dargestellten Struktur ähnlich, mit der Ausnahme, dass die Ätzstoppschicht40a (12 ) in diesen Ausführungsformen nicht ausgebildet wird. Die Ätzstoppschichten40b und40c werden ausgebildet. Die Ätzstoppschicht40b steht mit den darunterliegenden Metallabdeckschichten38 und der IMD-Schicht30 in Kontakt. Die Ätzstoppschicht40c steht mit der darüberliegenden IMD-Schicht42 und der Durchkontaktierung48 in Kontakt. - Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Einige Metallnitride können gute Ätzstoppschichten sein, die das Ätzen der darüberliegenden IMD-Schichten wirkungsvoll anhalten können. Wenn sie als Ätzstoppschichten verwendet werden, können diese Metallnitride demzufolge sehr dünn ausgebildet werden, ohne dass ihre Fähigkeit zum Anhalten des Ätzens geopfert wird. Da die aus Metallnitriden ausgebildete Ätzstoppschicht sehr dünn ist, kann die parasitäre Kapazität, die durch die Ätzstoppschichten verursacht wird, deutlich reduziert werden. Dies ist beim Ausbilden von Schaltungen mit kleinem Integrationsgrad unter Verwendung von 16-nm-Technologie oder darunter vorteilhaft, in denen die durch Ätzstoppschichten verursache parasitäre Kapazität nicht ignoriert werden kann. Metallnitride können jedoch eine mangelhafte Haftung an Low-k-Dielektrikumsmaterialien aufweisen, und können daher Probleme, wie z.B. eine Schichtablösung, mit sich ziehen, wenn sie als Ätzstoppschichten verwendet werden. Durch Ausbilden des Metallcarbonitrids, Metallnitrids oder Metalloxinitrids, so dass sie über und/oder unter der Metallnitridschicht liegen, wird das Haftungsproblem gelöst, da das Metallcarbonitrid, Metallnitrid oder Metalloxinitrid eine gute Haftung sowohl an einer Metallnitrid- als auch an einer Low-k-Dielektrikumsschicht aufweisen. Die Gesamtdicke der mehrschichtigen Ätzstoppschicht ist weiterhin klein, und daher ist die resultierende parasitäre Kapazität klein. Als ein Vergleich brauchen die herkömmlichen Ätzstoppschichten, die aus Siliziumnitrid, Siliciumcarbid, Siliziumcarbonitrid und dergleichen ausgebildet werden, üblicherweise Dicken, die größer als 100 Å sind, um das Ätzen wirkungsvoll anzuhalten. Die entsprechende parasitäre Kapazität ist somit groß.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur eine dielektrische Schicht und eine Ätzstoppschicht. Die Ätzstoppschicht umfasst eine erste Teilschicht, die ein Metallnitrid umfasst, über der ersten dielektrischen Schicht und eine zweite Teilschicht, die über oder unter der ersten Teilschicht liegt. Die zweite Teilschicht umfasst eine Metallverbindung, die ein Element umfasst, das aus Kohlenstoff und Sauerstoff ausgewählt ist, und steht mit der ersten Teilschicht in Kontakt.
- Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur eine erste Low-k-Dielektrikumsschicht und eine Ätzstoppschicht. Die Ätzstoppschicht umfasst eine erste Teilschicht, die ein Metallcarbid umfasst, eine zweite Teilschicht über der ersten Teilschicht, wobei die zweite Teilschicht ein Metallnitrid umfasst, und eine dritte Teilschicht, die über der zweiten Teilschicht liegt, wobei die dritte Teilschicht eine Metallverbindung umfasst, die ein Element umfasst, das aus Kohlenstoff und Sauerstoff ausgewählt ist. Eine zweite Low-k-Dielektrikumsschicht befindet sich über der Ätzstoppschicht. Eine Durchkontaktierung umfasst einen Abschnitt in der zweiten Low-k-Dielektrikumsschicht, wobei die Durchkontaktierung durch die Ätzstoppschicht hindurchführt.
- Gemäß noch anderen alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden einer Ätzstoppschicht über einer ersten dielektrischen Schicht, das ein Ausbilden einer Metallnitridschicht über der ersten dielektrischen Schicht und Durchführen einer Behandlung der Metallnitridschicht unter Verwendung eines sauerstoffhaltigen Gases oder eines kohlenstoffhaltigen Gases umfasst. Eine Schicht an der oberen Fläche der Metallnitridschicht wird in eine zweite Teilschicht der Ätzstoppschicht umgewandelt, und eine untere Schicht der Metallnitridschicht verbleibt unbehandelt, um als eine erste Teilschicht der Ätzstoppschicht zu wirken. Das Verfahren umfasst ferner ein Ausbilden einer zweiten dielektrischen Schicht über der Ätzstoppschicht, und Ätzen der zweiten dielektrischen Schicht, wobei das Ätzen an der Ätzstoppschicht anhält, und ein Durchätzen der Ätzstoppschicht.
Claims (20)
- Integrierte Schaltungsstruktur (100), umfassend: eine erste dielektrische Schicht (30); und eine Ätzstoppschicht (40), umfassend: eine erste Teilschicht (40b), die ein Metallnitrid umfasst, über der ersten dielektrischen Schicht; und eine zweite Teilschicht (40a, 40c), die über oder unter der ersten Teilschicht liegt, wobei die zweite Teilschicht eine Metallverbindung umfasst, die ein Element umfasst, das aus Kohlenstoff und Sauerstoff ausgewählt ist, und mit der ersten Teilschicht in Kontakt steht.
- Integrierte Schaltungsstruktur nach
Anspruch 1 , wobei die zweite Teilschicht (40a) unter der ersten Teilschicht liegt, und die zweite Teilschicht Kohlenstoff umfasst. - Integrierte Schaltungsstruktur nach
Anspruch 2 , wobei die zweite Teilschicht (40a) im Wesentlichen frei von Sauerstoff ist. - Integrierte Schaltungsstruktur nach
Anspruch 1 , wobei die zweite Teilschicht (40c) über der ersten Teilschicht liegt. - Integrierte Schaltungsstruktur nach
Anspruch 4 , wobei die zweite Teilschicht (40c) Kohlenstoff umfasst. - Integrierte Schaltungsstruktur nach
Anspruch 4 , wobei die zweite Teilschicht (40c) Sauerstoff umfasst. - Integrierte Schaltungsstruktur nach einem der
Ansprüche 4 bis6 , die ferner eine dritte Teilschicht (40a) umfasst, die unter der ersten Teilschicht (40b) liegt, wobei die dritte Teilschicht ein Metallcarbid umfasst. - Integrierte Schaltungsstruktur nach einem der vorhergehenden Ansprüche, wobei die zweite Teilschicht ferner Stickstoff umfasst.
- Integrierte Schaltungsstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine erste leitfähige Leitung (32) in der ersten dielektrischen Schicht; eine Metallabdeckschicht (38) über der ersten leitfähigen Leitung, wobei die Ätzstoppschicht über der Metallabdeckschicht und der ersten dielektrischen Schicht liegt und mit ihnen in Kontakt steht; eine zweite dielektrische Schicht (42) über der Ätzstoppschicht; und eine Durchkontaktierung (48), die einen Abschnitt in der zweiten dielektrischen Schicht umfasst, wobei die Durchkontaktierung ferner durch die Ätzstoppschicht (40) hindurchführt, um mit der Metallabdeckschicht (38) elektrisch gekoppelt zu werden.
- Integrierte Schaltungsstruktur, umfassend: eine erste Low-k-Dielektrikumsschicht (30); eine Ätzstoppschicht (40), umfassend: eine erste Teilschicht (40a), die ein Metallcarbid umfasst; eine zweite Teilschicht (40b) über der ersten Teilschicht, wobei die zweite Teilschicht ein Metallnitrid umfasst; und eine dritte Teilschicht (40c), die über der zweiten Teilschicht liegt, wobei die dritte Teilschicht eine Metallverbindung umfasst, die ein Element umfasst, das aus Kohlenstoff und Sauerstoff ausgewählt ist; eine zweite Low-k-Dielektrikumsschicht (42) über der Ätzstoppschicht; und eine Durchkontaktierung (48), die einen Abschnitt in der zweiten Low-k-Dielektrikumsschicht umfasst, wobei die Durchkontaktierung durch die Ätzstoppschicht hindurchführt.
- Integrierte Schaltungsstruktur nach
Anspruch 10 , wobei die dritte Teilschicht (40c) ein Metallcarbid umfasst. - Integrierte Schaltungsstruktur nach
Anspruch 11 , wobei die dritte Teilschicht (40c) ein Metallcarbonitrid umfasst. - Integrierte Schaltungsstruktur nach einem der
Ansprüche 10 bis12 , wobei die zweite Teilschicht (40b) eine Zusammensetzung aufweist, die von Zusammensetzungen der ersten Teilschicht und der dritten Teilschicht verschieden ist. - Integrierte Schaltungsstruktur nach einem der
Ansprüche 10 bis13 , wobei die zweite Teilschicht (40b) eine Dicke aufweist, die kleiner als ungefähr 5,0 nm ist. - Verfahren, umfassend: Ausbilden einer Ätzstoppschicht (40) über einer ersten dielektrischen Schicht (30), wobei das Ausbilden der Ätzstoppschicht umfasst: Ausbilden einer Metallnitridschicht über der ersten dielektrischen Schicht; und Durchführen einer Behandlung der Metallnitridschicht unter Verwendung eines sauerstoffhaltigen Gases oder eines kohlenstoffhaltigen Gases, wobei eine oberste Oberflächenschicht der Metallnitridschicht in eine zweite Teilschicht (40c) der Ätzstoppschicht umgewandelt wird, und eine untere Schicht der Metallnitridschicht unbehandelt verbleibt, um als eine erste Teilschicht (40b) der Ätzstoppschicht zu wirken; Ausbilden einer zweiten dielektrischen Schicht (42) über der Ätzstoppschicht; Ätzen der zweiten dielektrischen Schicht (42), wobei das Ätzen an der Ätzstoppschicht (40) anhält; und Durchätzen der Ätzstoppschicht (40).
- Verfahren nach
Anspruch 15 , wobei das Ausbilden der Ätzstoppschicht (40) ferner umfasst: vor dem Ausbilden der Metallnitridschicht, Ausbilden einer dritten Teilschicht (40a) der Ätzstoppschicht über der ersten dielektrischen Schicht (30) und in Kontakt mit ihr, wobei sich die Metallnitridschicht über der dritten Teilschicht befindet und mit ihr in Kontakt steht, wobei die dritte Teilschicht ein Metallcarbid umfasst. - Verfahren nach
Anspruch 16 , wobei die dritte Teilschicht (40a) der Ätzstoppschicht und die als erste Teilschicht (40b) der Ätzstoppschicht wirkende Metallnitridschicht ein gleiches Metall umfassen. - Verfahren nach einem der
Ansprüche 16 bis17 , wobei die Behandlung unter Verwendung des kohlenstoffhaltigen Gases durchgeführt wird, und die zweite Teilschicht (40c) ein Metallcarbonitrid umfasst. - Verfahren nach einem der
Ansprüche 16 bis17 , wobei die Behandlung unter Verwendung des sauerstoffhaltigen Gases durchgeführt wird, und die zweite Teilschicht (40c) ein Metalloxinitrid umfasst. - Verfahren nach einem der
Ansprüche 16 bis19 , wobei die Metallnitridschicht derart ausgebildet wird, dass sie im Wesentlichen frei von Kohlenstoff und Sauerstoff ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462065459P | 2014-10-17 | 2014-10-17 | |
US62/065,459 | 2014-10-17 | ||
US14/689,929 | 2015-04-17 | ||
US14/689,929 US9437484B2 (en) | 2014-10-17 | 2015-04-17 | Etch stop layer in integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102015107271A1 DE102015107271A1 (de) | 2016-04-21 |
DE102015107271B4 true DE102015107271B4 (de) | 2020-04-09 |
Family
ID=55638051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015107271.8A Active DE102015107271B4 (de) | 2014-10-17 | 2015-05-11 | Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen |
Country Status (5)
Country | Link |
---|---|
US (5) | US9437484B2 (de) |
KR (1) | KR101776387B1 (de) |
CN (1) | CN105529321B (de) |
DE (1) | DE102015107271B4 (de) |
TW (1) | TWI581326B (de) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9437484B2 (en) | 2014-10-17 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etch stop layer in integrated circuits |
US9627215B1 (en) * | 2015-09-25 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for interconnection |
US9659864B2 (en) * | 2015-10-20 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for forming self-aligned via with selectively deposited etching stop layer |
US9837306B2 (en) | 2015-12-21 | 2017-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure and manufacturing method thereof |
CN105702586B (zh) * | 2016-04-28 | 2019-06-07 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板、其制作方法及显示装置 |
US10685873B2 (en) | 2016-06-29 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch stop layer for semiconductor devices |
US10358719B2 (en) * | 2016-11-23 | 2019-07-23 | Applied Materials, Inc. | Selective deposition of aluminum oxide on metal surfaces |
CN108573949B (zh) * | 2017-03-08 | 2022-04-05 | 三星电子株式会社 | 集成电路器件及其制造方法 |
KR102248788B1 (ko) * | 2017-03-08 | 2021-05-06 | 삼성전자 주식회사 | 집적회로 소자 및 그 제조 방법 |
US10276505B2 (en) | 2017-03-08 | 2019-04-30 | Samsung Electronics Co., Ltd. | Integrated circuit device and method of manufacturing the same |
KR102217242B1 (ko) | 2017-03-08 | 2021-02-18 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
US10707165B2 (en) * | 2017-04-20 | 2020-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having an extra low-k dielectric layer and method of forming the same |
US10707123B2 (en) | 2017-04-28 | 2020-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch profile control of interconnect structures |
KR102356754B1 (ko) | 2017-08-02 | 2022-01-27 | 삼성전자주식회사 | 반도체 장치 |
CN109545735B (zh) * | 2017-09-22 | 2022-01-28 | 蓝枪半导体有限责任公司 | 金属内连线结构及其制作方法 |
US10727178B2 (en) * | 2017-11-14 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via structure and methods thereof |
KR102451171B1 (ko) | 2018-01-25 | 2022-10-06 | 삼성전자주식회사 | 반도체 소자 |
US10468297B1 (en) * | 2018-04-27 | 2019-11-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-based etch-stop layer |
US11315828B2 (en) | 2018-08-15 | 2022-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal oxide composite as etch stop layer |
KR102580659B1 (ko) * | 2018-10-01 | 2023-09-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US11322397B2 (en) * | 2018-10-30 | 2022-05-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices including formation of adhesion enhancement layer |
WO2020258124A1 (en) * | 2019-06-27 | 2020-12-30 | Yangtze Memory Technologies Co., Ltd. | Interconnect structure and method of forming the same |
US10930551B2 (en) * | 2019-06-28 | 2021-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods for fabricating a low-resistance interconnect |
KR20210003328A (ko) | 2019-07-01 | 2021-01-12 | 삼성전자주식회사 | 반도체 소자 |
US11335592B2 (en) * | 2019-09-17 | 2022-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact resistance between via and conductive line |
US11227792B2 (en) * | 2019-09-19 | 2022-01-18 | International Business Machines Corporation | Interconnect structures including self aligned vias |
US11282742B2 (en) * | 2019-10-17 | 2022-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with multi-layer etch stop structure and method for forming the same |
US11854878B2 (en) * | 2019-12-27 | 2023-12-26 | Taiwan Semiconductor Manufacturing Ltd. | Bi-layer alloy liner for interconnect metallization and methods of forming the same |
US11532548B2 (en) * | 2020-02-19 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nitrogen plasma treatment for improving interface between etch stop layer and copper interconnect |
DE102020128037A1 (de) * | 2020-02-19 | 2021-08-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stickstoffplasmabehandlung zur verbesserung der grenzfläche zwischen einer ätzstoppschicht und einem kupfer-interconnect |
US11615983B2 (en) * | 2020-04-22 | 2023-03-28 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor structure and method for forming the same |
KR20210137276A (ko) * | 2020-05-07 | 2021-11-17 | 삼성전자주식회사 | 반도체 소자 |
CN114068612A (zh) * | 2020-08-05 | 2022-02-18 | 联华电子股份有限公司 | 磁阻式随机存取存储器结构及其制作方法 |
US11749732B2 (en) | 2020-09-29 | 2023-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etch profile control of via opening |
US11942371B2 (en) * | 2020-09-29 | 2024-03-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch profile control of via opening |
CN114512597A (zh) | 2020-11-16 | 2022-05-17 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US11854963B2 (en) * | 2021-03-03 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor interconnection structure and methods of forming the same |
KR20220132139A (ko) * | 2021-03-23 | 2022-09-30 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US11776895B2 (en) | 2021-05-06 | 2023-10-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method for manufacturing the same |
CN115621191A (zh) * | 2021-07-12 | 2023-01-17 | 长鑫存储技术有限公司 | 一种半导体结构的形成方法 |
JP2023135467A (ja) * | 2022-03-15 | 2023-09-28 | キオクシア株式会社 | テンプレートおよび半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060027922A1 (en) * | 2004-08-03 | 2006-02-09 | Hsien-Ming Lee | High performance metallization cap layer |
US20060134906A1 (en) * | 2004-12-22 | 2006-06-22 | Yung-Cheng Lu | Post-ESL porogen burn-out for copper ELK integration |
US20080251928A1 (en) * | 2007-04-11 | 2008-10-16 | Hui-Lin Chang | Carbonization of metal caps |
DE112011100788B4 (de) * | 2010-03-04 | 2014-05-15 | International Business Machines Corporation | Elektrisches Bauelement, insbesondere CMOS-Bauelement, und Verfahren zum Herstellen eines Halbleiterbauelements |
Family Cites Families (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1055788C (zh) * | 1997-03-14 | 2000-08-23 | 联华电子股份有限公司 | 在半导体器件内制作内连线的方法 |
US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
US6054379A (en) * | 1998-02-11 | 2000-04-25 | Applied Materials, Inc. | Method of depositing a low k dielectric with organo silane |
US6235603B1 (en) * | 1999-07-12 | 2001-05-22 | Motorola Inc. | Method for forming a semiconductor device using an etch stop layer |
US6335283B1 (en) * | 2000-01-05 | 2002-01-01 | Advanced Micro Devices, Inc. | Method of reducing in-line copper diffusion |
JP4377040B2 (ja) * | 2000-07-24 | 2009-12-02 | Necエレクトロニクス株式会社 | 半導体の製造方法 |
US6734116B2 (en) * | 2002-01-11 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Damascene method employing multi-layer etch stop layer |
US6828245B2 (en) * | 2002-03-02 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. Ltd | Method of improving an etching profile in dual damascene etching |
US6730445B2 (en) * | 2002-04-12 | 2004-05-04 | International Business Machines Corporation | Attenuated embedded phase shift photomask blanks |
US7132369B2 (en) * | 2002-12-31 | 2006-11-07 | Applied Materials, Inc. | Method of forming a low-K dual damascene interconnect structure |
JP4086673B2 (ja) | 2003-02-04 | 2008-05-14 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP4454242B2 (ja) | 2003-03-25 | 2010-04-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
US6902440B2 (en) * | 2003-10-21 | 2005-06-07 | Freescale Semiconductor, Inc. | Method of forming a low K dielectric in a semiconductor manufacturing process |
US7352053B2 (en) * | 2003-10-29 | 2008-04-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Insulating layer having decreased dielectric constant and increased hardness |
US7115993B2 (en) * | 2004-01-30 | 2006-10-03 | Tokyo Electron Limited | Structure comprising amorphous carbon film and method of forming thereof |
US20060051681A1 (en) * | 2004-09-08 | 2006-03-09 | Phototronics, Inc. 15 Secor Road P.O. Box 5226 Brookfield, Conecticut | Method of repairing a photomask having an internal etch stop layer |
US20070126120A1 (en) * | 2005-12-06 | 2007-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device |
US7371662B2 (en) * | 2006-03-21 | 2008-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a 3D interconnect and resulting structures |
US7465676B2 (en) * | 2006-04-24 | 2008-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming dielectric film to improve adhesion of low-k film |
US8178436B2 (en) * | 2006-12-21 | 2012-05-15 | Intel Corporation | Adhesion and electromigration performance at an interface between a dielectric and metal |
DE102007004867B4 (de) | 2007-01-31 | 2009-07-30 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid |
US7667271B2 (en) | 2007-04-27 | 2010-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field-effect transistors |
KR20090011190A (ko) | 2007-07-25 | 2009-02-02 | 박석철 | 전기유압 모터 발전기 |
CN101447472B (zh) * | 2007-11-27 | 2012-03-07 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀停止层、双镶嵌结构及其形成方法 |
US7910453B2 (en) | 2008-07-14 | 2011-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Storage nitride encapsulation for non-planar sonos NAND flash charge retention |
US20100252930A1 (en) * | 2009-04-01 | 2010-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for Improving Performance of Etch Stop Layer |
US20110081500A1 (en) * | 2009-10-06 | 2011-04-07 | Tokyo Electron Limited | Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer |
KR20110090583A (ko) * | 2010-02-04 | 2011-08-10 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 형성 방법 |
US8310013B2 (en) | 2010-02-11 | 2012-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a FinFET device |
US8399931B2 (en) | 2010-06-30 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout for multiple-fin SRAM cell |
US8729627B2 (en) | 2010-05-14 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel integrated circuit devices |
KR101378478B1 (ko) * | 2011-03-23 | 2014-03-27 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법, 기판 처리 방법 및 기판 처리 장치 |
US8816444B2 (en) | 2011-04-29 | 2014-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and methods for converting planar design to FinFET design |
US9318614B2 (en) * | 2012-08-02 | 2016-04-19 | Cbrite Inc. | Self-aligned metal oxide TFT with reduced number of masks and with reduced power consumption |
US8466027B2 (en) | 2011-09-08 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide formation and associated devices |
US8723272B2 (en) | 2011-10-04 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
JP2013115223A (ja) | 2011-11-29 | 2013-06-10 | Toyota Motor Corp | 半導体装置 |
US8377779B1 (en) | 2012-01-03 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing semiconductor devices and transistors |
US8735993B2 (en) | 2012-01-31 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET body contact and method of making same |
US8785285B2 (en) | 2012-03-08 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
JP5869923B2 (ja) * | 2012-03-09 | 2016-02-24 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム |
US8716765B2 (en) | 2012-03-23 | 2014-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of semiconductor device |
US8860148B2 (en) | 2012-04-11 | 2014-10-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for FinFET integrated with capacitor |
US8643074B2 (en) | 2012-05-02 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
US8736056B2 (en) | 2012-07-31 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device for reducing contact resistance of a metal |
US8823065B2 (en) | 2012-11-08 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of semiconductor device |
US8772109B2 (en) | 2012-10-24 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for forming semiconductor contacts |
US9236300B2 (en) | 2012-11-30 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plugs in SRAM cells and the method of forming the same |
US8986921B2 (en) * | 2013-01-15 | 2015-03-24 | International Business Machines Corporation | Lithographic material stack including a metal-compound hard mask |
US9165822B2 (en) * | 2013-03-11 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of forming same |
US9041216B2 (en) * | 2013-03-14 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of forming the same |
US9437484B2 (en) | 2014-10-17 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etch stop layer in integrated circuits |
-
2015
- 2015-04-17 US US14/689,929 patent/US9437484B2/en active Active
- 2015-05-11 DE DE102015107271.8A patent/DE102015107271B4/de active Active
- 2015-07-10 KR KR1020150098162A patent/KR101776387B1/ko active IP Right Grant
- 2015-09-21 TW TW104131085A patent/TWI581326B/zh active
- 2015-10-12 CN CN201510656689.8A patent/CN105529321B/zh active Active
-
2016
- 2016-08-23 US US15/244,961 patent/US10090242B2/en active Active
-
2018
- 2018-10-01 US US16/148,076 patent/US10720386B2/en active Active
-
2020
- 2020-07-20 US US16/933,551 patent/US11404368B2/en active Active
-
2022
- 2022-06-30 US US17/809,914 patent/US11942419B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060027922A1 (en) * | 2004-08-03 | 2006-02-09 | Hsien-Ming Lee | High performance metallization cap layer |
US20060134906A1 (en) * | 2004-12-22 | 2006-06-22 | Yung-Cheng Lu | Post-ESL porogen burn-out for copper ELK integration |
US20080251928A1 (en) * | 2007-04-11 | 2008-10-16 | Hui-Lin Chang | Carbonization of metal caps |
DE112011100788B4 (de) * | 2010-03-04 | 2014-05-15 | International Business Machines Corporation | Elektrisches Bauelement, insbesondere CMOS-Bauelement, und Verfahren zum Herstellen eines Halbleiterbauelements |
Also Published As
Publication number | Publication date |
---|---|
US20160358854A1 (en) | 2016-12-08 |
TWI581326B (zh) | 2017-05-01 |
CN105529321B (zh) | 2020-04-10 |
US20190043805A1 (en) | 2019-02-07 |
CN105529321A (zh) | 2016-04-27 |
US11942419B2 (en) | 2024-03-26 |
US10720386B2 (en) | 2020-07-21 |
US20200350244A1 (en) | 2020-11-05 |
US10090242B2 (en) | 2018-10-02 |
KR20160045550A (ko) | 2016-04-27 |
US9437484B2 (en) | 2016-09-06 |
US20160111325A1 (en) | 2016-04-21 |
KR101776387B1 (ko) | 2017-09-07 |
DE102015107271A1 (de) | 2016-04-21 |
US11404368B2 (en) | 2022-08-02 |
TW201616568A (zh) | 2016-05-01 |
US20220336348A1 (en) | 2022-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102015107271B4 (de) | Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen | |
DE102014115934B4 (de) | Zwei-Schritt-Ausbildung von Metallisierungen | |
DE102016100766B4 (de) | Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung | |
DE102009000625B4 (de) | Verfahren zur Herstellung einer Halbleiterkomponente und eines Halbleiterbauelements sowie zugehöriger Zweifach-Damascene-Prozess | |
DE102017127227B4 (de) | Verbindungsstruktur und Verfahren | |
DE102014115955B4 (de) | Struktur und Ausbildungsverfahren einer Damascene-Struktur | |
DE102012111786B4 (de) | Hybrid-Verbindungsaufbau und Verfahren zur Herstellung desselben | |
DE102008016425B4 (de) | Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials | |
DE102017127530A1 (de) | Verbindungsstruktur und Verfahren | |
DE102014110645A1 (de) | Hybrid-Kupferstruktur zur Verwendung in fortgeschrittener Verbindung | |
DE102012111574A1 (de) | Ätzschaden- und esl-freie dual-damaszene metallkontaktstruktur | |
DE102004005697B4 (de) | Herstellungsverfahren für eine widerstandsfähige Via-Struktur und zugehörige Via-Struktur | |
DE102016100323B4 (de) | Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen | |
DE102004037089A1 (de) | Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht | |
DE102009006798B4 (de) | Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung | |
DE102006053927A1 (de) | Halbleiter-Bauteil und ein Verfahren zu seiner Herstellung | |
DE10244570B4 (de) | Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten | |
DE102005020132A1 (de) | Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht | |
DE102010063780A1 (de) | Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität | |
DE102018221806B4 (de) | Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten | |
DE102014118991A1 (de) | Verbindungsstruktur für Halbleitervorrichtungen | |
DE102020119184A1 (de) | Diffusionssperre für halbleitervorrichtung und verfahren | |
DE102007009912B4 (de) | Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema | |
DE102010063294B4 (de) | Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen | |
DE102009039421B4 (de) | Doppelkontaktmetallisierung mit stromloser Plattierung in einem Halbleiterbauelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R083 | Amendment of/additions to inventor(s) | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |