CN108573949B - 集成电路器件及其制造方法 - Google Patents

集成电路器件及其制造方法 Download PDF

Info

Publication number
CN108573949B
CN108573949B CN201810076683.7A CN201810076683A CN108573949B CN 108573949 B CN108573949 B CN 108573949B CN 201810076683 A CN201810076683 A CN 201810076683A CN 108573949 B CN108573949 B CN 108573949B
Authority
CN
China
Prior art keywords
cap layer
insulating
wiring structure
film
air gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810076683.7A
Other languages
English (en)
Other versions
CN108573949A (zh
Inventor
金永培
朴水贤
安商燻
李义福
姜成进
徐训硕
吴赫祥
李禹镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170029610A external-priority patent/KR102248788B1/ko
Priority claimed from KR1020170029609A external-priority patent/KR102217242B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108573949A publication Critical patent/CN108573949A/zh
Application granted granted Critical
Publication of CN108573949B publication Critical patent/CN108573949B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及一种集成电路器件及其制造方法。一种集成电路(IC)器件包括具有下金属膜的下布线结构。下布线结构穿透设置在衬底之上的第一绝缘膜的至少一部分。IC器件还包括覆盖下金属膜的顶表面的盖层、覆盖该盖层的第二绝缘膜、穿透第二绝缘膜和盖层并电连接到下金属膜的上布线结构、以及设置在下金属膜与第二绝缘膜之间的空气间隙。空气间隙具有由盖层与上布线结构之间的距离限定的宽度。

Description

集成电路器件及其制造方法
技术领域
本发明构思的示范性实施方式涉及集成电路器件及其制造方法，更具体地，涉及包括多层布线结构的集成电路器件以及制造该集成电路器件的方法。
背景技术
随着技术的进步，集成电路器件正迅速变得按比例缩小。因此，包含在集成电路器件中的金属布线层的线宽和节距正在减小。在这方面，抑制金属布线层的电阻增大和电流泄漏以及抑制金属的电迁移可以减少对包括金属布线层的多层布线结构的物理损坏，从而提高集成电路器件的可靠性和寿命。
发明内容
本发明构思的示范性实施方式提供一种集成电路器件，该集成电路器件通过抑制金属布线层的电阻增大和电流泄漏、抑制金属的电迁移并防止对多层布线结构的物理损坏的发生而具有增加的寿命和提高的可靠性。
根据本发明构思的一示范性实施方式，一种集成电路器件包括具有下金属膜的下布线结构。下布线结构穿透设置在衬底之上的第一绝缘膜的至少一部分。集成电路器件还包括覆盖下金属膜的顶表面的盖层、覆盖该盖层的第二绝缘膜、穿透第二绝缘膜和盖层并电连接到下金属膜的上布线结构以及设置在下金属膜与第二绝缘膜之间的空气间隙。空气间隙具有由盖层与上布线结构之间的距离限定的宽度。
根据本发明构思的一示范性实施方式，一种集成电路器件包括下布线结构，该下布线结构包括在第一方向上延伸并穿透设置在衬底之上的第一绝缘膜的至少一部分的下金属膜。集成电路器件还包括覆盖下金属膜的顶表面和第一绝缘膜的顶表面的盖层、覆盖该盖层的第二绝缘膜、穿透第二绝缘膜和盖层并电连接到下金属膜的接触插塞、以及设置在下金属膜与第二绝缘膜之间的空气间隙。空气间隙设置在由下金属膜的顶表面和接触插塞的侧壁限定的拐角区域处。
根据本发明构思的一示范性实施方式，一种制造集成电路器件的方法包括：通过蚀刻衬底之上的第一绝缘膜而形成第一孔；在第一孔内部形成包括下金属膜的下布线结构；形成覆盖下布线结构和第一绝缘膜的盖层；形成覆盖该盖层的第二绝缘膜；在第一方向上形成穿透第二绝缘膜和盖层的第二孔；以及在盖层中形成从第二孔延伸的切口区域。形成切口区域包括在基本上垂直于第一方向的第二方向上通过第二孔去除盖层的一部分。该方法还包括在第二孔中形成上布线结构。在上布线结构与盖层的一部分之间的切口区域中形成空气间隙。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它特征将变得更加明显，附图中：
图1A是根据本发明构思的一示范性实施方式的集成电路器件的部件的剖视图。
图1B是根据本发明构思的一示范性实施方式的图1A的集成电路器件的部件的平面结构的布局图。
图1C至图1E是根据本发明构思的一示范性实施方式的图1A的集成电路器件的部件的平面结构的布局图。
图2至图7是根据本发明构思的示范性实施方式的集成电路器件的剖视图。
图8A是根据本发明构思的一示范性实施方式的集成电路器件的剖视图。
图8B是根据本发明构思的一示范性实施方式的由图8A中的X1指示的区域的放大剖视图。
图9和图10是根据本发明构思的示范性实施方式的由图8A中的X1指示的区域的放大剖视图。
图11是根据本发明构思的一示范性实施方式的集成电路器件的剖视图。
图12至图16是根据本发明构思的示范性实施方式的由图11中的X2指示的区域的放大剖视图。
图17和图18是根据本发明构思的示范性实施方式的集成电路器件的剖视图。
图19A至图19F是示出根据本发明构思的一示范性实施方式的制造集成电路器件的方法的剖视图。
图20至图24是根据本发明构思的示范性实施方式的集成电路器件的剖视图。
图25A是根据本发明构思的一示范性实施方式的集成电路器件的部件的布局图。
图25B是根据本发明构思的一示范性实施方式的沿图25A的线B-B'截取的剖视图。
具体实施方式
在下文将参照附图更充分地描述本发明构思的示范性实施方式。相同的附图标记可以在整个附图中指代相同的元件。
为了描述的方便，空间关系术语诸如“在...之下”、“在...下面”、“下”、“在...下方”、“在...之上”、“上”等可以在此被用于描述如附图所示的一个元件或特征与另外的元件(们)或特征(们)的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外装置在使用或操作中的不同取向。例如，如果附图中的装置被翻转过来，则被描述为在另外的元件或特征“下面”、“之下”或“下方”的元件将会取向在所述另外的元件或特征“之上”。因此，示范性术语“在...下面”和“在...之下”能够涵盖之上和之下两种取向。
将理解，当一部件诸如膜、区域、层或元件被称为“在”另一部件“上”、“连接到”、“联接到”或“邻近于”另一部件时，它能直接在所述另一部件上、直接连接、联接或邻近于所述另一部件，或者可以存在居间部件。还将理解，当一部件被称为在两个部件“之间”时，它能是这两个部件之间的唯一部件，或者还可以存在一个或更多个居间部件。还将理解，当一部件被称为“覆盖”或“围绕”另一部件时，它能是覆盖或围绕所述另一部件的唯一部件，或者一个或更多个居间部件也可以覆盖或围绕所述另一部件。
还将理解，当一部件被描述为围绕或覆盖另一部件时，该部件可以完全地或部分地围绕或覆盖该另一部件，根据附图中的部件的例示。
还将理解，这里使用术语“第一”、“第二”、“第三”等来将一个元件与另外的元件区别开，但是这些元件不受这些术语限制。因此，在一示范性实施方式中的“第一”元件可以在另一示范性实施方式中被描述为“第二”元件。
这里，当两个或更多元件或值被描述为基本上相同或大约彼此相等时，将理解，所述元件或值彼此相同，不能彼此区别，或者能彼此区别开但是功能上彼此相同，如本领域普通技术人员将理解的那样。
还将理解，当两个部件或方向被描述为基本上彼此平行或垂直地延伸时，所述两个部件或方向彼此精确地平行或垂直地延伸，或者彼此大致平行或垂直地延伸，如本领域普通技术人员将理解的那样。
图1A是根据本发明构思的一示范性实施方式的集成电路器件100的部件的剖视图。
参照图1A，集成电路器件100包括穿透形成在衬底110之上的第一绝缘膜124的至少一部分的下布线结构130。下布线结构130可以包括沿着一个方向例如X方向延伸的导电线部分。
衬底110可以包括半导体诸如例如硅(Si)或锗(Ge)，或者可以包括化合物半导体诸如例如SiGe、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)。衬底110可以包括导电区域，并可以包括电路元件，诸如例如栅极结构、杂质区域和接触插塞。
第一蚀刻停止层112、下绝缘膜114以及穿透下绝缘膜114和第一蚀刻停止层112的下导电膜120可以设置在衬底110上。在一示范性实施方式中，第一蚀刻停止层112由具有不同于下绝缘膜114的蚀刻选择性的材料形成。例如，第一蚀刻停止层112可以由硅氮化物(SiN)层、碳掺杂SiN层、碳掺杂硅氮氧化物(SiON)层、金属氮化物层或其组合形成。根据一示范性实施方式，下绝缘膜114可以由基于硅氧化物的材料形成。例如，下绝缘膜114可以由等离子体增强氧化物(PEOX)、原硅酸四乙酯(TEOS)、硼TEOS(BTEOS)、磷TEOS(PTEOS)、硼磷TEOS(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)形成。根据一示范性实施方式，下绝缘膜114是具有从约2.2至约3.0的低介电常数K的低电介质膜，诸如例如SiOC膜或SiCOH膜。在一示范性实施方式中，下导电膜120包括金属膜和围绕金属膜的导电阻挡膜。金属膜可以由例如铜(Cu)、钨(W)、铝(Al)、钴(Co)、钌(Ru)或其组合形成。导电阻挡膜可以由例如钽(Ta)、TaN、钛(Ti)、TiN或其组合形成。在一示范性实施方式中，下导电膜120连接到衬底110的导电区域。例如，在一示范性实施方式中，下导电膜120连接到设置在衬底110中的晶体管的源极/漏极区域或栅电极。
在一示范性实施方式中，第二蚀刻停止层122和第一绝缘膜124顺序地设置在下绝缘膜114之上。下布线结构130穿透第一绝缘膜124和第二蚀刻停止层122并在朝向下导电膜120的方向上向下延伸。在一示范性实施方式中，下布线结构130接触(例如直接接触)下导电膜120。形成第二蚀刻停止层122和第一绝缘膜124的材料与上述第一蚀刻停止层112和下绝缘膜114的材料相同或相似。
在一示范性实施方式中，下布线结构130包括下导电阻挡膜132和下金属膜136。下导电阻挡膜132围绕下金属膜136的底表面和侧壁。下导电阻挡膜132可以包括例如Ta、TaN、Ti、TiN或其组合。下金属膜136可以包括例如Cu、W、Co、Ru、锰(Mn)、Ti、Ta或其组合。
下金属膜136的顶表面被盖层150覆盖。盖层150可以包括例如绝缘盖层、导电盖层或其组合。根据一示范性实施方式，盖层150可以包括例如硅碳化物(SiC)、硅氮化物(SiN)、氮掺杂硅碳化物(SiC:N)、硅氧碳化物(SiOC)、铝氮化物(AlN)、铝氮氧化物(AlON)、铝氧化物(AlO)、铝氧碳化物(AlOC)、金属、合金或其组合。这里所用的术语“合金”是指由不同类型的金属的组合形成的材料或由金属和除了金属以外的元素的组合形成的材料。例如，盖层150中包括的金属可以包括Co、Ni、Ta、Ru、W、Mn或其组合。在一示范性实施方式中，盖层150中包括的金属可以包括Co、Ni、Ta、Ru、W和Mn中的至少一种，并且盖层150中包括的半导体元素可以包括Si或Ge。根据一示范性实施方式，盖层150可以在其中或其表面上包括含氮的膜。例如，盖层150可以包括包含Co、Ni、Ta、Ru、W和Mn或其组合的金属的氮化物。
盖层150由第二绝缘膜156覆盖。在一示范性实施方式中，上布线结构160穿透第二绝缘膜156和盖层150，并接触(例如直接接触)下金属膜136。结果，上布线结构160电连接到下金属膜136。在示范性实施方式中，上布线结构160不直接接触下金属膜136，并经由至少一个居间元件电连接到下金属膜136。在一示范性实施方式中，上布线结构160包括上导电阻挡膜162和上金属膜166。关于上导电阻挡膜162和上金属膜166的材料的细节与上述下导电阻挡膜132和下金属膜136的材料的细节相同或相似。根据一示范性实施方式，上布线结构160形成接触插塞。因此，将理解，在附图中，上布线结构160也可以被称为接触插塞160。在一示范性实施方式中，下布线结构130包括连接到上布线结构160的导电线部分以及通过从导电线部分朝向衬底110突出而连接到下导电膜120的接触插塞部分。
空气间隙AG1被设置为与上布线结构160相邻(例如直接相邻)，在下金属膜136与第二绝缘膜156之间。在一示范性实施方式中，空气间隙AG1的宽度W1由盖层150和上布线结构160限定。例如，空气间隙AG1的宽度W1对应于从上布线结构160的暴露在空气间隙AG1内部的侧壁到盖层150的暴露在空气间隙AG1内部的侧壁的水平距离(例如在X方向上)，如图1A所示。例如，空气间隙AG1的宽度W1大致等于上布线结构160的形成空气间隙AG1的一个边界的侧壁(例如上布线结构160的上导电阻挡膜162的侧壁)与盖层150的形成空气间隙AG1的相反边界的侧壁之间的水平距离。这里，当宽度被描述为对应于水平距离或由水平距离限定时，将理解，宽度大致等于水平距离。空气间隙AG1的宽度W1可以为从约2nm至约10nm，但是不限于此。在一示范性实施方式中，下金属膜136限定空气间隙AG1的下限，并且第二绝缘膜156限定空气间隙AG1的上限。因此，在一示范性实施方式中，空气间隙AG1的高度对应于盖层150的厚度D1，并由下金属膜136和第二绝缘膜156限定。例如，空气间隙AG1的高度大致等于下金属膜136的形成空气间隙AG1的一个边界的表面与第二绝缘膜156的形成空气间隙AG1的相反边界的表面之间的垂直距离(例如在Z方向上)。
在一示范性实施方式中，空气间隙AG1设置在由下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域处。例如，空气间隙AG1设置在下金属膜136的上表面与上布线结构160的侧壁相遇的区域处，如图1A所示。根据一示范性实施方式，空气间隙AG1延伸以在垂直重叠下金属膜136的位置处沿着上布线结构160的周边方向围绕上布线结构160。这里，当一个物体被称为“垂直地重叠”另一物体时，这两个物体沿Z方向彼此重叠。例如，在一示范性实施方式中，当从顶视图被观察时，空气间隙AG1围绕上布线结构160使得盖层150不接触布线结构(例如，空气间隙AG1设置在上布线结构160与盖层150之间)(见图1B和图1C)。
在一示范性实施方式中，盖层150包括具有比上布线结构160的底表面的宽度160W更宽的宽度150W的切口区域150C，空气间隙AG1的体积大约等于切口区域150C的除了被上布线结构160占据的部分之外的体积。
根据一示范性实施方式，第一绝缘膜124和第二绝缘膜156中的至少一个由基于硅氧化物的材料形成，诸如例如PEOX、TEOS、BTEOS、PTEOS、BPTEOS、BSG、PSG或BPSG。根据一示范性实施方式，第一绝缘膜124和第二绝缘膜156中的至少一个包括具有从约2.7至约3.0的低介电常数的低电介质膜，诸如例如SiOC膜或SiCOH膜。根据一示范性实施方式，第一绝缘膜124和第二绝缘膜156中的至少一个包括具有从约2.2至约2.4的超低介电常数K的超低K(ULK)膜，诸如例如SiOC膜或SiCOH膜。根据一示范性实施方式，第一绝缘膜124和第二绝缘膜156中的至少一个包括无机聚合物，诸如例如氟掺杂硅氧化物(F-SiO2)、多孔硅氧化物、旋涂有机聚合物、氢倍半硅氧烷(HSSQ)或甲基倍半硅氧烷(MSSQ)。
图1B是根据本发明构思的一示范性实施方式的图1A的集成电路器件100的部件的平面结构的布局图。参照图1A和图1B，在一示范性实施方式中，空气间隙AG1具有围绕下金属膜136的顶表面之上的上布线结构160的环形形状。如图1B所示，在一示范性实施方式中，空气间隙AG1完全围绕上布线结构160，使得上布线结构160不接触盖层150。在图1B所示的示范性实施方式中，空气间隙AG1的宽度沿着上布线结构160的周边方向是恒定的。例如，空气间隙AG1沿着下金属膜136的长度方向(X方向)的宽度W11X和空气间隙AG1沿着下金属膜136的宽度方向(Y方向)的宽度W11Y可以大致相同。在图1B所示的示范性实施方式中，由于空气间隙AG1的存在，盖层150不接触上布线结构160。
图1C至图1E是根据本发明构思的示范性实施方式的图1A的集成电路器件100的部件的平面结构的布局图。
参照图1A和图1C，在一示范性实施方式中，空气间隙AG1具有围绕下金属膜136的顶表面之上的上布线结构160的环形形状。如图1C所示，在一示范性实施方式中，空气间隙AG1完全围绕上布线结构160，使得上布线结构160不接触盖层150。在图1C所示的示范性实施方式中，空气间隙AG1的宽度沿着上布线结构160的周边方向变化。例如，空气间隙AG1沿着下金属膜136的长度方向(X方向)的宽度W12X大于空气间隙AG1沿着下金属膜136的宽度方向(Y方向)的宽度W12Y。在图1C所示的示范性实施方式中，由于空气间隙AG1的存在，盖层150不接触上布线结构160。
参照图1A和图1D，在一示范性实施方式中，代替完全围绕上布线结构160，空气间隙AG1部分地围绕下金属膜136的顶表面之上的上布线结构160。在图1D的示范性实施方式中，空气间隙AG1在下金属膜136的长度方向(X方向)上设置在盖层150与上布线结构160之间，并且盖层150和上布线结构160沿着下金属膜136的宽度方向(Y方向)部分地彼此接触，如图1D所示。例如，如图1D所示，在一示范性实施方式中，沿着下金属膜136的长度方向(X方向)存在宽度W13X的空气间隙AG1，并且沿着下金属膜136的宽度方向(Y方向)不存在有一宽度的空气间隙AG1，因为盖层150和上布线结构160沿着下金属膜136的宽度方向(Y方向)部分地彼此接触。
参照图1A和图1E，在一示范性实施方式中，上布线结构160形成在沿着宽度方向(Y方向)从下金属膜136的宽度方向(Y方向)的中心偏离的位置，使得上布线结构160的一部分覆盖下金属膜136周围的第一绝缘膜124的顶表面。在图1E中，第一绝缘膜124的由盖层150覆盖的位置用虚线表示。上布线结构160包括垂直重叠下金属膜136的部分和垂直重叠第一绝缘膜124的部分。空气间隙AG1部分地围绕下金属膜136的顶表面之上的上布线结构160的周边。空气间隙AG1没有形成在上布线结构160的垂直重叠第一绝缘膜124的部分的周围，并沿着上布线结构160的周边方向延伸从而仅围绕上布线结构160的垂直重叠下金属膜136的部分。
尽管已经参照图1B至图1E描述了空气间隙AG1的平面形式的示例，但是本发明构思的示范性实施方式不限于此。
图2是根据本发明构思的一示范性实施方式的集成电路器件200的剖视图。
参照图2，集成电路器件200具有与图1A的集成电路器件100基本上相同的结构。然而，在图2的集成电路器件200中，下金属膜136的顶表面被包括多层绝缘层的盖层250覆盖。例如，在一示范性实施方式中，盖层250包括包含金属的第一绝缘盖层250A和不包含金属的第二绝缘盖层250B(例如不包括第一绝缘盖层250A中包括的金属或另外的金属)。第一绝缘盖层250A可以由例如AlN、AlON、AlO或AlOC形成。第二绝缘盖层250B可以由例如SiC、SiN、SiC:N或SiOC形成。
盖层250被第二绝缘膜156覆盖。上布线结构160延伸为使得其穿透第二绝缘膜156和盖层250，并电连接到下金属膜136。
围绕上布线结构160的空气间隙AG2设置在下金属膜136与第二绝缘膜156之间。在一示范性实施方式中，空气间隙AG2的宽度W2由上布线结构160和盖层250的第一绝缘盖层250A限定。例如，空气间隙AG2的宽度W2对应于从上布线结构160的在空气间隙AG2内部暴露的侧壁到第一绝缘盖层250A的在空气间隙AG2内部暴露的侧壁的水平距离(例如在X方向上)，如图2所示。例如，空气间隙AG2的宽度W2大致等于上布线结构160的形成空气间隙AG2的一个边界的侧壁(例如上布线结构160的上导电阻挡膜162的侧壁)与第一绝缘盖层250A的形成空气间隙AG2的相反边界的侧壁之间的水平距离。空气间隙AG2的宽度W2可以为从约2nm至约10nm。在一示范性实施方式中，空气间隙AG2的高度由下金属膜136和第二绝缘盖层250B限定。因此，在一示范性实施方式中，空气间隙AG2的高度对应于第一绝缘盖层250A的厚度D2。例如，空气间隙AG2的高度大致等于下金属膜136的形成空气间隙AG2的一个边界的表面与第二绝缘盖层250B的形成空气间隙AG2的相反边界的表面之间的垂直距离(例如在Z方向上)。
在一示范性实施方式中，空气间隙AG2设置在由下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域处。例如，空气间隙AG2设置在下金属膜136的顶表面与上布线结构160的侧壁相遇的区域中，如图2所示。空气间隙AG2可以具有例如图1B至图1E所示的空气间隙AG1的平面形式中的任一种。然而，空气间隙AG2不限于此。在一示范性实施方式中，第一绝缘盖层250A包括具有比上布线结构160的底表面的宽度160W大的宽度250AW的切口区域250AC，并且空气间隙AG2的体积大致等于切口区域250AC的除了被上布线结构160占据的部分之外的体积。
图3是根据本发明构思的一示范性实施方式的集成电路器件300的剖视图。
参照图3，集成电路器件300具有与图1A的集成电路器件100基本上相同的结构。然而，图3的集成电路器件300的下布线结构130还包括设置在下导电阻挡膜132与下金属膜136之间的下金属衬垫134，并且上布线结构160还包括设置在上导电阻挡膜162与上金属膜166之间的上金属衬垫164。
下金属衬垫134和上金属衬垫164包括与下金属膜136和上金属膜166的每个中包括的金属不同的金属。例如，下金属膜136和上金属膜166可以包括第一金属诸如Cu、W、Co、Ru、Mn、Ti或Ta，下金属衬垫134和上金属衬垫164可以包括不同于第一金属的第二金属，诸如Co、Ni、Ta、Ru、W或Mn，或者可以包括第二金属的合金。根据一示范性实施方式，下金属衬垫134和上金属衬垫164可以每个是Co衬垫或Ta衬垫。
图4是根据本发明构思的一示范性实施方式的集成电路器件400的剖视图。
参照图4，集成电路器件400具有与图2的集成电路器件200基本上相同的结构。然而，在图4的集成电路器件400中，下布线结构130还包括设置在下导电阻挡膜132与下金属膜136之间的下金属衬垫134，并且上布线结构160还包括设置在上导电阻挡膜162与上金属膜166之间的上金属衬垫164。
图5是根据本发明构思的一示范性实施方式的集成电路器件500的剖视图。
参照图5，集成电路器件500具有与图4的集成电路器件400基本上相同的结构。然而，在图5的集成电路器件500中，下金属膜136的顶表面被盖层550覆盖，盖层550包括导电层和绝缘层的组合。例如，盖层550包括导电盖层550T、包含金属的第一绝缘盖层550A以及不包含金属的第二绝缘盖层250B(例如，不包含第一绝缘盖层550A中包含的金属或另外的金属)。
在一示范性实施方式中，导电盖层550T包括与下金属衬垫134的金属相同的金属。例如，导电盖层550T可以包括包含Co、Ni、Ta、Ru、W、Mn或其组合的金属或合金。第一绝缘盖层550A可以由例如AlN、AlON、AlO或AlOC形成。盖层550被第二绝缘膜156覆盖。上布线结构160穿透第二绝缘膜156和盖层550，并且向下延伸到下金属膜136并接触下金属膜136。
空气间隙AG5设置在下金属膜136与第二绝缘膜156之间。例如，空气间隙AG5设置在下金属膜136与第一绝缘盖层550A之间。在一示范性实施方式中，空气间隙AG5的宽度W5由导电盖层550T和上布线结构160限定。例如，空气间隙AG5的宽度W5对应于从导电盖层550T的在空气间隙AG5内部暴露的侧壁到上布线结构160的在空气间隙AG5内部暴露的侧壁的水平距离(例如在X方向上)，如图5所示。例如，空气间隙AG5的宽度W5大约等于上布线结构160的形成空气间隙AG5的一个边界的侧壁(例如上布线结构160的上导电阻挡膜162的侧壁)与导电盖层550T的形成空气间隙AG5的相反边界的侧壁之间的水平距离。空气间隙AG5的宽度W5可以为从约2nm至约10nm。在一示范性实施方式中，空气间隙AG5的高度由下金属膜136和第一绝缘盖层550A限定，并对应于导电盖层550T的厚度D5。例如，空气间隙AG5的高度大致等于下金属膜136的形成空气间隙AG5的一个边界的表面与第一绝缘盖层550A的形成空气间隙AG5的相反边界的表面之间的垂直距离(例如在Z方向上)。
在一示范性实施方式中，空气间隙AG5设置在由下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域处。例如，空气间隙AG5设置在下金属膜136的顶表面与上布线结构160的侧壁相遇的区域中，如图5所示。空气间隙AG5可以具有例如图1B至图1E所示的空气间隙AG1的平面形式中的任一种。然而，空气间隙AG5不限于此。
在一示范性实施方式中，盖层550的第一绝缘盖层550A和第二绝缘盖层250B接触上布线结构160的侧壁(例如接触上布线结构160的上导电阻挡膜162的侧壁)。在一示范性实施方式中，导电盖层550T包括具有比上布线结构160的底表面的宽度160W更宽的宽度550TW的切口区域550TC，并且空气间隙AG5的体积大约等于切口区域550TC的除了被上布线结构160占据的部分之外的体积。
图6是根据本发明构思的一示范性实施方式的集成电路器件600的剖视图。
参照图6，集成电路器件600具有与图5的集成电路器件500基本上相同的结构。在图6的集成电路器件600中，下金属膜136的顶表面被盖层650覆盖，盖层650包括导电层和绝缘层的组合。例如，盖层650包括导电盖层550T、包含金属的第一绝缘盖层650A和不包含金属的第二绝缘盖层250B。如图6所示，第一绝缘盖层650A与上布线结构160的侧壁间隔开。
空气间隙AG6设置在下金属膜136与第二绝缘膜156之间。在一示范性实施方式中，导电盖层550T的面对上布线结构160的侧壁和第一绝缘盖层650A的面对上布线结构160的侧壁每个与上布线结构160间隔开，使空气间隙AG6插置在其间。空气间隙AG6的下宽度W6A(例如第一宽度)由上布线结构160和导电盖层550T的面对上布线结构160的侧壁限定，并且空气间隙AG6的上宽度W6B(例如第二宽度)由上布线结构160和第一绝缘盖层650A的面对上布线结构160的侧壁限定。空气间隙AG6的下宽度W6A和上宽度W6B具有不同的大小。例如，如图6所示，在一示范性实施方式中，下宽度W6A大于上宽度W6B。然而，本发明构思的示范性实施方式不限于此。例如，在一示范性实施方式中，上宽度W6B大于下宽度W6A。空气间隙AG6的下宽度W6A和上宽度W6B的每个可以具有在从约2nm至约10nm的范围内的尺寸。在一示范性实施方式中，空气间隙AG6的高度由下金属膜136和第二绝缘盖层250B限定。例如，在一示范性实施方式中，空气间隙AG6的高度对应于导电盖层550T的厚度D5与第一绝缘盖层650A的厚度D6之和。
在一示范性实施方式中，空气间隙AG6提供在由下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域处。例如，空气间隙AG6设置在下金属膜136的顶表面与上布线结构160的侧壁相遇的区域中，如图6所示。空气间隙AG6可以具有例如图1B至图1E所示的空气间隙AG1的平面形式中的任一种。然而，空气间隙AG6不限于此。
图7是根据本发明构思的一示范性实施方式的集成电路器件700的剖视图。
参照图7，集成电路器件700具有与图6的集成电路器件600基本上相同的结构。在图7的集成电路器件700中，下金属膜136的顶表面被盖层750覆盖。盖层750包括导电盖层550T、包含金属的第一绝缘盖层750A和不包含金属的第二绝缘盖层250B。盖层750类似于图6的盖层650，除了导电盖层550T的面对上布线结构160的侧壁和第一绝缘盖层750A的面对上布线结构160的侧壁一起形成一个平坦平面而在盖层750中在其间没有任何台阶部分之外。
空气间隙AG7设置在下金属膜136与第二绝缘盖层250B之间。在一示范性实施方式中，空气间隙AG7具有在导电盖层550T与上布线结构160之间以及在第一绝缘盖层750A与上布线结构160之间大致相同的宽度W7。空气间隙AG7的宽度W7可以为从约2nm至约10nm。空气间隙AG7具有对应于导电盖层550T的厚度D5与第一绝缘盖层750A的厚度D7之和的高度。
在一示范性实施方式中，空气间隙AG7设置在由下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域处。例如，空气间隙AG7设置在下金属膜136的顶表面与上布线结构160的侧壁相遇的区域中，如图7所示。空气间隙AG7可以具有例如图1B至图1E所示的空气间隙AG1的平面形式中的任一种。然而，空气间隙AG7不限于此。
图8A是根据本发明构思的一示范性实施方式的集成电路器件800A的剖视图。图8B是根据本发明构思的一示范性实施方式的由图8A中的X1指示的区域的放大剖视图。
参照图8A和图8B，集成电路器件800A具有与图7的集成电路器件700基本上相同的结构。然而，在图8A和图8B的集成电路器件800A中，上布线结构860A包括突出到空气间隙AG7中的突出部分860P1。上布线结构860A还包括上导电阻挡膜862A、上金属衬垫864和上金属膜866，其至少一部分可以成形从而在突出部分860P1处突出到空气间隙AG7中。关于上导电阻挡膜862A、上金属衬垫864和上金属膜866的细节与以上关于图3的上导电阻挡膜162、上金属衬垫164和上金属膜166描述的那些相同或类似。
上导电阻挡膜862A和上金属衬垫864分别包括在突出部分860P1处面对空气间隙AG7的局部区域862F和864F。局部区域862F和864F的至少一部分具有比上导电阻挡膜862A和上金属衬垫864的面对第二绝缘膜156的部分更小的厚度。局部区域862F和864F从上布线结构860A比上导电阻挡膜862A和上金属衬垫864的面对第二绝缘膜156的部分向外突出地更远。例如，在一示范性实施方式中，上导电阻挡膜862A包括面对第二绝缘膜156并具有第一厚度的第一部分以及面对空气间隙AG7并具有小于第一厚度的第二厚度的第二部分，如图8A和图8B所示。在一示范性实施方式中，第二部分从上布线结构860A的中心比第一部分向外突出得更远。
图9和图10是根据本发明构思的示范性实施方式的集成电路器件800B和800C的部件的剖视图。图9和图10是根据本发明构思的示范性实施方式的由图8A中的X1指示的区域的放大剖视图。
参照图9，集成电路器件800B具有与图7的集成电路器件700基本上相同的结构。上布线结构860B包括上导电阻挡膜862B、上金属衬垫864和上金属膜866。然而，在图9的集成电路器件800B中，空气间隙AG7延伸到其中的开口862H形成在上布线结构860B的上导电阻挡膜862B中。因此，上导电阻挡膜862B在与空气间隙AG7相邻的部分处不连续地延伸。上布线结构860B包括突出部分860P2。在突出部分860P2，上金属衬垫864的局部区域864F突出到空气间隙AG7中。突出部分860P2通过上导电阻挡膜862B的开口862H面对空气间隙AG7。关于上导电阻挡膜862B的细节与关于参照图3描述的上导电阻挡膜162的那些细节相同或相似。
参照图10，集成电路器件800C具有与图7的集成电路器件700基本上相同的结构。然而，在图10的集成电路器件800C中，上布线结构860C包括突出到空气间隙AG7中的突出部分860P3。上布线结构860C包括上导电阻挡膜862C、上金属衬垫864C和上金属膜866。上导电阻挡膜862C、上金属衬垫864C和上金属膜866中的至少一个成形为朝向空气间隙AG7突出。关于上导电阻挡膜862C、上金属衬垫864C和上金属膜866的细节与关于参照图3描述的上导电阻挡膜162、上金属衬垫164和上金属膜166的那些细节相同或相似。根据一示范性实施方式，上导电阻挡膜862C在其形成的位置当中具有基本上均匀的厚度。例如，上导电阻挡膜862C的在面对空气间隙AG7的突出部分860P3处的厚度可以与上导电阻挡膜862C的在面对第二绝缘膜156的部分处的厚度基本上相同。上导电阻挡膜862C和上金属衬垫864C的形成突出部分860P3的部分比上导电阻挡膜862C和上金属衬垫864C的面对第二绝缘膜156的部分从上布线结构860C向外突出得更远。
图11是根据本发明构思的一示范性实施方式的集成电路器件900的剖视图。
参照图11，集成电路器件900具有与图4的集成电路器件400基本上相同的结构。然而，在图11的集成电路器件900中，下金属膜136的顶表面被盖层950覆盖。盖层950具有其中导电合金盖层950T、包含金属的第一绝缘盖层950A和不包含金属的第二绝缘盖层250B顺序地堆叠在彼此之上的结构。
导电合金盖层950T可以包括包含Co、Ni、Ta、Ru、W、Mn或其组合的金属或合金以及包含Si或Ge的半导体元素的合金。根据一示范性实施方式，导电合金盖层950T可以由MxAy表示的材料形成，其中M表示金属，A表示Si或Ge，x表示从1至6的整数，y表示从1至10的整数。例如，导电合金盖层950T可以由CoSi、CoSi2、Co2Si、Co3Si、CoGe、CoGe2、Co5Ge3、Co5Ge7或Co4Ge形成。第一绝缘盖层950A可以由AlN、AlON、AlO或AlOC形成。第二绝缘盖层250B可以包括SiC、SiN、SiC:N或SiOC。盖层950被第二绝缘膜156覆盖。上布线结构160延伸使得其穿透第二绝缘膜156和盖层950并电连接到下金属膜136。
空气间隙AG9设置在下金属膜136与第二绝缘膜156之间。例如，空气间隙AG9设置在导电合金盖层950T与第二绝缘盖层250B之间。在一示范性实施方式中，空气间隙AG9的宽度W9由第一绝缘盖层950A和上布线结构160限定。空气间隙AG9的宽度W9可以为从约2nm至约10nm。在一示范性实施方式中，空气间隙AG9的高度由导电合金盖层950T和第二绝缘盖层250B限定。例如，在一示范性实施方式中，空气间隙AG9的高度对应于第一绝缘盖层950A的厚度D9。
空气间隙AG9可以设置在导电合金盖层950T与第二绝缘盖层250B之间，邻近上布线结构160的侧壁，并靠近由下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域。空气间隙AG9可以具有例如图1B至图1E所示的空气间隙AG1的平面形式中的任一种。然而，空气间隙AG9不限于此。
在一示范性实施方式中，盖层950的导电合金盖层950T和第二绝缘盖层250B接触上布线结构160的侧壁。在一示范性实施方式中，第一绝缘盖层950A包括具有比上布线结构160的底表面的宽度160W更大的宽度950AW的切口区域950AC，并且空气间隙AG9的体积大约等于切口区域950AC的除了被上布线结构160占据的部分之外的体积。
图12至图16是根据本发明构思的示范性实施方式的集成电路器件900A至900E的剖视图。图12至图16是由图11中的X2指示的区域的放大剖视图。
参照图12，集成电路器件900A具有与图11的集成电路器件900基本上相同的结构。然而，集成电路器件900A的上布线结构960A包括上导电阻挡膜962A、上金属衬垫964A和上金属膜966。上导电阻挡膜962A在面对空气间隙AG9的局部区域962F处具有减小的厚度。上金属衬垫964A和上金属膜966分别包括朝向空气间隙AG9突出的突出部分964P1和966P1。
参照图13，集成电路器件900B具有与图11的集成电路器件900基本上相同的结构。然而，集成电路器件900B的上布线结构960B包括上导电阻挡膜962B、上金属衬垫964B和上金属膜966。上导电阻挡膜962B和上金属衬垫964B分别包括空气间隙AG9延伸到其中的开口962H和964H。上金属膜966包括朝向空气间隙AG9突出的突出部分966P1。突出部分966P1暴露在空气间隙AG9内部。
参照图14，集成电路器件900C具有与图11的集成电路器件900基本上相同的结构。然而，集成电路器件900C的上布线结构960C包括上导电阻挡膜962C、上金属衬垫964C和上金属膜966。上导电阻挡膜962C包括空气间隙AG9延伸到其中的开口962H。上金属衬垫964C和上金属膜966分别包括朝向空气间隙AG9突出的突出部分964P3和966P1。上金属衬垫964C的突出部分964P3可以暴露在空气间隙AG9内部。
参照图15，集成电路器件900D具有与图11的集成电路器件900基本上相同的结构。然而，集成电路器件900D的上布线结构960D包括上导电阻挡膜962D、上金属衬垫964D和上金属膜966。上导电阻挡膜962D包括面对空气间隙AG9的局部区域962F。局部区域962F的至少一部分具有比上导电阻挡膜962D的面对第二绝缘膜156的部分更小的厚度。上金属衬垫964D和上金属膜966分别包括朝向空气间隙AG9突出的突出部分964P3和966P1。
参照图16，集成电路器件900E具有与图11的集成电路器件900基本上相同的结构。然而，集成电路器件900E的上布线结构960E包括突出到空气间隙AG9中的突出部分960P。上布线结构960E包括上导电阻挡膜962E、上金属衬垫964E和上金属膜966。上导电阻挡膜962E、上金属衬垫964E和上金属膜966的至少一部分成形为在突出部分960P处朝向空气间隙AG9突出。上导电阻挡膜962E的在面对空气间隙AG9的突出部分960P处的厚度可以与上导电阻挡膜962E的在面对第二绝缘膜156的部分处的厚度大致相同。
关于图12至图16的上导电阻挡膜962A、962B、962C、962D和962E、上金属衬垫964A、964B、964C、964D和964E以及上金属膜966的细节与关于以上参照图3描述的上导电阻挡膜162、上金属衬垫164和上金属膜166的细节相同或类似。
图17和图18是根据本发明构思的示范性实施方式的集成电路器件1000A和1000B的剖视图。
参照图17和图18，集成电路器件1000A和1000B具有与图11的集成电路器件900基本上相同的结构。然而，在图17中的集成电路器件1000A中，下金属膜136被盖层1050覆盖，盖层1050包括第一导电合金盖层T1和第二导电合金盖层T2。盖层1050包括顺序地堆叠在下金属膜136上的第二导电合金盖层T2、第一导电合金盖层T1、第一绝缘盖层950A和第二绝缘盖层250B。第一导电合金盖层T1具有与参照图11描述的导电合金盖层950T基本上相同的结构。第二导电合金盖层T2包括与第一导电合金盖层T1中包括的金属不同的金属以及包含Si或Ge的半导体元素的合金。根据一示范性实施方式，第二导电合金盖层T2可以包括CuSi、Cu3Si、CuGe或Cu3Ge。盖层1050被第二绝缘膜156覆盖。根据一示范性实施方式，第二导电合金盖层T2包括与第一导电合金盖层T1中包含的第一金属不同的第三金属，该第一金属与第一绝缘盖层950A中包含的第二金属不同。
在图17的集成电路器件1000A中，第二导电合金盖层T2设置在下金属膜136与上布线结构160之间，使得上布线结构160通过第二导电合金盖层T2电连接到下金属膜136。上布线结构160穿透第二绝缘膜156、第二绝缘盖层250B、第一绝缘盖层950A和第一导电合金盖层T1，并向下延伸到第二导电合金盖层T2的顶表面。
在图18的集成电路器件1000B中，上布线结构160直接接触下金属膜136。上布线结构160穿透第二绝缘膜156、第二绝缘盖层250B、第一绝缘盖层950A、第一导电合金盖层T1和第二导电合金盖层T2，并向下延伸到下金属膜136的顶表面。
在比较示例中，当集成电路器件的多层布线结构形成在衬底之上时，由于多层布线结构与衬底之间的应力差或者由于多层布线结构中的不同相邻层之间的相对弱的粘附性，多层布线结构可能变得分离或破裂。在多层布线结构中产生的分离或破裂可能沿着布线结构与使布线结构绝缘的绝缘膜之间的界面传播。当多层布线结构中产生的分离或破裂传播时，可能发生集成电路器件的操作故障或寿命劣化，因而降低集成电路器件的可靠性。
以上参照图1A至图18描述的根据本发明构思的示范性实施方式的集成电路器件包括形成在由形成下布线结构的下金属膜的顶表面和上布线结构的侧壁限定的拐角区域中或附近的空气间隙。空气间隙具有其中宽度由上布线结构和覆盖下金属膜的顶表面的盖层限定的尺寸。因此，即使在下布线结构、上布线结构、围绕下布线结构和上布线结构的绝缘膜或其间的界面中产生分离或破裂，当分离或破裂到达空气间隙时，分离或破裂也可以在空气间隙处停止传播。因此，在根据示范性实施方式的集成电路器件中，即使当分离或破裂在多层布线结构中产生时，分离或破裂也被阻止传播，从而防止集成电路器件的操作故障或寿命劣化发生，因此提高集成电路器件的可靠性。
图19A至图19F是示出根据本发明构思的一示范性实施方式的制造集成电路器件的方法的剖视图。将参照图19A至图19F描述制造图5的集成电路器件500的方法的示例。参照图19A至图19F，可以省略之前描述的元件的进一步描述。
参照图19A，第一蚀刻停止层112和下绝缘膜114形成在衬底110之上，并且下导电膜120通过穿透下绝缘膜114和第一蚀刻停止层112而电连接到衬底110的导电区域。
第二蚀刻停止层122和第一绝缘膜124形成在下绝缘膜114之上，并且第一孔H1穿透第一绝缘膜124和第二蚀刻停止层122形成从而暴露下导电膜120。在一示范性实施方式中，第一孔H1包括第一通路孔VH1和第一线孔LH1。在一示范性实施方式中，第一通路孔VH1从第一线孔LH1延伸。为了形成第一孔H1，第一绝缘膜124和第二蚀刻停止膜122可以通过使用具有不同蚀刻选择性的多个蚀刻掩模图案而被干蚀刻。在图19A中，与第一线孔LH1对应的区域用虚线表示。
参照图19B，填充第一孔H1的下布线结构130通过在第一孔H1(见图19A)内部顺序地形成下导电阻挡膜132、下金属衬垫134和下金属膜136而形成。
根据一示范性实施方式，为了形成下金属膜136，下金属衬垫134形成在下导电阻挡膜132之上，金属籽晶层形成在下金属衬垫134上，然后执行镀覆工艺(platingprocess)。为了形成下导电阻挡膜132、下金属衬垫134和金属籽晶层，可以使用包括物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或其组合的工艺。根据一示范性实施方式，为了形成下金属膜136，可以执行PVD、CVD或ALD而不是镀覆工艺。然后，下金属膜136、下金属衬垫134和下导电阻挡膜132使用例如化学机械抛光(CMP)工艺和/或回蚀刻工艺而被蚀刻和平坦化，使得第一绝缘膜124的顶表面在第一孔H1(见图19A)的周围暴露，并且下导电阻挡膜132、下金属衬垫134和下金属膜136留在第一孔H1中。
参照图19C，初始盖层50形成在下金属膜136之上。为了形成初始盖层50，第一初始盖层50A、第二初始盖层50B和第三初始盖层50C顺序地形成在下布线结构130之上。除了覆盖下布线结构130的顶表面之外，在一示范性实施方式中，第二初始盖层50B和第三初始盖层50C还覆盖下布线结构130周围的第一绝缘膜124的顶表面。
在一示范性实施方式中，第一初始盖层50A包括导电层。在一示范性实施方式中，第一初始盖层50A不形成在第一绝缘膜124的暴露表面和下导电阻挡膜132的暴露表面之上，并且仅选择性地形成在下金属膜136的暴露表面和下金属衬垫134的暴露表面之上。选择性CVD工艺可以用于形成第一初始盖层50A。根据一示范性实施方式，在用于形成第一初始盖层50A的沉积工艺期间，形成第一初始盖层50A的金属经由自组装方法仅沉积在下金属膜136和下金属衬垫134的暴露表面上，根据与形成下金属膜136和下金属衬垫134的金属的亲和性。因此，第一初始盖层50A仅选择性地形成在下金属膜136和下金属衬垫134的每个的暴露表面之上。第一初始盖层50A的顶表面可以包括例如包含Co、Ni、Ta、Ru、W、Mn或其组合的金属或合金。
在一示范性实施方式中，第二初始盖层50B包括包含金属的绝缘层。例如，第二初始盖层50B可以包括AlN、AlON、AlO或AlOC。CVD、ALD或PVD工艺可以用来形成第二初始盖层50B。根据一示范性实施方式，在形成第二初始盖层50B之后，执行后处理退火工艺。根据执行后处理退火工艺的一示范性实施方式，通过形成第二初始盖层50B获得的所得结构在N2气体气氛下退火，然后在H2气体气氛下退火。根据执行后处理退火工艺的一示范性实施方式，通过形成第二初始盖层50B获得的所得结构在NH3和N2混合气体气氛下退火。当执行后处理退火工艺时，可以施加射频(RF)功率来产生等离子体气氛。后处理退火工艺可以在约360℃的温度在约2.4托(torr)的压力下执行约30秒。然而，这样的条件仅是示范性的，本发明构思不限于此。通过对第二初始盖层50B执行这样的后处理退火工艺，第二初始盖层50B相对于可能在随后的工艺期间接触第二初始盖层50B的蚀刻剂或清洁溶液的耐蚀刻性可以增加。
在一示范性实施方式中，第三初始盖层50C包括不包含金属的绝缘层。例如，第三初始盖层50C可以包括SiC、SiN、SiC:N或SiOC。可以使用CVD、ALD或PVD工艺来形成第三初始盖层50C。
参照图19D，第二绝缘膜156形成在初始盖层50之上。在一示范性实施方式中，第二绝缘膜156形成为覆盖下布线结构130的顶表面和在下布线结构130周围的第一绝缘膜124的顶表面，使初始盖层50插置在其间。
参照图19D和图19E，第二绝缘膜156使用初始盖层50作为蚀刻停止膜被蚀刻。然后初始盖层50的一部分被蚀刻以形成暴露下布线结构130的下金属膜136的第二孔H2以及从第二孔H2延伸的空气间隙AG5。结果，获得包括初始盖层50的剩余部分的盖层550。
第二孔H2在垂直方向(Z方向)上穿透第二绝缘膜156和盖层550。为了形成空气间隙AG5，初始盖层50的通过第二孔H2暴露的部分沿水平方向(X方向和/或Y方向)被去除以形成从第二孔H2延伸的切口区域550TC。切口区域550TC的一部分形成空气间隙AG5(例如，空气间隙AG5设置在切口区域550TC中)。例如，切口区域550TC通过在与第二孔H2穿透第二绝缘膜156的方向(例如Z方向)基本上垂直的方向(例如X方向)上去除盖层550的一部分而形成。
根据形成第二孔H2和空气间隙AG5的一示范性实施方式，第二绝缘膜156和第三初始盖层50C通过使用等离子体蚀刻工艺或反应离子蚀刻(RIE)工艺而被干蚀刻。可以通过第三初始盖层50C降低蚀刻速度，并且包括与第三初始盖层50C的材料不同的材料的第二初始盖层50B可以用作蚀刻终点。然后暴露的第二初始盖层50B被湿蚀刻以暴露第一初始盖层50A，然后利用暴露的第一初始盖层50A与第二孔H2内部和外部暴露的不同层之间的蚀刻选择性差异，通过第二孔H2选择性地蚀刻第一初始盖层50A的一部分。结果，切口区域550TC形成在第一初始盖层50A中。可以使用湿蚀刻工艺来形成切口区域550TC。
根据一示范性实施方式，当第二初始盖层50B包括AlN层时，使用相同的蚀刻剂来执行蚀刻第二初始盖层50B以形成第二孔H2的工艺以及蚀刻第一初始盖层50A以形成切口区域550TC的工艺。在一示范性实施方式中，相对于蚀刻剂，第一初始盖层50A的蚀刻选择性高于第二初始盖层50B的蚀刻选择性。因此，当使用相同的蚀刻剂来蚀刻第二初始盖层50B和其下的第一初始盖层50A时，第一初始盖层50A的蚀刻量大于第二初始盖层50B的蚀刻量。因此，在形成第二孔H2之后，切口区域550TC形成在第一初始盖层50A中，并且包括空气间隙AG5的切口区域550TC保留。酸溶液诸如例如硫酸溶液或盐酸溶液可以用作用于蚀刻第二初始盖层50B和其下的第一初始盖层50A的蚀刻剂。
根据一示范性实施方式，当第二初始盖层50B包括AlON层时，第一初始盖层50A通过干蚀刻第二初始盖层50B而暴露，然后第二孔H2和切口区域550TC通过使用酸溶液(诸如例如硫酸溶液或盐酸溶液)湿蚀刻暴露的第一初始盖层50A而形成。
参照图19F，填充第二孔H2的上布线结构160通过在第二孔H2(见图19E)内部顺序形成上导电阻挡膜162、上金属衬垫164和上金属膜166而形成。根据一示范性实施方式，镀覆工艺被执行以形成上金属膜166。在第二孔H2中形成上布线结构160导致在上布线结构160与盖层550的一部分之间的切口区域550TC中形成空气间隙AG5。
已经参照图19A至图19F描述了制造图5的集成电路器件500的方法的示例。将理解，图1A至图4以及图6至图18的集成电路器件100至400以及600至1000B也可以通过相应地修改这里描述的方法来制造。
例如，根据示范性实施方式，为了制造图1A和图3的集成电路器件100和300，在参照图19C描述的工艺期间，形成盖层150而不是初始盖层50。然后，如参照图19E所述，在形成第二孔H2之后，切口区域150C通过部分去除通过第二孔H2暴露的盖层150而不是形成空气间隙AG5而形成，从而形成空气间隙AG1。可以根据需要控制建立盖层150的蚀刻气氛的各种操作条件，从而形成具有图1B至图1E的平面形式中的任一种的空气间隙AG1。然后如参照图19F所述地可以形成图1A和图3中示出的上布线结构160。
根据示范性实施方式，为了制造图2和图4的集成电路器件200和400，在参照图19C描述的工艺期间，形成盖层250而不是初始盖层50。然后，如参照图19E所述，在形成第二孔H2之后，切口区域250AC通过选择性地部分地蚀刻通过第二孔H2暴露的盖层250的第一绝缘盖层250A而不是形成空气间隙AG5而形成，从而形成空气间隙AG2。然后如参照图19F所述地形成图2和图4中示出的上布线结构160。
根据示范性实施方式，为了制造图6和图7的集成电路器件600和700，执行参照图19A至图19F描述的工艺。然而，在参照图19D和图19E描述的工艺期间，通过第二孔H2暴露的初始盖层50的第一初始盖层50A和第二初始盖层50B被一起蚀刻。图6的空气间隙AG6或图7的空气间隙AG7通过调节第一初始盖层50A和第二初始盖层50B中的每个的蚀刻选择性而形成。
根据示范性实施方式，为了制造图8A至图10的集成电路器件800A至800C，执行参照图19A至图19F描述的工艺。然而，与参照图19F描述的用于形成上布线结构160的工艺类似的工艺被执行从而形成上布线结构860A至860C。通过根据需要控制上导电阻挡膜862A至862C、上金属衬垫864和864C以及上金属膜866的每个的沉积条件，具有期望形式的上布线结构860A至860C被形成。
根据示范性实施方式，为了制造图11的集成电路器件900，在参照图19C描述的工艺期间，形成包括导电合金盖层950T的盖层950，而不是初始盖层50。为了形成导电合金盖层950T，通过参照图19C描述的相同工艺形成第一初始盖层50A。然后第一初始盖层50A在H2气体气氛下或在H2气体和惰性气体诸如Ar、He、Ne或N2气体的混合气体气氛下被初次退火。结果，保留在第一初始盖层50A的暴露表面上的不需要的自然氧化物膜通过还原被去除，消除表面损伤。在执行初次退火时可以通过施加RF功率来创建等离子体气氛。初次退火可以在从约300℃至约400℃的温度、在从约1托至约20托的压力下被执行约1秒至约1分钟。然而，这些条件仅是示范性的，本发明构思不限于此。然后，被初次退火的第一初始盖层50A在包含半导体元素的气体气氛下被二次退火，从而从第一初始盖层50A形成包含半导体元素的导电合金盖层950T。
在一示范性实施方式中，在初次退火工艺之后，二次退火工艺被原位地执行而不破坏真空。半导体元素可以是例如Si和Ge中的至少一种。包含半导体元素的气体可以包括例如Si源诸如SiH4、Si2H6、Si(CH3)4或SiH2Cl2、和/或Ge源诸如例如GeH4或GeCl4。根据一示范性实施方式，包括半导体元素的气体气氛可以是混合气体气氛，其中包含半导体元素的气体和惰性气体诸如Ar、He、Ne或N2气体被混合。在包含半导体元素的气体环境下，可以通过等离子体法执行退火。退火工艺可以在从约300℃至约400℃的温度、在约1托至约20托的压力下且在包含半导体元素的气体环境下执行约1秒至约1分钟。然而，这些条件仅是示范性的，本发明构思不限于此。此外，在一示范性实施方式中，在参照图19E描述的工艺期间，空气间隙AG9通过选择性地部分地去除盖层950的第一绝缘盖层950A而形成，以形成切口区域950AC，而不是形成空气间隙AG5。然后如参照图19F所述地形成上布线结构160。
根据示范性实施方式，为了制造图12至图16的集成电路器件900A至900E，执行参照图19A至图19F描述的工艺。然而，与参照图19F描述的形成上布线结构160的工艺相似的工艺被执行从而形成上布线结构960A至960E。通过根据需要控制上导电阻挡膜962A至962E、上金属衬垫964A至964E和上金属膜966的每个的沉积条件，具有期望形式的上布线结构960A至960E被形成。
根据示范性实施方式，为了制造图17的集成电路器件1000A，可以使用与参照图11的集成电路器件900描述的方法类似的方法。然而，形成包括第一导电合金盖层T1和第二导电合金盖层T2的盖层1050，而不是形成包括导电合金盖层950T的盖层950。在这方面，通过与用于形成导电合金盖层950T的相同的方法，第一导电合金盖层T1形成在下金属膜136之上。然后，包括半导体元素的第二导电合金盖层T2由下金属膜136的顶表面的接触第一导电合金盖层T1的部分形成。在一示范性实施方式中，当下金属膜136由Cu形成并且半导体元素为Si时，第二导电合金盖层T2由包括Cu和Si的合金(例如CuSi或Cu3Si)形成。在一示范性实施方式中，当下金属膜136由Cu形成并且半导体元素为Ge时，第二导电合金盖层T2由包括Cu和Ge的合金(诸如CuGe或Cu3Ge)形成。根据一示范性实施方式，第一导电合金盖层T1和第二导电合金盖层T2在包含半导体元素的气体气氛下、在从约300℃至400℃的温度、在约1托至约20托的压力下退火约10秒至约2分钟。然而，这些条件仅是示范性的，本发明构思不限于此。退火工艺可以通过等离子体法被执行。
根据示范性实施方式，为了制造图18的集成电路器件1000B，使用制造图17的集成电路器件1000A的方法。下金属膜136通过蚀刻第二导电合金盖层T2同时形成参照图19E描述的第二孔H2而暴露。然后，如参照图19F所述，形成通过穿透盖层1050而接触下金属膜136的上布线结构160。
根据按照本发明构思的示范性实施方式的制造集成电路器件的方法，空气间隙形成在由形成下布线结构的下金属膜的顶表面和上布线结构的侧壁限定的拐角区域中或附近。空气间隙具有其中宽度由覆盖下金属膜的顶表面的盖层和上布线结构限定的尺寸。因此，即使在下布线结构、上布线结构、围绕下布线结构和上布线结构的绝缘膜或其间的界面中产生分离或破裂，该分离或破裂也可以在空气间隙处停止传播。因此，根据按照示范性实施方式的制造集成电路器件的方法，通过防止分离或破裂在多层布线结构中传播，可以抑制集成电路器件的操作故障和寿命劣化。
已经参照图1A至图19F描述了集成电路器件的结构的示例以及制造集成电路器件的方法。然而，本发明构思的示范性实施方式不限于此，并可以变化。例如，在参照图1A至图18描述的集成电路器件中，下金属膜136的顶表面例如如图2所示地被包括第一绝缘盖层250A和第二绝缘盖层250B的双层绝缘盖层覆盖，或者被包括类似的双层绝缘盖层的盖层覆盖。然而，示范性实施方式不限于此，下金属膜136的顶表面可以被包括至少三层绝缘盖层(也被称为三层结构)的盖层覆盖。
图20至图24是根据本发明构思的示范性实施方式的集成电路器件1100至1500的剖视图。将参照图20至图24描述包括三层绝缘盖层的集成电路器件1100至1500。
参照图20，集成电路器件1100具有与图5的集成电路器件500基本上相同的结构。然而，与图5的集成电路器件500的盖层550不同，图20的集成电路器件1100的盖层1150还包括覆盖第二绝缘盖层250B的第三绝缘盖层1150A。例如，盖层1150包括导电盖层550T和三层绝缘盖层结构，该三层绝缘盖层结构包括顺序堆叠在导电盖层550T之上的第一绝缘盖层550A、第二绝缘盖层250B和第三绝缘盖层1150A。
在一示范性实施方式中，第三绝缘盖层1150A的侧壁接触上布线结构160。
类似于第一绝缘盖层550A，第三绝缘盖层1150A可以由例如AlN、AlON、AlO或AlOC形成。第一绝缘盖层550A和第三绝缘盖层1150A可以由包括例如AlN、AlON、AlO或AlOC的相同或不同的材料形成。
参照图21，集成电路器件1200具有与图6的集成电路器件600基本上相同的结构。然而，与图6的集成电路器件600的盖层650不同，图21的集成电路器件1200的盖层1250还包括覆盖第二绝缘盖层250B的第三绝缘盖层1250A。例如，盖层1250包括导电盖层550T和三层绝缘盖层结构，该三层绝缘盖层结构包括顺序堆叠在导电盖层550T之上的第一绝缘盖层650A、第二绝缘盖层250B和第三绝缘盖层1250A。
在一示范性实施方式中，第三绝缘盖层1250A的侧壁与上布线结构160间隔开，并且空气间隙AG12提供在上布线结构160与第三绝缘盖层1250A的面对上布线结构160的侧壁之间。空气间隙AG12与空气间隙AG6间隔开，使第二绝缘盖层250B插置在其间。因此，在一示范性实施方式中，空气间隙包括彼此间隔开的第一空气间隙(例如AG6)和第二空气间隙(例如AG12)，使第二绝缘盖层250B设置在第一空气间隙与第二空气间隙之间。在一示范性实施方式中，空气间隙AG12沿X方向的宽度小于或等于空气间隙AG6的上宽度W6B(见图6)。
类似于第一绝缘盖层650A，第三绝缘盖层1250A可以由例如AlN、AlON、AlO或AlOC形成。第一绝缘盖层650A和第三绝缘盖层1250A可以由包括例如AlN、AlON、AlO或AlOC的相同或不同的材料形成。根据一示范性实施方式，第一绝缘盖层650A由AlN形成，第三绝缘盖层1250A由AlON、AlO或AlOC中的任一种形成。在这种情况下，空气间隙AG12沿X方向的宽度小于空气间隙AG6的上宽度W6B(见图6)。根据一示范性实施方式，当第一绝缘盖层650A和第三绝缘盖层1250A由相同的材料形成时，空气间隙AG12沿X方向的宽度与空气间隙AG6的上宽度W6B大致相同。
参照图22，集成电路器件1300具有与图11的集成电路器件900基本上相同的结构。然而，与图11的集成电路器件900的盖层950不同，图22的集成电路器件1300的盖层1350还包括覆盖第二绝缘盖层250B的第三绝缘盖层1250A。例如，盖层1350包括导电合金盖层950T和三层绝缘盖层结构，该三层绝缘盖层结构包括顺序堆叠在导电合金盖层950T之上的第一绝缘盖层950A、第二绝缘盖层250B和第三绝缘盖层1250A。
在一示范性实施方式中，第三绝缘盖层1250A的侧壁与上布线结构160间隔开，并且空气间隙AG12设置在上布线结构160与第三绝缘盖层1250A的面对上布线结构160的侧壁之间。关于第三绝缘盖层1250A的细节与参照图21描述的那些细节相同或相似。
已经参照图20至图22描述了包括盖层1150至1350以及第三绝缘盖层1150A和1250A的集成电路器件1100至1300。然而，示范性实施方式不限于此，并可以变化。例如，图1A的盖层150、图2的盖层250、图4的盖层250、图7的盖层750和图17的盖层1050的每个可以包括第三绝缘盖层1150A、第三绝缘盖层1250A或具有修改结构的第三绝缘盖层。
参照图23，集成电路器件1400具有与图6的集成电路器件600基本上相同的结构。然而，与图6的集成电路器件600的盖层650不同，集成电路器件1400的盖层1450还包括覆盖第二绝缘盖层250B的第三绝缘盖层1450A，并且不包括导电盖层550T。例如，盖层1450包括三层绝缘盖层结构，该三层绝缘盖层结构包括顺序堆叠在下金属膜136之上的第一绝缘盖层650A、第二绝缘盖层250B和第三绝缘盖层1450A。在一示范性实施方式中，下金属膜136和第一绝缘盖层650A彼此接触(例如直接接触)，并且下金属膜136可以由Co形成。
在一示范性实施方式中，空气间隙AG14设置在上布线结构160与第一绝缘盖层650A的面对上布线结构160的侧壁之间，空气间隙AG14在Z方向上的高度由下金属膜136的顶表面和第二绝缘盖层250B的底表面限定。
在一示范性实施方式中，第三绝缘盖层1450A的侧壁接触(例如直接接触)上布线结构160。
关于第三绝缘盖层1450A的细节与关于参照图20描述的第三绝缘盖层1150A的那些细节相同或类似。
参照图24，集成电路器件1500具有与图11的集成电路器件900基本上相同的结构。然而，与图11的集成电路器件900的盖层950不同，集成电路器件1500的盖层1550还包括覆盖第二绝缘盖层250B的第三绝缘盖层1550A，并且不包括导电合金盖层950T。例如，盖层1550包括三层绝缘盖层结构，该三层绝缘盖层结构包括顺序堆叠在下金属膜136之上的第一绝缘盖层950A、第二绝缘盖层250B和第三绝缘盖层1550A。在一示范性实施方式中，下金属膜136和第一绝缘盖层950A彼此接触(例如直接接触)，并且下金属膜136可以由Co形成。
在一示范性实施方式中，空气间隙AG9设置在上布线结构160与第一绝缘盖层950A的面对上布线结构160的侧壁之间，空气间隙AG9在Z方向上的高度由下金属膜136的顶表面和第二绝缘盖层250B的底表面限定。
在一示范性实施方式中，第三绝缘盖层1550A的侧壁与上布线结构160间隔开，并且空气间隙AG15设置在上布线结构160与第三绝缘盖层1550A的面对上布线结构160的侧壁之间。在一示范性实施方式中，空气间隙AG15在Z方向上的高度由第二绝缘盖层250B的顶表面和第二绝缘膜156的底表面限定。
关于第三绝缘盖层1550A的细节与关于参照图20描述的第三绝缘盖层1150A的那些细节相同或类似。
已经参照图23和图24描述了包括盖层1450和1550的集成电路器件1400和1500，盖层1450和1550包括三层绝缘盖层并且不包括导电盖层。然而，示范性实施方式不限于此，并可以变化。例如，在示范性实施方式中，图1A的盖层150、图2的盖层250、图4的盖层250、图5的盖层550、图7的盖层750和图17的盖层1050的每个可以包括第三绝缘盖层1450A、第三绝缘盖层1550A或具有修改结构的第三绝缘盖层。
参照图20至图24描述的集成电路器件1100至1500分别包括形成在由形成下布线结构130的下金属膜136的顶表面和上布线结构160的侧壁限定的拐角区域中或附近的空气间隙AG5、AG9、AG12、AG14和AG15。因此，即使在下布线结构130、上布线结构160、围绕下布线结构130和上布线结构160的绝缘膜、或其间的界面中产生分离或破裂，当分离或破裂到达空气间隙AG5、AG9、AG12、AG14或AG15时，该分离或开裂可以在空气间隙AG5、AG9、AG12、AG14或AG15处停止传播。因此，在根据示范性实施方式的集成电路器件1100至1500中，即使当多层布线结构中产生分离或破裂时，该分离或破裂被阻止传播，从而防止集成电路器件1100至1500的操作故障或寿命劣化，因此提高集成电路器件1100至1500的可靠性。
图20至图24的集成电路器件1100至1500可以使用参照图19A至图19F描述的制造集成电路器件500的方法被制造。
图25A和图25B是示出根据本发明构思的一示范性实施方式的集成电路器件2000的图。图25A是根据本发明构思的一示范性实施方式的集成电路器件2000的部件的布局图。图25B是根据本发明构思的一示范性实施方式的沿图25A的线B-B'截取的剖视图。图25A和图25B的集成电路器件2000可以形成包括鳍型场效应晶体管(FinFET)器件的逻辑单元。
参照图25A和图25B，衬底110的逻辑单元区域LC包括第一器件区域RX1和第二器件区域RX2。第一器件区域RX1和第二器件区域RX2包括从衬底110突出的多个鳍型有源区域AC。多个鳍型有源区域AC可以沿着一个方向(X方向)基本上彼此平行地延伸。在一示范性实施方式中，器件隔离膜在衬底110之上形成在多个鳍型有源区域AC之间，并且多个鳍型有源区域AC以鳍的形状突出在器件隔离膜之上。多个栅极绝缘膜1118和多个栅线GL在衬底110之上在一方向(Y方向)上延伸，交叉多个鳍型有源区域AC。多个栅极绝缘膜1118和多个栅线GL延伸同时覆盖多个鳍型有源区域AC的每个的顶表面和两个侧壁以及器件隔离膜的顶表面。多个金属氧化物半导体(MOS)晶体管沿着多个栅线GL形成。多个MOS晶体管可以每个例如是在每个鳍型有源区域AC的顶表面和两个侧壁上形成沟道的3维(3D)MOS晶体管。
多个栅极绝缘膜1118可以每个是例如硅氧化物膜、高电介质膜或其组合。高电介质膜可以由例如具有比硅氧化物膜高的介电常数的金属氧化物形成。多个栅线GL可以每个包括功函数含金属层和间隙填充金属膜。功函数含金属层可以包括包含例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd的至少一种金属。间隙填充金属膜可以是W膜或Al膜。根据一示范性实施方式，多个栅线GL可以每个具有例如TiAlC/TiN/W、TiN/TaN/TiAlC/TiN/W或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。多个栅线GL中的每个具有由绝缘盖图案1122覆盖的顶表面和由绝缘间隔物1124覆盖的侧壁。绝缘盖图案1122和绝缘间隔物1124的每个可以由硅氮化物层形成。
连接到多个鳍型有源区域AC的源极/漏极区域1116的多个第一接触CA和连接到多个栅线GL的多个第二接触CB形成在多个鳍型有源区域AC之上的第一水平LV1处。多个第一接触CA和第二接触CB通过覆盖多个鳍型有源区域AC和栅线GL的第一层间绝缘膜1132彼此绝缘。
第二层间绝缘膜1134和穿透第二层间绝缘膜1134的多个下通路接触V0形成在第一层间绝缘膜1132之上。
多个第一布线层M1形成在第二层间绝缘膜1134之上，其在比第一水平LV1更高的第二水平LV2处在水平方向上延伸。多个第一布线层M1在第二层间绝缘膜1134之上延伸，基本上平行于衬底110的主表面110A的延伸方向。多个第一布线层M1的每个通过设置在第一水平LV1与第二水平LV2之间的多个下通路接触V0中的一个而连接到多个第一接触CA和第二接触CB中的一个。多个下通路接触V0的每个通过穿透第二层间绝缘膜1134而连接到多个第一接触CA和第二接触CB中的一个。下通路接触V0通过第二层间绝缘膜1134而彼此绝缘。
在逻辑单元区域LC中，电源线VDD连接到第一器件区域RX1中的鳍型有源区域AC，并且地线VSS连接到第二器件区域RX2中的鳍型有源区域AC。电源线VDD和地线VSS分别通过多个下通路接触V0中的一个连接到第一器件区域RX1的鳍型有源区域AC和第二器件区域RX2的鳍型有源区域AC。多个第一布线层M1、电源线VDD和地线VSS通过第三层间绝缘膜1136彼此绝缘。
多个下通路接触V0、多个第一布线层M1、电源线VDD和地线VSS可以每个具有导电阻挡膜和金属膜的堆叠结构。导电阻挡膜和金属膜可以具有与参照图1A描述的下布线结构130的下导电阻挡膜132和下金属膜136相同的结构。
可以形成覆盖第三层间绝缘膜1136和多个第一布线层M1的第四层间绝缘膜1138。根据一示范性实施方式，第一层间绝缘膜至第四层间绝缘膜1132、1134、1136和1138可以由相同的材料形成，或者第一层间绝缘膜至第四层间绝缘膜1132、1134、1136和1138中的至少一些可以由不同的材料形成。关于第一层间绝缘膜至第四层间绝缘膜1132、1134、1136和1138的细节与参照图1A描述的下绝缘膜114的那些细节相同或类似。
穿透第四层间绝缘膜1138的多个上通路接触V1形成在多个第一布线层M1之上。在交叉多个第一布线层M1的方向上延伸的多个第二布线层M2形成在上通路接触V1之上，在比第二水平LV2更高的第三水平LV3处。多个第二布线层M2的每个通过设置在第二水平LV2与第三水平LV3之间的多个上通路接触V1中的一个连接到多个第一布线层M1中的一个。多个第二布线层M2中的一些通过多个通路接触DV中的一个连接到多个栅线GL中的一个。多个上通路接触V1通过穿透第四层间绝缘膜1138而向下延伸到多个第一布线层M1中的一个。多个上通路接触V1和第二布线层M2的每个可以具有导电阻挡膜和金属膜的堆叠结构。导电阻挡膜和金属膜可以具有与参照图1A描述的上布线结构160的上导电阻挡膜162和上金属膜166相同的结构。
覆盖第一布线层M1的顶表面和第三层间绝缘膜1136的顶表面的盖层150提供在第一布线层M1与第四层间绝缘膜1138之间。空气间隙AG1设置在第一布线层M1与第四层间绝缘膜1138之间。空气间隙AG1设置在由第一布线层M1的顶表面和上通路接触V1的侧壁限定的拐角区域中。空气间隙AG1的宽度可以由盖层150和上通路接触V1限定。已经参照图1A描述了关于盖层150和空气间隙AG1的细节。在图25B中，空气间隙AG1形成在连接到第一接触CA的第一布线层M1之上，然而本发明构思不限于此。例如，空气间隙AG1也可以以图25B所示的方式形成在连接到第二接触CB的第一布线层M1之上。
在图25A和图25B的集成电路器件2000中，空气间隙AG1形成在由形成下布线结构的第一布线层M1的顶表面和形成上布线结构的上通路接触V1的侧壁限定的拐角区域中。因此，即使在多个第一布线层M1、多个上通路接触V1、多个第二布线层M2、围绕下布线结构和上布线结构的绝缘膜、或其间的界面中产生分离或破裂，该分离或破裂也可以在空气间隙AG1处停止传播。因此，可以抑制集成电路器件2000的操作故障和寿命劣化，因此，通过防止分离或破裂在多层布线结构中传播，可以提高集成电路器件2000的可靠性。
图25A和图25B的集成电路器件2000包括图1A的盖层150和空气间隙AG1，但是不限于此。例如，图25A和图25B的集成电路器件2000可以包括参照图1A至图18和图20至图24描述的盖层和空气间隙中的任一种。
尽管已经参照本发明构思的示范性实施方式具体示出并描述了本发明构思，但是本领域普通技术人员将会理解，可以在此进行形式和细节上的各种变化，而不背离本发明构思的精神和范围，本发明构思的范围由所附权利要求书限定。
本申请要求于2017年3月8日提交的第10-2017-0029609号韩国专利申请的优先权，并要求于2017年3月8日提交的第10-2017-0029610号韩国专利申请的优先权，它们的公开内容通过引用全文结合于此。

Claims (25)

1.一种集成电路器件，包括：
下布线结构，包括下金属膜，其中所述下布线结构穿透设置在衬底之上的第一绝缘膜的至少一部分；
盖层，覆盖所述下金属膜的顶表面；
第二绝缘膜，覆盖所述盖层；
上布线结构，穿透所述第二绝缘膜和所述盖层，并电连接到所述下金属膜；以及
空气间隙，设置在所述下金属膜与所述第二绝缘膜之间，并具有由所述盖层与所述上布线结构之间的距离限定的宽度，
其中所述空气间隙设置在所述上布线结构与所述盖层之间使得所述上布线结构不接触所述盖层。
2.根据权利要求1所述的集成电路器件，其中所述空气间隙设置在由所述下金属膜的所述顶表面和所述上布线结构的侧壁限定的拐角区域处。
3.根据权利要求1所述的集成电路器件，其中所述空气间隙在垂直重叠所述下金属膜的位置处围绕所述上布线结构的至少一部分。
4.根据权利要求1所述的集成电路器件，
其中所述盖层包括导电盖层、包含金属的第一绝缘盖层和不包含所述金属或另外的金属的第二绝缘盖层，
其中所述导电盖层、所述第一绝缘盖层和所述第二绝缘盖层顺序堆叠在彼此之上，
其中所述空气间隙设置在所述导电盖层与所述上布线结构之间。
5.根据权利要求4所述的集成电路器件，
其中所述导电盖层的面对所述上布线结构的侧壁和所述第一绝缘盖层的面对所述上布线结构的侧壁各自与所述上布线结构间隔开，
其中所述空气间隙设置在所述导电盖层的所述侧壁与所述上布线结构之间以及在所述第一绝缘盖层的所述侧壁与所述上布线结构之间。
6.根据权利要求4所述的集成电路器件，其中所述空气间隙在所述导电盖层与所述上布线结构之间具有沿着第一方向的第一宽度，并在所述第一绝缘盖层与所述上布线结构之间具有沿着所述第一方向的与所述第一宽度不同的第二宽度。
7.根据权利要求4所述的集成电路器件，其中所述空气间隙设置在所述下金属膜与所述第二绝缘盖层之间。
8.根据权利要求1所述的集成电路器件，
其中所述盖层包括包含第一金属和半导体元素的第一导电合金盖层、包含不同于所述第一金属的第二金属的第一绝缘盖层以及不包括所述第一金属、所述第二金属或另外的金属的第二绝缘盖层，
其中所述第一导电合金盖层、所述第一绝缘盖层和所述第二绝缘盖层顺序堆叠在彼此之上，
其中所述空气间隙设置在所述第一导电合金盖层与所述第二绝缘盖层之间。
9.根据权利要求8所述的集成电路器件，
其中所述盖层还包括设置在所述下金属膜与所述第一导电合金盖层之间的第二导电合金盖层，
其中所述第二导电合金盖层包括所述半导体元素和不同于所述第一金属的第三金属。
10.根据权利要求1所述的集成电路器件，
其中所述盖层包括导电盖层和覆盖所述导电盖层并具有三层结构的绝缘盖层，
其中所述绝缘盖层包括包含金属的第一绝缘盖层、不包含所述金属或另外的金属的第二绝缘盖层以及包含所述金属或另外的金属的第三绝缘盖层，
其中所述第一绝缘盖层、所述第二绝缘盖层和所述第三绝缘盖层顺序堆叠在彼此之上。
11.根据权利要求10所述的集成电路器件，其中所述空气间隙设置在所述导电盖层与所述上布线结构之间。
12.根据权利要求10所述的集成电路器件，其中所述空气间隙设置在所述第一绝缘盖层和所述第三绝缘盖层中的至少一个与所述上布线结构之间。
13.根据权利要求10所述的集成电路器件，其中所述第一绝缘盖层和所述第三绝缘盖层由相同的材料形成。
14.根据权利要求10所述的集成电路器件，其中所述第一绝缘盖层和所述第三绝缘盖层由不同的材料形成。
15.根据权利要求1所述的集成电路器件，
其中所述盖层包括接触所述下金属膜的顶表面并具有三层结构的绝缘盖层，
其中所述绝缘盖层包括包含金属的第一绝缘盖层、不包含所述金属或另外的金属的第二绝缘盖层以及包含所述金属或另外的金属的第三绝缘盖层，
其中所述第一绝缘盖层、所述第二绝缘盖层和所述第三绝缘盖层顺序堆叠在彼此之上。
16.根据权利要求15所述的集成电路器件，其中所述空气间隙设置在所述第一绝缘盖层和所述第三绝缘盖层中的至少一个与所述上布线结构之间。
17.根据权利要求15所述的集成电路器件，其中所述第一绝缘盖层和所述第三绝缘盖层包括铝氮化物、铝氮氧化物、铝氧化物或铝氧碳化物。
18.根据权利要求1所述的集成电路器件，
其中所述上布线结构包括上金属膜和围绕所述上金属膜的导电阻挡膜，
其中所述导电阻挡膜包括面对所述第二绝缘膜并具有第一厚度的第一部分以及面对所述空气间隙并具有小于所述第一厚度的第二厚度的第二部分。
19.根据权利要求1所述的集成电路器件，其中所述上布线结构包括上金属膜和围绕所述上金属膜的导电阻挡膜，并且所述导电阻挡膜包括开口，所述空气间隙延伸到所述开口中。
20.根据权利要求1所述的集成电路器件，
其中所述上布线结构包括上金属膜和围绕所述上金属膜的导电阻挡膜，
其中所述导电阻挡膜包括面对所述第二绝缘膜的第一部分和面对所述空气间隙的第二部分，其中所述第二部分从所述上布线结构的中心比所述第一部分向外突出得更远。
21.一种集成电路器件，包括：
下布线结构，包括在第一方向上延伸并穿透设置在衬底之上的第一绝缘膜的至少一部分的下金属膜；
盖层，覆盖所述下金属膜的顶表面和所述第一绝缘膜的顶表面；
第二绝缘膜，覆盖所述盖层；
接触插塞，穿透所述第二绝缘膜和所述盖层，并电连接到所述下金属膜；以及
空气间隙，设置在所述下金属膜与所述第二绝缘膜之间，其中所述空气间隙设置在由所述下金属膜的顶表面和所述接触插塞的侧壁限定的拐角区域处，
其中所述空气间隙在俯视图中围绕所述接触插塞。
22.根据权利要求21所述的集成电路器件，
其中所述盖层包括覆盖所述下金属膜的导电盖层、包含金属并覆盖所述下金属膜和所述第一绝缘膜的第一绝缘盖层以及不包含所述金属或另外的金属并覆盖所述第一绝缘盖层的第二绝缘盖层，
其中所述空气间隙在所述第一方向上的宽度大约等于所述导电盖层和所述第一绝缘盖层中的至少一个与所述接触插塞之间的水平距离。
23.如权利要求21所述的集成电路器件，
其中所述盖层包括覆盖所述下金属膜的导电盖层和覆盖所述导电盖层的具有三层结构的绝缘盖层，
其中所述绝缘盖层包括包含金属的第一绝缘盖层、不包含所述金属或另外的金属的第二绝缘盖层以及包含所述金属或另外的金属的第三绝缘盖层，
其中所述第一绝缘盖层、所述第二绝缘盖层和所述第三绝缘盖层顺序堆叠在彼此之上。
24.根据权利要求21所述的集成电路器件，
其中所述盖层包括接触所述下金属膜的顶表面的具有三层结构的绝缘盖层，
其中所述绝缘盖层包括包含金属的第一绝缘盖层、不包含所述金属或另外的金属的第二绝缘盖层、以及包含所述金属或另外的金属的第三绝缘盖层，
其中所述第一绝缘盖层、所述第二绝缘盖层和所述第三绝缘盖层堆叠在彼此之上，
其中所述空气间隙设置在所述第一绝缘盖层和所述第三绝缘盖层中的至少一个与所述接触插塞之间。
25.一种制造集成电路器件的方法，包括：
通过蚀刻衬底之上的第一绝缘膜形成第一孔；
在所述第一孔内部形成包括下金属膜的下布线结构；
形成覆盖所述下布线结构和所述第一绝缘膜的盖层；
形成覆盖所述盖层的第二绝缘膜；
在第一方向上形成穿透所述第二绝缘膜和所述盖层的第二孔；
在所述盖层中形成从所述第二孔延伸的切口区域，其中形成所述切口区域包括在基本上垂直于所述第一方向的第二方向上通过所述第二孔去除所述盖层的一部分；以及
在所述第二孔中形成上布线结构，其中空气间隙形成在所述上布线结构与所述盖层的一部分之间的所述切口区域中并且设置在所述下金属膜与所述第二绝缘膜之间。
CN201810076683.7A 2017-03-08 2018-01-26 集成电路器件及其制造方法 Active CN108573949B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020170029610A KR102248788B1 (ko) 2017-03-08 2017-03-08 집적회로 소자 및 그 제조 방법
KR10-2017-0029609 2017-03-08
KR10-2017-0029610 2017-03-08
KR1020170029609A KR102217242B1 (ko) 2017-03-08 2017-03-08 집적회로 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN108573949A CN108573949A (zh) 2018-09-25
CN108573949B true CN108573949B (zh) 2022-04-05

Family

ID=63576716

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810076683.7A Active CN108573949B (zh) 2017-03-08 2018-01-26 集成电路器件及其制造方法
CN201810124015.7A Active CN108573916B (zh) 2017-03-08 2018-02-07 集成电路器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201810124015.7A Active CN108573916B (zh) 2017-03-08 2018-02-07 集成电路器件

Country Status (1)

Country Link
CN (2) CN108573949B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110380036B (zh) * 2019-07-24 2022-04-12 福州大学 一种合金材料复合碳纳米管及其制备方法和应用
CN111211110A (zh) * 2020-01-14 2020-05-29 中国科学院微电子研究所 一种电子器件及其制作方法、集成电路和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420560A (zh) * 2001-11-15 2003-05-28 株式会社日立制作所 半导体器件及其制造方法
CN1617326A (zh) * 2003-09-09 2005-05-18 三星电子株式会社 制造在互连孔的下部侧壁处具有斜面的半导体器件的方法
KR20070013894A (ko) * 2005-07-27 2007-01-31 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3647853B1 (ja) * 2003-10-24 2005-05-18 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
JP2007109894A (ja) * 2005-10-13 2007-04-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8362596B2 (en) * 2009-07-14 2013-01-29 International Business Machines Corporation Engineered interconnect dielectric caps having compressive stress and interconnect structures containing same
US8962467B2 (en) * 2012-02-17 2015-02-24 International Business Machines Corporation Metal fuse structure for improved programming capability
US9437484B2 (en) * 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
KR102321209B1 (ko) * 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420560A (zh) * 2001-11-15 2003-05-28 株式会社日立制作所 半导体器件及其制造方法
CN1617326A (zh) * 2003-09-09 2005-05-18 三星电子株式会社 制造在互连孔的下部侧壁处具有斜面的半导体器件的方法
KR20070013894A (ko) * 2005-07-27 2007-01-31 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
CN108573949A (zh) 2018-09-25
CN108573916A (zh) 2018-09-25
CN108573916B (zh) 2023-04-18

Similar Documents

Publication Publication Date Title
US11600569B2 (en) Integrated circuit device and method of manufacturing the same
US10276505B2 (en) Integrated circuit device and method of manufacturing the same
TWI689043B (zh) 電晶體及其製造方法
CN108538810B (zh) 集成电路装置
US11270952B2 (en) Seal ring structure for semiconductor device
US20220277991A1 (en) Self-Aligned Scheme for Semiconductor Device and Method of Forming the Same
US7701004B2 (en) Semiconductor device and method of manufacturing thereof
US9972528B2 (en) Semiconductor devices
TWI769611B (zh) 半導體結構及其製造方法
KR102024971B1 (ko) 반도체 디바이스 및 그 제조 방법
CN108573949B (zh) 集成电路器件及其制造方法
CN113517227B (zh) 半导体器件和形成半导体晶体管器件的方法
US20240079267A1 (en) Semiconductor device with multi-layer etch stop structure
KR102248788B1 (ko) 집적회로 소자 및 그 제조 방법
US20240162323A1 (en) Integrated circuit device
US11456207B2 (en) Semiconductor device including metal interconnections having sidewall spacers thereon, and method for fabricating the same
CN114883260A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant