DE102004005697B4 - Herstellungsverfahren für eine widerstandsfähige Via-Struktur und zugehörige Via-Struktur - Google Patents

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Abstract

Verfahren zur Herstellung einer Via-Struktur mit den Schritten:
Vorbereiten eines Werkstücks (112);
Ausbilden einer ersten Isolierschicht (114) an der Oberfläche des Werkstücks (112);
Ausbilden eines Leitbahnmusters innerhalb der ersten Isolierschicht (114);
Auffüllen des Leitbahnmusters mit einem elektrisch leitenden Material zum Ausbilden von zumindest einer Leitbahn (117) innerhalb der ersten Isolierschicht (114), wobei die Leitbahn (117) zumindest eine obere Oberfläche und zumindest eine Seitenwand aufweist;
Ausbilden einer zweiten Isolierschicht (118) an der Oberfläche der ersten Isolierschicht (114) und der zumindest einen Leitbahn (117);
Entfernen eines Abschnitts (128) der zweiten Isolierschicht (118) zum Freilegen von zumindest einem Abschnitt der oberen Oberfläche der Leitbahn (117);
Entfernen eines Abschnitts (130) der ersten Isolierschicht (114) zum Freilegen von zumindest einem oberen Abschnitt (140) der zumindest einen Seitenwand der Leitbahn (117), wobei
das Entfernen des Abschnitts (128) der zweiten Isolierschicht (118) und des Abschnitts (130) der ersten Isolierschicht...

Description

  • Die vorliegende Erfindung bezieht sich auf eine widerstandsfähige Via-Struktur und ein zugehöriges Herstellungsverfahren gemäß dem Oberbegriff der Patentansprüche 1, 16 und 19.
  • Eine derartige Via-Struktur sowie ein zugehöriges Herstellungsverfahren ist beispielsweise aus der Druckschrift US 2002/0086517 A1 bekannt.
  • In der Halbleitertechnologie ist für die Weiterentwicklung von integrierten Schaltungen (IC, integrated circuits) eine Erhöhung der Integrationsdichte bzw. ein sogenanntes device scaling von großer Bedeutung. Ein derartiges scaling bzw. eine Reduzierung der Abmessungen verbessert nämlich die Leistungsmerkmale einer Schaltung insbesondere durch Erhöhung einer Schaltungs-Geschwindigkeit, wobei ferner eine funktionale Komplexität der integrierten Schaltung ansteigt. Die Anzahl von Halbleiterbauelementen bzw. Schaltelementen pro Baustein (Chip) wurde hierbei von Jahr zu Jahr erhöht. Als die integrierten Schaltungen lediglich eine kleine Anzahl von Bauelementen pro Baustein aufwiesen, konnten die Bauelemente sehr leicht in einer einzigen Ebene miteinander verbunden werden. Da jedoch immer mehr Bauelemente in einem Baustein untergebracht werden müssen und sich eine Schaltungs-Geschwindigkeit wesentlich erhöht hat, besteht zunehmend die Notwendigkeit einer Mehrebenen- oder Mehrschichten-Verdrahtung.
  • In einem Mehrebenen-Verdrahtungssystem wird die für die Verbindungsleitungen benötigte Fläche auf zwei oder mehrere Ebenen aufgeteilt, wodurch sich eine aktive Bauelement-Fraktionalfläche erhöht und somit eine erhöhte Baustein-Funktionsdichte realisiert werden kann. Die Realisierung eines Mehr ebenen-Verdrahtungsprozesses in einem Herstellungsverfahren erhöht jedoch die Komplexität des Herstellungsprozesses. Üblicherweise werden die aktiven Bauelemente (z.B. Transistoren, Dioden, Kondensatoren und andere Bauteile) in unteren Schichten während eines Wafer-Herstellungsprozesses realisiert, der üblicherweise als „Front End Of the Line" (FEOL) bezeichnet wird. Nachdem die aktiven Bauelemente in diesem FEOL hergestellt wurden, werden die Mehrebenen-Verbindungen üblicherweise in einem Zeitrahmen des Herstellungsprozesses realisiert, der als sogenannter „Back End Of the Line" (BEOL) bezeichnet wird.
  • Da Halbleiterbauelemente weiterhin verkleinert werden ergeben sich verschiedene Herausforderungen für Mehrebenen-Verbindungsprozesse. So wird beispielsweise die Verzögerungszeit von integrierten Schaltungen durch die große RC-Zeitkonstante von Verbindungsleitungen begrenzt, wenn eine minimale Strukturgröße unter beispielsweise einen Mikrometer verringert wird. Die Halbleiterindustrie beschreitet daher den Weg in Richtung einer Verwendung von unterschiedlichen Materialien und Herstellungsprozessen zum Verbessern der Mehrebenen-Verbindungen.
  • Während in der Vergangenheit Verbindungsleitungen bzw. Leitbahnen üblicherweise aus Aluminium hergestellt wurden, geht neuerdings ein Trend in Richtung einer Verwendung von Kupfer für die Verbindungsleitungen, da seine Leitfähigkeit größer ist als die von Aluminium. Ferner wurde seit vielen Jahren als Isoliermaterial zum Isolieren der Leitbahnen Siliziumdioxid verwendet. Siliziumdioxid weist eine dielektrische Konstante (k) von ca. 4,0 oder mehr auf, wobei die dielektrische Konstante k auf einer Skala basiert, bei der 1,0 die dielektrische Konstante von Vakuum darstellt. Neuerdings werden jedoch in der Halbleiterindustrie sogenannte „low-k"-dielektrische Materialien (z.B. Materialien mit einer dielektrischen Konstante k kleiner oder gleich 3,6) für derartige Isolierma terialien bzw. Isolierschichten verwendet. Dieser Wechsel sowohl des elektrisch leitenden Materials als auch des Isoliermaterials, welches in Mehrebenen-Verbindungsaufbauten verwendet wird, bedeutet eine große Herausforderung und verursacht daher eine Veränderung in den Herstellungsprozessen.
  • Kupfer ist ein bevorzugtes Material für Leitbahnen, da es eine höhere Leitfähigkeit aufweist als Aluminium. Die RC-Zeitkonstante (Widerstand/Kapazität) von Kupfer-Leitbahnen kann jedoch problematisch werden, sofern sogenannte „low-k"-dielektrische Materialien zur Verringerung einer kapazitiven Kopplung und zur Verringerung einer RC-Zeitkonstante zwischen Verbindungsleitungen verwendet werden. Einige der verwendeten „low-k"-Isoliermaterialien weisen organische Spin-on-Materialien auf, die zum Entfernen einer Flüssigkeit oder eines Lösungsmittels erhitzt werden müssen. Derartige „low-k"-Isoliermaterialien haben oftmals einen hohen thermischen Ausdehnungskoeffizienten (CTE, Coefficient of Thermal Extension) im Vergleich zu Metallen wie beispielsweise Kupfer. Einige „low-k"-dielektrische Materialien haben demzufolge einen CTE-Wert im Bereich von 70 ppm/Grad Celsius im Vergleich zum CTE-Wert von Kupfer, der bei ca. 11 ppm/Grad Celsius liegt.
  • Ferner werden Halbleiterwafer während ihrer Verarbeitung einem häufigen Temperaturzyklus bzw. -wechsel unterworfen. Wenn ein Bauelement eine Vielzahl von Schichten für eine Metallisierung und dielektrische Materialien aufweist, so muss dieser Erwärmungsschritt zum Entfernen der Lösungsmittel für die Materialschichten mit der geringen dielektrischen Konstante mehrmals wiederholt werden (beispielsweise muss jede Schicht ausgeheilt werden), wodurch sich Probleme ergeben. Die Fehlanpassung der thermischen Ausdehnungskoeffizienten zwischen den metallischen Leitbahnen und den „low-k"-dielektrischen Isolierschichten resultiert in einer stärkeren Ausdehnung für die „low-k"-dielektrischen Isolierschichten gegenüber der Kupfer-Leitbahnen. Diese CTE-Fehlanpassung verursacht eine thermo-mechanische Beanspruchung oder Spannung, die zu erhöhten Widerständen, Via-Delaminationen bzw. -Ablösungen und elektrischen Unterbrechungen sowie Öffnungen führt, die insbesondere dort auftreten, wo Vias darunter liegende Leitbahnen berühren, wodurch sich eine verringerte Ausbeute ergibt. Ein Via stellt hierbei eine Durchgangskontaktierung zwischen zwei Leitbahnen bzw. Leitbahnebenen dar.
  • 1 zeigt eine Schnittansicht einer herkömmlichen integrierten Schaltung mit Mehrebenen-Struktur 10, wobei ein Via 20 eine Verbindung zu einer darunter liegenden Leitbahn 16 in einer elektrisch leitenden Schicht bzw. Ebene darstellt. Zum Ausbilden der Mehrebenen-Struktur 10 wird zunächst eine erste Isolierschicht 14 an der Oberfläche eines Substrats oder Werkstücks 12 ausgebildet. Die Isolierschicht 14 wird unter Verwendung von lithographischen Verfahren gemustert bzw. strukturiert, wodurch eine Öffnung für zumindest eine Leitbahn 16 ausgebildet wird. Ein elektrisch leitendes Material wird an der Oberfläche der Isolierschicht 14 ausgebildet, wodurch die Leitbahnöffnung aufgefüllt wird. Das überstehende elektrisch leitende Material wird von der oberen Oberfläche der Isolierschicht 14 zum Ausbilden einer Leitbahn 16 in einem sogenannten Single-Damascene-Prozess entfernt.
  • Damascene-Prozesse werden üblicherweise dann verwendet, wenn das Material der Leitbahnen beispielsweise Kupfer aufweist. Alternativ kann die Leitbahn 16 durch Abscheidung von elektrisch leitendem Material an der Oberfläche des Substrats 12 einer Strukturierung und Wegätzen von nicht benötigten Bereichen des elektrisch leitenden Materials zum Ausbilden der Leitbahn 16 ausgebildet werden, wobei abschließend die erste Isolierschicht 14 an der Oberfläche der Leitbahn 16 ausgebildet bzw. abgeschieden wird.
  • Eine zweite Isolierschicht 18 wird an der Oberfläche der Leitbahn 16 und der Isolierschicht 14 ausgebildet und vor zugsweise abgeschieden. Ein Via 20 kann in der zweiten Isolierschicht 18 mittels eines Damascene-Prozesses ausgebildet werden, wie er vorstehend für die Leitbahn 16 beschrieben wurde. Alternativ kann das Via 20 durch Abscheidung eines elektrisch leitenden Materials, Strukturierung und Ätzung des elektrisch leitenden Materials gefolgt von einer Abscheidung des zweiten Isoliermaterials 18 ebenfalls ausgebildet werden.
  • Sobald ein signifikanter Unterschied im thermischen Ausdehnungskoeffizienten CTE des Materials für das Via 20 und dem Material für die zweite Isolierschicht 18 vorliegt, treten Probleme in der Via-Verbindungsstruktur auf. Wenn beispielsweise das Material der zweiten Isolierschicht 18 einen höheren thermischen Ausdehnungskoeffizienten CTE aufweist als das Material des Vias 20, so wird sich beim. Erwärmen der Struktur 10 die zweite Isolierschicht 18 mehr ausdehnen als das Via 20. Dies verursacht Scherspannungen bzw. Schubspannungen auf das Via 20, welche zum Ausbilden eines Hohlraums bzw. Voids 22 zwischen dem Via 20 und der Leitbahn 16 führen können. Alternativ kann ein teilweiser Hohlraum oder ein (nicht dargestellter) Haarriss zwischen dem Via 20 und der Leitbahn 16 ausgebildet werden.
  • Dies ist insbesondere dann problematisch, wenn ein sogenanntes „low-k"-dielektrisches Material für die zweite Isolierschicht 18 verwendet wird, da diese Materialien üblicherweise einen wesentlich höheren thermischen Ausdehnungskoeffizienten CTE aufweisen als elektrisch leitende Materialien wie beispielsweise Kupfer. Der thermische Ausdehnungskoeffizient für Kupfer ist beispielsweise 16 bis 17 ppm/Grad Celsius, während im Vergleich hierzu das bekannte „low-k"-dielektrische Material SiLKTM einen thermischen Ausdehnungskoeffizienten von 60 bis 70 ppm/Grad Celsius aufweist. Die weiteren Isolierschichten in dem Mehrebenen-Verbindungsstapel, wie z.B. die erste Isolierschicht 14, können ebenso „low-k"-dielektrische Materialien aufweisen. In der Prozessfolge werden nach jeder Ab scheidung einer Materialschicht mit jeweils geringer Dielektrizitätskonstante die organischen Spin-on-Materialien zum Entfernen des Lösungsmittels erwärmt bzw. aufgeheizt. Demzufolge werden die unteren Isolierschichten, beispielsweise die zuerst abgeschiedenen, sechs mal oder noch öfter auf beispielsweise 400 Grad Celsius erwärmt bzw. aufgeheizt. Diese thermischen Zyklen verursachen eine größere Ausdehnung der „low-k"-Isolierschicht 18 gegenüber dem leitenden Via 20, wodurch Kräfte nach oben und nach unten vom Via 20 über die darunter liegende Leitbahn 16 hinaus in (nicht dargestellte) Leitbahnen bzw. Leitbahnebenen ausgeübt werden.
  • Jedes Mal wenn der Wafer bzw. die Struktur 10 erwärmt wird, dehnt sich das Material für die „low-k"-dielektrische Isolierschicht 14 und 18 mehr aus als das Material des Vias 20 und der Leitbahn 16. Die thermische Fehlanpassung zwischen dem Via 20 und der dielektrischen Schicht bzw. zweiten Isolierschicht 18 verursacht ein Ansteigen des Widerstands im elektrisch leitenden Pfad, der durch die Leitbahn 16 und das Via 20 hergestellt wird. Insbesondere der Übergang von der oberen Oberfläche der Leitbahn 16 zu der Bodenoberfläche des Vias 20 wird auf Grund der Ausdehnung der zweiten Isolierschicht 18 besonders beansprucht, wodurch sich eine teilweise oder vollständige Trennung des Vias 20 von der oberen Oberfläche der Leitbahn 16 ergibt, die schließlich zu einer „Offen"-Bedingung in der elektrischen Verbindung oder einer unterbrochenen elektrischen Verbindung resultiert. Darüber hinaus kann dieser thermo-mechanische Stress bzw. diese thermomechanische Spannung ebenfalls einen elektrischen Widerstand vergrößern, wodurch sich eine verringerte Herstellungsausbeute oder mögliche Fehler während eines Tests oder eines späteren Gebrauchs in der Halbleitervorrichtung ergeben.
  • Die Druckschrift JP 09306992 A offenbart eine Halbleitervorrichtung und ein zugehöriges Herstellungsverfahren, bei dem zur Verringerung eines Kontaktwiderstands ein oberer Ab schnitt einer Leitbahn-Seitenwand freigelegt ist, in den eine Via-Struktur seitlich versetzt eingreift.
  • Ferner ist aus der Druckschrift US 6 207 554 B1 ein Verfahren zur Herstellung einer Via-Struktur bekannt, wobei ebenfalls ein Via derart ausgebildet wird, dass es über eine oder beide Seitenwände einer Leitbahnstruktur hinausragen kann.
  • Schließlich ist aus der weiteren Druckschrift US 6 159 851 A eine Via-Struktur und ein zugehöriges Herstellungsverfahren bekannt, bei dem eine Seitenwand des Vias einen Hakenbereich aufweist, der in die Leitbahn eingreift.
    •
  • Der Erfindung liegt daher die Aufgabe zu Grunde eine widerstandsfähige Via-Struktur mit weiter verbesserten thermomechanischen Eigenschaften sowie ein zugehöriges Herstellungsverfahren zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 und hinsichtlich der Via-Struktur durch die Merkmale der Patentansprüche 16 und 19 gelöst.
  • Die Leitbahn weist demzufolge zumindest eine Seitenwand auf, die sich zum Boden hin verjüngt und einen nach außen ragenden Hackenbereich aufweist, wobei ein Abschnitt des zumindest einen Vias unterhalb des Hakenbereichs der Leitbahn einen Einrastbereich ausbildet, der innerhalb des Vias in der Nähe des Hakenbereichs der Leitbahn liegt.
  • Dadurch erhält man eine verringerte Delaminierung bzw. Vermeidung einer Schichtspaltung, Verringerung einer Bruchgefahr und Vermeidung von zwischen Vias und darunter liegenden Leitbahnen auftretenden Öffnungen während einer thermischen Ausdehnung in Mehrebenen-Verbindungsstrukturen auf Grund von verschiedenen Materialien mit verschiedenen thermischen Aus dehnungskoeffizienten. Ein vorsätzliches Ausbilden eines Offsets bzw. Verschieben des Vias zu einer darunter liegenden Leitbahn ergibt eine erhöhte Oberfläche für die Leitbahn und die Via-Verbindung, wodurch eine Festigkeit und Widerstandsfähigkeit der Verbindungsstruktur insbesondere während eines Temperaturzyklus verbessert werden kann. Die Verriegelungs-Offset-Vias gemäß der vorliegenden Erfindung ermöglichen eine dauerhafte und widerstandsfähige Struktur, die den wiederkehrenden thermischen Veränderungen standhalten, denen ein Wafer bei hohen Temperaturen ausgesetzt wird, um beispielsweise Isoliermaterialien mit geringer Dielektrizitätskonstante auszuheilen, und auch während anderer Prozessschritte. Daraus ergeben sich verbesserte Ausbeuten und verringerte elektrische Widerstandswerte für vertikale Zwischenverbindungen innerhalb eines Wafers.
  • In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachstehend anhand von nicht beanspruchten Beispielen und einem Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine Schnittansicht einer herkömmlichen integrierten Schaltung mit Mehrebenen-Aufbau, wobei ein Via eine Verbindung zu einer darunter liegenden Leitbahn der verschiedenen elektrisch leitenden Schichten darstellt;
  • 2 bis 5 Schnittansichten eines Aufbaus einer integrierten Schaltung gemäß einem nicht beanspruchten Beispiel zur Veranschaulichung wesentlicher Herstellungsschritte in verschiedenen Stufen, wobei ein Via absichtlich einen Offset zu einer darunter liegenden Leitbahn aufweist und das die Leitbahn umgebende Isoliermaterial zur Er höhung eines Oberflächenbereichs des Vias zur Leitbahn für eine mechanische Verbindung überätzt ist;
  • 6 ein weiteres nicht beanspruchtes Beispiel, wobei die Via-Breite größer als die Breite der darunter liegenden Leitbahn ist, wodurch ein Offset an beiden Seiten der Leitbahn entsteht;
  • 7 ein Flussdiagramm zur Veranschaulichung eines erfindungsgemäßen Herstellungsverfahrens für ein Via;
  • 8 eine Schnittansicht eines erfindungsgemäßen Ausführungsbeispiels, wobei die Leitbahn einen Hakenbereich aufweist, der sich nach außen in einen überätzten Bereich der die Leitbahn umgebenden Isolierschicht erstreckt, wodurch ein Einrastbereich oder ein verzahnter Bereich des Vias zur Leitbahn ausgebildet wird; und
  • 9 eine teilvergrößerte Schnittansicht des Hakenbereichs der Leitbahn und des Einrastbereichs des Vias, wie er unterhalb des Hakenbereichs ausgebildet ist.
  • Die vorliegende Erfindung wird nachfolgend anhand von Beispielen und einem Ausführungsbeispiel in einem spezifischen Zusammenhang, genauer gesagt einer Halbleitervorrichtung mit einer Mehrebenen-Verbindungsstruktur, welche Kupfer aufweist, beschrieben. Die Erfindung bezieht sich selbstverständlich auch auf andere Halbleitervorrichtungen mit einem Mehrschichtaufbau und Mehrebenen-Verbindungen, welche andere Materialien wie beispielsweise Aluminium oder andere Metalle sowie Halbleitermaterialien wie beispielsweise Polysilizium aufweisen.
  • Nach der folgenden Diskussion von Problemen bei herkömmlichen Via-Strukturen erfolgt eine Beschreibung von Beispeilen und einem Ausführungsbeispiel und dessen Vorteile. Der Begriff „Via" wird nachfolgend für einen Abschnitt eines elektrisch leitenden Materials verwendet, z.B. ein Stöpsel oder eine Leitung, der zwischen elektrisch leitenden Schichten einer integrierten Halbleiterschaltung (IC) zur Realisierung eines elektrischen und mechanischen Pfads zur Stromleitung während eines Betriebs der integrierten Schaltung verwendet wird. Nachfolgend wird lediglich ein Via und eine Leitbahn in einer jeweiligen Figur dargestellt, obwohl eine Vielzahl von Vias und Leitbahnen innerhalb einer Isolierschicht vorhanden sein können.
  • Ferner ist lediglich eine Zwischenverbindungsebene dargestellt, obwohl die obere Oberfläche des Vias mit einer anschließend ausgebildeten Leitbahn in einer benachbarten Verbindungsschicht verbunden sein kann.
  • 2 bis 5 zeigen Schnittansichten einer Struktur einer integrierten Schaltung gemäß einem nicht beanspruchten Beispiel zur Veranschaulichung wesentlicher Herstellungsschritte, wobei ein Via 139 (siehe 5) vorsätzlich einen Offset zu einer darunter liegenden Leitbahn 117 aufweist bzw. hierzu verschoben ist und das Material der ersten Isolierschicht 114 an einer oberen Seitenwand der Leitbahn zum Vergrößern einer Oberfläche zwischen dem Via und der Leitbahn insbesondere hinsichtlich seiner mechanischen Verbindung überätzt ist.
  • Zurückkehrend zu 2 wird zunächst ein Werkstück 112 vorbereitet. Das Werkstück 112 besteht vorzugsweise aus Siliziumoxid, welches beispielsweise an der Oberfläche eines einkristallinen Siliziumsubstrats angeordnet ist oder daran anstößt. Das Werkstück 112 kann darüber hinaus andere elektrisch leitende, nicht leitende oder halbleitende Schichten sowie andere Halbleiterbauelemente wie z.B. Transistoren, Dioden usw. aufweisen. Ferner können Verbindungshalbleiter wie beispielsweise GaAs, InP, Si/Ge, SiC usw. alternativ an Stelle von Silizium verwendet werden.
  • Eine erste Isolierschicht 114 wird an der Oberfläche des Werkstücks 112 angeordnet und vorzugsweise abgeschieden. Die erste Isolierschicht 114 weist vorzugsweise ein sogenanntes „low-k"-dielektrisches Material (Dielektrikum mit geringer Dielektrizitätskonstante) auf, welches beispielsweise eine Dielektrizitätskonstante k von 3,6 oder weniger aufweist. Die erste Isolierschicht 114 weist vorzugsweise ein organisches Spin-on-Material wie beispielsweise Polyimid auf. Marken für derartige Materialien sind beispielsweise Dow Chemical Corporations SiLKTM und AlliedSignal Inc.'s FlareTM. Alternativ können auch nicht „low-k" Dielektrika wie beispielsweise Siliziumdioxid (SiO2) und/oder Siliziumnitrid (Si3N4) verwendet werden. Wenn sogenannte „low-k"-dielektrische Materialien verwendet werden, so muss beispielsweise nach dem Aufbringen bzw. Spin-on des Materials ein Temperaturschritt bei ca. 400 Grad Celsius auf den Wafer angewendet werden, um die vorhandenen Lösungsmittel zu entfernen.
  • Anschließend wird die erste Isolierschicht 114 strukturiert bzw. gemustert und geätzt, wobei Abschnitte der ersten Isolierschicht 114 zum Ausbilden von Öffnungen für eine spätere Leitbahn 116 entfernt werden. Ein erstes elektrisch leitendes Material 116 wird an der Oberfläche der ersten Isolierschicht 114 zum Auffüllen der Leitbahn-Öffnungen ausgebildet und vorzugsweise abgeschieden. Überragende bzw. überstehende Abschnitte des ersten elektrisch leitenden Materials 116 werden von der oberen Oberfläche der ersten Isolierschicht 114 beispielsweise unter Verwendung eines chemisch-mechanischen Polierverfahrens (CMP, chemical mechanical polishing) entfernt, wodurch zumindest eine Leitbahn 117 ausgebildet wird.
  • Ein optionaler erster elektrisch leitender Liner bzw. eine Einlagenschicht 132 kann vor dem Ausbilden bzw. Abscheiden des ersten elektrisch leitenden Materials 116 vorab ausgebildet bzw. abgeschieden werden. Der erste elektrisch leitende Liner 132 ist vorzugsweise konformal, d.h. er weist eine gleiche Schichtdicke auf, und besteht beispielsweise aus einer einzigen Schicht von Ta, TaN, WN, TiN usw. Das erste elektrisch leitende Material 116 weist vorzugsweise Kupfer auf, obwohl auch Aluminium oder andere Metalle und Kombinationen hiervon ebenso verwendet werden können. Wenn das erste elektrisch leitende Material 116 Kupfer aufweist, so wird vorzugsweise ein Liner 132 zur Vermeidung einer Diffusion von Kupfer in das darunter liegende Werkstück 112 und in die erste Isolierschicht 114 verwendet. Der erste elektrisch leitende Liner kann ebenfalls eine bi-Schicht bzw. Doppelschicht mit einer Barrierenschicht und einer Keimschicht aufweisen. Die Barrierenschicht kann hierbei aus den gleichen Materialien bestehen, wie vorstehend für die einzige Schicht des ersten elektrisch leitenden Liners 132 beispielhaft beschrieben wurde. Die Keimschicht kann beispielsweise eine Kupferlegierung aufweisen und kann alternativ auch andere Materialien beinhalten. Die Keimschicht dient im Wesentlichen dem Füllprozess für das erste elektrisch leitende Material, insbesondere wenn ein Plattierverfahren zum Abscheiden des ersten elektrisch leitenden Materials 116 verwendet wird.
  • Die erste Leitbahn 117 wird vorzugsweise mittels eines Damascene- oder Dual-Damascene-Prozesses hergestellt. Die erste Leitbahn 117 enthält eine obere Oberfläche und zumindest eine Seitenwand. Ferner kann die erste Leitbahn 117 beispielsweise ein langes, dünnes Rechteck darstellen, welches sich in und aus der Zeichenoberfläche heraus erstreckt. Die erste Leitbahn 117 kann ein hohes (nicht dargestelltes) Seitenverhältnis (aspect ratio) aufweisen; z.B. ist das Verhältnis von vertikaler Höhe der Leitbahn 117 zur horizontalen Breite gleich oder größer dem Verhältnis 10:1. Die erste Leitbahn 117 enthält beispielsweise den Liner 132 und das erste elektrisch leitende Material 116.
  • Gemäß 3 wird anschließend eine zweite Isolierschicht 118 an der Oberfläche der Leitbahn 117 und an der Oberfläche der ersten Isolierschicht 114 ausgebildet und vorzugsweise abgeschieden. Die zweite Isolierschicht 118 weist vorzugsweise ein sogenanntes „low-k"-dielektrisches Material mit einer Dielektrizitätskonstante von 3,6 oder weniger auf, wobei es eine Temperung bzw. Erwärmung von bis zu beispielsweise 400 Grad Celsius benötigt um Lösungsmittel zu entfernen. Alternativ kann die zweite Isolierschicht 118 ein herkömmliches Die lektrikum aufweisen wie beispielsweise Siliziumdioxid und/oder Siliziumnitrid.
  • Die zweite Isolierschicht 118 wird mittels eines lithographischen Verfahrens z.B. mit einer Maske strukturiert. Gemäß 3 wird hierbei ein Fotoresist 124 an der Oberfläche der zweiten Isolierschicht 118 ausgebildet bzw. abgeschieden und Abschnitte des Fotoresists 124 belichtet. Die Abschnitte des Fotoresists 124 werden daraufhin entfernt, wodurch eine Via-Struktur bzw. ein Via-Muster 126 entsteht.
  • Unter Verwendung des auf der zweiten Isolierschicht 118 verbleibenden Fotoresists 124 werden Abschnitte 128 der zweiten Isolierschicht 118 zum Ausbilden von Via-Öffnungen 134 (siehe 4) in der zweiten Isolierschicht 118 entfernt. Die Via-Öffnungen 134 werden vorzugsweise mittels eines reaktiven Ionenätzens (RIE, reactive ion etching) ausgebildet. Der Ätz-Verfahrensschritt weist vorzugsweise ein prädominantes anisotropes Ätzen auf, in dem das Ätzmittel oder -gas im Wesentlichen senkrecht zur Oberfläche des Wafers gerichtet ist, um im Wesentlichen vertikale Seitenwände innerhalb der zweiten Isolierschicht 118 zu erzeugen. Ein anisotropes Ätzverfahren verwendet vorzugsweise die Platzierung einer Fotomaske über der freigelegten zweiten Isolierschicht 118, wobei der Wafer Sauerstoff, Stickstoff oder einer Kombination hiervon ausgesetzt wird. Alternativ kann CHF3 mit einem geringen Anteil von O2 ebenfalls verwendet werden. Der Fotoresist 124 kann als Teilschritt des Ätzverfahrens ganz oder teilweise zusätzlich zum Entfernen eines Abschnitts der zweiten Isolierschicht 118 entfernt werden.
  • In einem Beispiel wird das Ätzverfahren gestoppt, wenn die obere Oberfläche der darunter liegenden Leitbahn 117 erreicht ist. In diesem Ausführungsbeispiel wird der Wafer einem zweiten Ätzverfahren bzw. Ätzschritt ausgesetzt, um auch einen Abschnitt 130 der ersten Isolierschicht 114 in der Nähe eines oberen Abschnitts der zumindest einen Seitenwand der Leitbahn 117 zu entfernen, wodurch die in 4 dargestellte Struktur für eine Via-Öffnung 134 ausgebildet wird. Der zweite Ätzschritt kann beispielsweise ein Sputter-Ätzverfahren aufweisen, welches darüber hinaus die Via-Öffnung 134 vor dem Abscheiden des elektrisch leitenden Materials für das Via reinigt. Das zweite Ätzverfahren ist ebenfalls vorzugsweise anisotrop, wobei in einem Beispiel das zweite Ätzverfahren auch einen ausreichend hohen isotropen Anteil aufweist, um beispielsweise einen Abschnitt 252 der ersten Isolierschicht 214 unterhalb eines Hakenbereichs 254 der Leitbahn 217 zu entfernen (siehe 7 und 8; nicht in 4 dargestellt).
  • Wieder zurückkehrend zu 4 wird das Ätzverfahren in einem anderen Beispiel nicht gestoppt, wenn die obere Oberfläche der darunter liegenden Leitbahn 117 erreicht ist. Vielmehr wird das Ätzverfahren fortgeführt, um einen Abschnitt 130 der ersten Isolierschicht 114 in der Nähe eines oberen Abschnitts von zumindest einer Seitenwand der Leitbahn 117 zu entfernen, wodurch die Via-Öffnung 134 gemäß 4 entsteht. Wiederum ist dieses Ätzverfahren vorzugsweise anisotrop, wobei in einem Beispiel das Ätzverfahren auch einen ausreichend hohen isotropen Anteil aufweisen kann, um beispielsweise einen Abschnitt 252 der ersten Isolierschicht 214 unterhalb eines Hakenbereichs 254 der Leitbahn 214 zu entfernen (siehe 7 und 8; nicht in 4 dargestellt).
  • Das Entfernen eines Abschnitts der ersten Isolierschicht 114 zum Ausbilden der Via-Öffnung 134 weist vorzugsweise ein Entfernen von zumindest 10 nm (100 Angström) unterhalb der oberen Oberfläche der ersten Isolierschicht 114 auf. Ferner wird beim Entfernen des Abschnitts 130 der ersten Isolierschicht 114 vorzugsweise 5 bis 15% der Dicke der ersten Isolierschicht 114 unterhalb der oberen Oberfläche der ersten Isolierschicht entfernt. Gemäß einem Beispiel werden keine Teilbereiche der Leitbahn 117 während des Ätzverfahrens beim Entfernen der Abschnitte 128 und 130 in den ersten und zweiten Isolierschichten 114 und 118 entfernt.
  • Als Nächstes wird die Via-Öffnung 134 mit einem elektrisch leitenden Material zum Ausbilden eines Vias 139 gemäß 5 aufgefüllt. Die Via-Öffnung 134 kann zunächst mit einer optionalen zweiten elektrisch leitenden Einlagenschicht bzw. einem zweiten elektrisch leitenden Liner 136 gefüllt bzw. beschichtet werden und anschließend die verbleibende Via-Öffnung 134 mit einem zweiten elektrisch leitenden Material 138 zum Ausbilden des Vias 139 aufgefüllt werden, welches den Liner 136 und das Füllmaterial 138 aufweist. Das Via 139 ist demzufolge derart ausgebildet, dass ein mechanischer und elektrischer Kontakt mit zumindest einem Abschnitt der oberen Oberfläche der Leitbahn 117 hergestellt wird bzw. das Via daran anstößt. Das Via 139 bildet darüber hinaus einen mechanischen und elektrischen Kontakt mit zumindest einem oberen Abschnitt von zumindest einer Seitenwand der Leitbahn 117 aus bzw. stößt an diese an, wie es in 5 beispielsweise durch den Bereich 140 dargestellt ist.
  • Das Via 139 beinhaltet insbesondere, wenn das zweite elektrisch leitende Material 138 Kupfer aufweist, einen zweiten elektrisch leitenden Liner 136, wodurch eine Diffusion von Kupfer in die erste und zweite Isolierschicht 114 und 118 verhindert wird. Der optionale zweite elektrisch leitende Liner 136 wird vorzugsweise mittels eines konformalen Abscheideprozesses abgeschieden, wodurch man einen konformalen Liner oder eine Diffusionsbarriere 136 entlang der inneren Wände der Via-Öffnung 134 erhält. Der elektrisch leitende Liner 136 weist vorzugsweise CVD-abgeschiedenes (chemical vapor deposition) Titannitrid auf. Alternativ kann der elektrisch leitende Liner 136 TaN, WN, ein hochschmelzendes Metall oder andere Barrierenschichten aufweisen, die beispielsweise unter Verwendung eines CVD-Verfahrens oder eines stromlosen Plattierverfahrens konformal abgeschieden werden können. Der Liner 136 kann eine bi-Materialschicht bzw. Doppelschicht aufweisen, die beispielsweise eine Barrierenschicht und eine konformale Keimschicht aufweist, wobei vorzugsweise für die Keimschicht Kupfer, Aluminium oder andere Metalle und Kombinationen hiervon verwendet werden. Die Keimschicht kann beispielsweise unter Verwendung eines CVD-Verfahrens abgeschieden werden.
  • Die verbleibende Via-Öffnung 134 wird mit einem zweiten elektrisch leitenden Material 138 aufgefüllt beispielsweise unter Verwendung eines Elektroplattier-Verfahrens oder eines stromlosen Plattier-Füllverfahrens, wodurch ein hohlraum-freies (void free) Via 139 ausgebildet wird, wobei ein Abschnitt innerhalb der zweiten Isolierschicht 118 und ein weiterer Abschnitt innerhalb der ersten Isolierschicht 114 liegt. Das zweite elektrisch leitende Material 138 weist vorzugsweise Kupfer, Aluminium oder andere Metalle oder Kombinationen hiervon auf. Das zweite elektrisch leitende Material 138 kann auch mittels CVD-Verfahren oder (nicht-konformaler) physikalischer Dampfabscheideverfahren (PVD, physical vapor deposition) abgeschieden werden, die von einem Reflow-Prozess gefolgt werden.
  • Das Via 139 wird absichtlich zu der zumindest einen Ecke bzw. Kante der darunter liegenden Leitbahn 117 versetzt bzw. mit einem Offset beaufschlagt. Dieser Offset erlaubt das Überätzen der ersten Isolierschicht 114 und erzeugt ein Via, welches über die obere Kante der Leitbahn reicht (z.B. Überlappbereich). Beispielsweise liegt der Betrag des horizontalen Offsets (,z.B. der Betrag, um den das Via 139 gegenüber der äußersten rechten Kante der Leitbahn 117 gemäß 5 fehlausgerichtet ist,) in einem Bereich von 10 bis 35% der Breite des Vias 139, wobei vorzugsweise der Betrag des horizontalen Offsets 10 bis 25% der Breite des Vias beträgt.
  • In den nicht beanspruchten Beispielen gemäß 2 bis 5 wird die erste Isolierschicht 114 in der Nähe der Leitbahn 117 absichtlich überätzt. Dieses Überätzen der ersten Isolierschicht 114 resultiert in einem erhöhten Oberflächenbetrag für eine Oberfläche des Vias 139 zum Berühren bzw. Anstoßen an die Leitbahn 117. In der Schnittansicht gemäß 5 wird beispielsweise diese Berührungs-Oberfläche zwischen der Leitbahn 117 und dem Via 139 um den Bereich 140 vergrößert, der einer Länge des vertikalen Abschnitts des Vias 139 entspricht, der sich in die erste Isolierschicht 114 erstreckt. Diese erhöhte vertikale Oberfläche 140 erhöht den mechanischen und elektrischen Verbindungsbereich zwischen der Leitbahn 117 und dem Via 139, wodurch eine Möglichkeit zur Ausbildung von Hohlräumen zwischen dem Via 139 und der Leitbahn 117 sowie eine Trennung verringert wird.
  • Es sei ferner darauf hingewiesen, dass üblicherweise die Leitbahn 117 eine längliche rechteckige Form aufweist. Der zusätzliche vertikale Oberflächenbereich 140 wird daher um die Länge der Leitbahn 117 und dem Via 139 multipliziert, welche beispielsweise auch eine zylindrische Form aufweisen kann (die Via-Breite ist hierbei visuell in und aus der Zeichnungsoberfläche heraus fortzusetzen).
  • Das dargestellte Via 139 weist eine horizontale Breite auf, die in etwa gleich groß zur horizontalen Breite der darunter liegenden Leitbahn 117 ist. Die Breite des Vias 139 kann jedoch kleiner als die Breite der Leitbahn 117 sein oder alternativ kann die Breite des Vias 139 größer als die Breite der Leitbahn 117 sein. Wenn die Breite des Vias 139 größer ist als die Breite der Leitbahn 117, dann kann das Via 139 sich in die erste Isolierschicht 114 auf beiden Seiten in der Nähe der oberen Bereiche der gegenüber liegenden Seitenwände der Leitbahn 117 erstrecken, wodurch ein noch größerer Oberflächenbereich, z.B. an den Bereichen 140 gemäß 6, ausgebildet werden kann und sich die mechanische und elektrische Verbindung zwischen dem Via 139 und der Leitbahn 117 weiter verbessert.
  • Das zum Auffüllen der Via-Öffnung verwendete elektrisch leitende Material kann ein Material mit einem ersten thermischen Ausdehnungskoeffizienten (CTE, coefficient of thermal extension) darstellen. Der erste thermische Ausdehnungskoeffizient kann beispielsweise 20 ppm/Grad Celsius oder darunter aufweisen. Die zweite Isolierschicht 118 kann ein Material mit einem zweiten thermischen Ausdehnungskoeffizienten CTE aufweisen, wobei der zweite thermische Ausdehnungskoeffizient größer ist als der erste thermische Ausdehnungskoeffizient. Der zweite thermische Ausdehnungskoeffizient kann beispielsweise 50 ppm/Grad Celsius oder darüber aufweisen. Die weiteren Isolierschichten der Mehrebenen-Verbindungsstruktur, wie beispielsweise die erste Isolierschicht 114, können ebenfalls ein Material mit dem zweiten thermischen Ausdehnungskoeffizienten aufweisen. In gleicher Weise können die weiteren elektrisch leitenden Schichten der Mehrebenen-Verbindungsstruktur, wie beispielsweise die Leitbahn 117, ebenfalls ein Material mit dem ersten thermischen Ausdehnungskoeffizienten aufweisen.
  • Eine (nicht dargestellte) dritte dielektrische Schicht, die vorzugsweise eine „low-k"-dielektrische Schicht aufweist, kann an der Oberfläche des Vias 139 und an der oberen Oberfläche der zweiten Isolierschicht 118 abgeschieden werden. Die dritte dielektrische Schicht kann ebenfalls zum Entfernen von Lösungsmitteln erhitzt werden und anschließend mit einem elektrisch leitenden Muster bzw. mit Leitbahnen versehen werden, um das Via 139 zu kontaktieren. Alternativ kann jedoch auch ein nicht-„low-k"-Dielektrikum wie beispielsweise Siliziumdioxid und/oder Siliziumnitrid für die dritte dielektrische Schicht verwendet werden. Eine zweite Leitbahn oder ein Leitbahnbereich kann daraufhin innerhalb der dritten dielektrischen Schicht und oberhalb des Vias 139 ausgebildet werden, wobei das Via 139 zum Verbinden der darüber liegenden zweiten Leitbahn mit der Leitbahn 117 in der darunter liegenden ersten Isolierschicht 114 verwendet wird. Ein optionaler elektrisch leitender Liner kann wiederum vor dem Ausbilden der zweiten Leitbahn ausgebildet bzw. abgeschieden werden. Die darüber liegende zweite Leitbahn innerhalb der dritten Isolierschicht weist vorzugsweise das gleiche metallische Material auf wie die erste Leitbahn 117, wie z.B. Kupfer, Aluminium oder eine Kombination hiervon. Eine Vielzahl, beispielsweise 6 bis 8, weiterer Leitbahnen mit jeweils einem Via 139, der absichtlich zur darunter liegenden Leitbahn versetzt ist bzw. einen Offset aufweist oder überhängend ist und die darunter liegende Isolierschicht überätzt wird, kann auf diese Weise gemäß der vorliegenden Erfindung übereinander angeordnet werden, wodurch man eine widerstandsfähige Mehrebenen-Verbindungsstruktur erhält.
  • 7 zeigt ein Flussdiagramm 160 zur Veranschaulichung eines Herstellungsverfahrens zum Ausbilden eines widerstandsfähigen Vias 139 gemäß der vorliegenden Erfindung. Zunächst wird in einem Schritt 162 eine Leitbahn 117 innerhalb einer ersten Isolierschicht 114 und in einem Schritt 164 eine zweite Isolierschicht 118 an der Oberfläche der Leitbahn 117 und der ersten Isolierschicht 114 ausgebildet bzw. angeordnet. Als Nächstes wird gemäß Schritt 166 in einem Ausführungsbeispiel ein Zwei-Stufen-Ätzprozess zum Ausbilden der Via-Öffnung 134 durchgeführt. In diesem Ausführungsbeispiel wird zunächst die zweite Isolierschicht 118 mit der Via-Öffnung 134 strukturiert, wobei ein Abschnitt der zweiten Isolierschicht 118 entfernt wird. Anschließend wird in einem Schritt 168 ein Abschnitt 130 der ersten Isolierschicht 114 entfernt. Gemäß einem Schritt 170 wird in einem weiteren Ausführungsbeispiel ein einziger Ätzprozess zum Ausbilden der Via-Öffnung 134 sowohl in der zweiten Isolierschicht 118 als auch in der ersten Isolierschicht 114 durchgeführt. Die zweite Isolierschicht 118 wird mit der Via-Öffnung 134 strukturiert, wobei der Abschnitt 128 der zweiten Isolierschicht 118 und der Abschnitt 130 der ersten Isolierschicht 114 in einem Schritt entfernt wird. Die Via-Öffnung 134 wird anschließend in einem Schritt 172 mit elektrisch leitendem Material zum Ausbilden des Vias 139 aufgefüllt, wie es in 5 dargestellt ist, wobei in einem Schritt 174 nachfolgende Prozessschritte auf den Wafer angewendet werden.
  • 8 zeigt eine Schnittansicht eines Ausführungsbeispiels der vorliegenden Erfindung, wobei eine Leitbahn 217 einen Hakenbereich 254 (hook region) aufweist, der sich nach außen hin zu dem überätzten Bereich einer Isolierschicht 244 erstreckt, die die Leitbahn umgibt. Auf diese Weise ergibt sich die Ausbildung eines verkeilten Bereichs 248 (keyed region) des Vias 239 zur Leitbahn 217. Dieser Aufbau wird vorzugsweise unter Verwendung von ähnlichen Herstellungsschritten und ähnlichen Herstellungsmaterialien durchgeführt, wie sie vorstehend anhand der Ausführungsbeispiele gemäß 2 bis 5 beschrieben wurden. In 8 ist jedoch eine optionale Hartmaskenschicht 244 als Isolierschicht und eine Abdeckschicht 246 dargestellt.
  • Vorzugsweise weist die erste Isolierschicht 214 und die zweite Isolierschicht 218 ein „low-k"-dielektrisches Material wie beispielsweise ein organisches Zwischendielektrikum (ILD, inter level dielectric) auf oder derartige Materialien wie sie anhand der 2 bis 5 beschrieben wurden. Die Hartmaske 244 wird an der Oberfläche der ersten Isolierschicht 214 vor dem Ausbilden der Öffnung für die Leitbahn 217 ausgebildet. Die Hartmaske 244 weist beispielsweise ein dielektrisches Material wie Siliziumnitrid oder Siliziumdioxid auf.
  • Die Leitbahn 217 weist Seitenwände auf, welche sich leicht verjüngen bzw. in Richtung zum Boden der Leitbahnstruktur konisch zulaufen, wodurch sich ein Hakenbereich 254 am äußeren oberen Abschnitt der Seitenwand der Leitbahn 217 wie dargestellt ergibt. Der Hakenbereich 254 erstreckt sich von der Leitbahn 217 weg in Richtung zur Hartmaske 244 oder der ersten Isolierschicht 214 nach außen.
  • Die Leitbahn 217 weist insbesondere bei Verwendung von Kupfer vorzugsweise einen ersten elektrisch leitenden Liner 232 und ein erstes elektrisch leitendes Füllmaterial 216 auf. Der erste elektrisch leitende Liner 232 kann eine bi-Schicht bzw. Doppelschicht bestehend aus einer Barrierenschicht und einer Keimschicht aufweisen, wie sie bereits anhand der nicht beanspruchten Beispiele gemäß 2 bis 5 beschrieben wurde.
  • Nach dem Ausbilden der Leitbahn 217 kann an der Oberfläche der Leitbahn 217 und der Hartmaske 244 (oder oberhalb der ersten Isolierschicht 214, sofern keine Hartmaske 244 verwendet wird) eine optionale dielektrische Abdeckschicht 246 (cap 1ayer) ausgebildet bzw. abgeschieden werden, die vorzugsweise SiN und alternativ ein Material mit dem Markennamen BLoKTM oder andere dielektrische Diffusionsbarrieren aufweisen. Die dielektrische Abdeckschicht 246 ist eventuell nicht erforderlich, wenn als Leitbahn 217 beispielsweise Aluminium verwendet wird. Wenn die Leitbahn 217 jedoch Kupfer aufweist, so wird vorzugsweise eine Abdeckschicht 246 verwendet.
  • Die zweite Isolierschicht 218 wird an der Oberfläche der Abdeckschicht 246 ausgebildet bzw. abgeschieden, wobei anschließend die Via-Öffnung in der zweiten Isolierschicht 218, der Abdeckschicht 246 und der Hartmaske 244 ausgebildet wird (nicht in 8 dargestellt; siehe 4). Vorzugsweise erstreckt sich das Via um zumindest 10 nm (100 Angström) unter die obere Oberfläche der Hartmaske 244. Insbesondere kann sich das Via um ca. 20 bis 40% einer Dicke der Hartmaske 244 unterhalb der oberen Oberfläche der Hartmaske erstrecken. Alternativ kann sich die Via-Öffnung ebenfalls durch die optionale Hartmaske 244 vollständig bis in die erste Isolierschicht 214 erstrecken, was jedoch nicht dargestellt ist. Wenn keine Hartmaske 244 verwendet wird, dann wird beim Entfernen eines Abschnitts der ersten Isolierschicht 214 zum Ausbilden der Via-Öffnung 234 vorzugsweise 10 nm (100 Angström) unterhalb der oberen Oberfläche der ersten Isolierschicht 214 Material entfernt. Ferner kann beim Entfernen eines Abschnitts der ersten Isolierschicht 214 vorzugsweise 5 bis 15% einer Dicke der ersten Isolierschicht 214 unterhalb der oberen Oberfläche der ersten Isolierschicht 214 entfernt werden. Gemäß 8 werden ferner ein zweiter elektrisch leitender Liner 236 und ein zweites elektrisch leitendes Material 283 innerhalb der Via-Öffnung zum Ausbilden des Vias 239 abgeschieden.
  • Wie im erfindungsgemäßen Ausführungsbeispiel dargestellt ist und anhand der 2 bis 5 beschrieben wurde, ist das Via 239 wiederum absichtlich in horizontaler Richtung zur Leitbahn 217 derart versetzt bzw. weist es einen Offset derart auf, dass Isoliermaterial in der Nähe des oberen Abschnitts der Seitenwand der Leitbahn 217, in diesem Fall zumindest die Hartmaske 240, überätzt wird. Der zum Entfernen von zumindest der Hartmaske 244 verwendete Ätzprozess ist zumindest teilweise isotrop in dem erfindungsgemäßen Ausführungsbeispiel, wodurch sichergestellt werden kann, dass ein Abschnitt der Hartmaske 244 unterhalb des Hakenbereichs 254 der Leitbahn entfernt werden kann. Das Via 239 kann ferner absichtlich über-dimensioniert sein, wodurch ein Überhang bzw. Überlapp auch an der gegenüberliegenden Seitenwand der Leitbahn 217 zusätzlich ausgebildet werden kann (in 8 nicht dargestellt; siehe 6).
  • Die 9 zeigt eine vergrößerte Teil-Schnittansicht des verkeilten Bereichs 248, der den Hakenbereich 254 der Leitbahn 217 und den Einrastbereich 252 des Vias 239 aufweist, welcher unterhalb des Hakenbereichs 254 der Leitbahn ausgebildet ist. Vorteilhafterweise wird der Einrastbereich 252 benachbart in der Nähe und unterhalb des Hakenbereichs 254 der Leitbahn 217 ausgebildet, wodurch ein mechanisch verkeilter Bereich mit hoher Widerstandsfähigkeit ausgebildet wird. In diesem verkeilten Bereich 248 werden in vorteilhafter Weise der Hakenbereich 254 der Leitbahn und der Einrastbereich 252 des Vias mechanisch miteinander in Eingriff gebracht, so dass thermische Spannungen, welche auf die Struktur wirken, eine Trennung oder Ablösung der Leitbahn 217 vom Via 239 zuverlässig verhindern. Der Hakenbereich 254 ist derart in den Einrastbereich 252 eingepasst, dass sich das Via 234 nicht bewegen kann. Unabhängig von einer Ausdehnung oder einem Zusammenziehen der umgebenden Isoliermaterialien 218, 246, 244 und/oder 214 ist das Via 239 in Bezug zur Leitbahn 217 stabilisiert.
  • Es sei darauf hingewiesen, dass, obwohl der Via-Einrastabschnitt 252 gemäß 8 und 9 innerhalb der Hartmaske 240 ausgebildet ist, dieser Einrastbereich 252 alternativ sich auch bis in die erste Isolierschicht 214 erstrecken kann. Ferner kann der Einrastbereich 252 vollständig innerhalb der ersten Isolierschicht 214 liegen, wenn beispielsweise keine Hartmaske 244 verwendet wird.
  • Die vorliegende Erfindung ermöglicht somit technische Vorteile dahingehend, dass eine Via-Verbindungsstruktur sowie ein zugehöriges Herstellungsverfahren zum Verbinden von Leitbahnen in einer Mehrebenen-integrierten Schaltung ausgebildet wird, die eine verbesserte mechanische Festigkeit aufweist. Das Via 139 bzw. 239 sowie das zugehörige Herstellungsverfahren verhindern eine Delamination bzw. Schichtablösung, eine Trennung sowie das Entstehen von Bruch und Öffnungen zwischen den Vias 139, 239 und den darunter liegenden Leitbahnen 117, 217 während einer thermischen Ausdehnung bei mehrfacher Erwärmung, wobei ein Wafer extremen Temperaturen ausgesetzt ist, um z.B. Lösungsmittel der Isoliermaterialien mit geringer Dielektrizitätskonstante zu entfernen, während einer Schichtabscheidung, einer abschließenden Ausheilung oder einer Dielektrika-Temperung. Die Verwendung der vorgeschlagenen Via-Struktur sowie des zugehörigen Herstellungsverfahrens resultiert in einer verbesserten Ausbeute und verringerten elektrischen Widerstandswerten der vertikalen Verbindungen innerhalb des Wafers. Der unterschneidende Abschnitt des Vias 139, 239, der sich in die erste Isolierschicht 114, 214, 244 erstreckt liefert einen größeren Oberflächenbereich 140, 240 für das Via, wodurch dieses mechanisch und elektrisch besser mit der darunter liegenden Leitbahn verbunden werden kann und thermische Ausdehnungsko effizienten stabilisiert werden. Der Hakenbereich 254 der Leitbahn 217 resultiert in der Ausbildung eines Einrastbereichs 252 des Vias 239, wodurch ein verkeilter Bereich 248 ausgebildet werden kann. Gemäß der vorliegenden Erfindung ergeben sich dadurch auch verbesserte elektrische Zuverlässigkeiten einer vertikalen Kette von Leitbahnen 117, 217 sowie Vias 139, 239.
  • Die vorliegende Erfindung wurde anhand einer einfachen Damascene-Struktur beschrieben. Sie gilt jedoch in gleicher Weise für Dual-Damascene-Anwendungen.
  • Obwohl die vorliegende Erfindung und ihre Vorteile sehr detailliert beschrieben wurden, können eine Vielzahl von Änderungen, Ersetzungen und Abweichungen hiervon vorgenommen werden. Insbesondere können selbstverständlich die beschriebenen Schaltungen, Schaltungselemente und Strommessarchitekturen innerhalb des im Anspruchsbegehren beanspruchten Schutzumfangs variiert werden.
  • In gleicher Weise ist die vorliegende Erfindung nicht auf die beschriebenen Herstellungsverfahren und Prozesse beschränkt, sondern umfasst in gleicher Weise auch alternative Herstellungsverfahren und Prozesse oder Schritte zum Realisieren gleicher oder ähnlicher Schichten bzw. Elemente.

Claims (27)

  1. Verfahren zur Herstellung einer Via-Struktur mit den Schritten: Vorbereiten eines Werkstücks (112); Ausbilden einer ersten Isolierschicht (114) an der Oberfläche des Werkstücks (112); Ausbilden eines Leitbahnmusters innerhalb der ersten Isolierschicht (114); Auffüllen des Leitbahnmusters mit einem elektrisch leitenden Material zum Ausbilden von zumindest einer Leitbahn (117) innerhalb der ersten Isolierschicht (114), wobei die Leitbahn (117) zumindest eine obere Oberfläche und zumindest eine Seitenwand aufweist; Ausbilden einer zweiten Isolierschicht (118) an der Oberfläche der ersten Isolierschicht (114) und der zumindest einen Leitbahn (117); Entfernen eines Abschnitts (128) der zweiten Isolierschicht (118) zum Freilegen von zumindest einem Abschnitt der oberen Oberfläche der Leitbahn (117); Entfernen eines Abschnitts (130) der ersten Isolierschicht (114) zum Freilegen von zumindest einem oberen Abschnitt (140) der zumindest einen Seitenwand der Leitbahn (117), wobei das Entfernen des Abschnitts (128) der zweiten Isolierschicht (118) und des Abschnitts (130) der ersten Isolierschicht (114) eine Via-Öffnung (134) ausbildet; und Auffüllen der Via-Öffnung (134) mit elektrisch leitendem Material zum Ausbilden eines Vias (139), wobei das Via (139) zumindest den Abschnitt an der oberen Oberfläche der Leitbahn (117) und zumindest den oberen Abschnitt (140) der zumindest einen Seitenwand der Leitbahn (117) berührt, dadurch gekennzeichnet, dass die Leitbahn (117) zumindest eine Seitenwand mit einem nach außen ragenden Hakenbereich (254) aufweist, die sich zum Boden hin verjüngt, wobei das Auffüllen der Via-Öffnung (134) mit dem elektrisch leitenden Material ein Ausbilden eines elektrisch leitenden Materials unterhalb des Hakenbereichs (254) der Leitbahn (217) darstellt, wodurch ein Einrastbereich (252) innerhalb des Vias (239) in der Nähe des Hakenbereichs (254) der Leitbahn (217) ausgebildet wird.
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Entfernen eines Abschnitts (130) der ersten Isolierschicht (114) und das Ausbilden der Via-Öffnung (134) in einem einzigen Ätzschritt durchgeführt wird.
  3. Verfahren nach Patentanspruch 2, dadurch gekennzeichnet, dass der Ätzschritt ein reaktives Ionenätzen darstellt.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass vor dem Auffüllen der Via-Öffnung (134) ein Sputter-Ätzverfahren durchgeführt wird.
  5. Verfahren nach Patentanspruch 4, dadurch gekennzeichnet, dass das Sputter-Ätzverfahren den Abschnitt (130) der ersten Isolierschicht (114) entfernt.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass das Entfernen des Abschnitts (130) der ersten Isolierschicht (114) ein Entfernen von zumindest 10 nm der ersten Isolierschicht (114) darstellt.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste Isolierschicht (114) eine erste Dicke aufweist, wobei beim Entfernen des Abschnitts (130) der ersten Isolierschicht (114) 5 bis 15% der ersten Dicke der ersten Isolierschicht (114) entfernt werden.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass das Auffüllen der Via-Öffnung (134) mit elektrisch leitendem Material ein Auffüllen der Via-Öffnung mit einem Material mit einem ersten thermischen Ausdehnungskoeffizienten darstellt, wobei beim Ausbilden der zweiten Isolierschicht (118) ein Material mit einem zweiten thermischen Ausdehnungskoeffizienten ausgebildet wird, und der zweite thermische Ausdehnungskoeffizient größer ist als der erste thermische Ausdehnungskoeffizient.
  9. Verfahren nach Patentanspruch 8, dadurch gekennzeichnet, dass der erste thermische Ausdehnungskoeffizient kleiner oder gleich 20 ppm/Grad Celsius und/oder der zweite thermische Ausdehnungskoeffizient größer oder gleich 50 ppm/Grad Celsius ist.
  10. Verfahren nach Patentanspruch 8, dadurch gekennzeichnet, dass die erste Isolierschicht (114) ein Material aufweist, welches im Wesentlichen den zweiten thermischen Ausdehnungskoeffizienten aufweist.
  11. Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass beim Ausbilden der zweiten Isolierschicht (118) ein Dielektrikum mit einer Dielektrizitätskonstante kleiner oder gleich 3,6 verwendet wird, wobei das Material der Leitbahn (117) Kupfer oder Aluminium aufweist.
  12. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass beim Ausbilden der zumindest einen Leitbahn (117) die erste Isolierschicht (114) mit einer Öffnung für zumindest eine Leitbahn strukturiert wird, ein erster elektrisch leitender Liner (132) derart an der Oberfläche der Isolierschicht abgeschieden wird, dass der erste elektrisch leitende Liner (132) die Öffnung beschichtet, und die Öffnung an der Oberfläche des ersten elektrisch leitenden Liners (132) mit einem ersten elektrisch leitenden Füllmaterial (116) aufgefüllt wird; und wobei das Auffüllen der Via-Öffnung (134) ein Abscheiden eines zweiten elektrisch leitenden Liners (136) an der Oberfläche der Via-Öffnung (134) und ein Auffüllen der Via-Öffnung an der Oberfläche des zweiten elektrisch leitenden Liners (136) mit einem zweiten elektrisch leitenden Füllmaterial (138) darstellt.
  13. Verfahren nach Patentanspruch 12, dadurch gekennzeichnet, dass das erste elektrisch leitende Füllmaterial (116) oder das zweite elektrisch leitende Füllmaterial (138) mittels eines Plattier-Verfahrens aufgefüllt wird.
  14. Verfahren nach einem der Patentansprüche 1 bis 13, dadurch gekennzeichnet, dass beim Ausbilden der Via-Öffnung (134) die Isolierschichten (114, 118) einem anisotropen Ätzverfahren ausgesetzt werden.
  15. Verfahren nach einem der Patentansprüche 1 bis 14, dadurch gekennzeichnet, dass nach dem Ausbilden der ersten Isolierschicht (214) eine Hartmaske (244) und/oder eine Abdeckschicht (246) über der ersten Islierschicht (214) ausgebildet wird, wobei beim Ausbilden des Leitbahnmusters auch die Hartmaske (244) und/oder die Abdeckschicht (246) mit strukturiert wird.
  16. Via-Struktur mit: einem Werkstück (212); einer ersten Isolierschicht (114; 214), die an der Oberfläche des Werkstücks (112; 212) ausgebildet ist; zumindest einer Leitbahn (117; 217), die innerhalb der ersten Isolierschicht (114; 214) ausgebildet ist, wobei die Leitbahn (117; 217) eine obere Oberfläche und zumindest eine Seitenwand aufweist; einer zweiten Isolierschicht (118; 218), die an der Oberfläche der Leitbahn (117; 217) und der ersten Isolierschicht (114; 214) ausgebildet ist; und zumindest einem Via (139; 239), welches innerhalb der zweiten Isolierschicht (118; 218) an der Oberfläche der Leitbahn (117; 217) ausgebildet ist, wobei das Via (139; 239) zumindest einen Abschnitt der oberen Oberfläche der Leitbahn und zumindest einen oberen Abschnitt (140; 240) von zumindest einer Seitenwand der Leitbahn (117; 217) berührt, dadurch gekennzeichnet, dass die zumindest eine Seitenwand der Leitbahn (217) einen sich nach außen erstreckenden Hakenbereich (254) aufweist und sich zum Boden hin verjüngt, wobei ein Abschnitt des zumindest einen Vias (239) unterhalb des Hakenbereichs (254) der Leitbahn (217) einen Einrastbereich (252) ausbildet, der innerhalb des Vias in der Nähe des Hakenbereichs (254) der Leitbahn (217) liegt.
  17. Via-Struktur nach Patentanspruch 16, dadurch gekennzeichnet, dass die erste Isolierschicht (114; 214) eine obere Oberfläche aufweist, wobei sich das zumindest eine Via (139; 239) zumindest 10 nm unterhalb der oberen Oberfläche der ersten Isolierschicht (114; 214) erstreckt.
  18. Via-Struktur nach einem der Patentansprüche 16 oder 17, dadurch gekennzeichnet, dass die erste Isolierschicht (114, 214) eine erste Dicke und eine erste obere Oberfläche aufweist, wobei sich das zumindest eine Via (139; 239) um etwa 5 bis 15% der Dicke der ersten Isolierschicht (114; 214) unterhalb der oberen Oberfläche der ersten Isolierschicht erstreckt.
  19. Via-Struktur mit: einem Werkstück (212); einer ersten Isolierschicht (214), die an der Oberfläche des Werkstücks (212) ausgebildet ist; einer Hartmaske (244), die an der Oberfläche der ersten Isolierschicht (214) ausgebildet ist; zumindest einer innerhalb der ersten Isolierschicht (214) und der Hartmaske (244) ausgebildeten Leitbahn (217), wobei die Leitbahn zumindest eine obere Oberfläche und zumindest eine Seitenwand aufweist; einer Abdeckschicht (246), die an der Oberfläche der Hartmaske (244) ausgebildet ist; einer zweiten Isolierschicht (218), die an der Oberfläche der Abdeckschicht (246) ausgebildet ist; und zumindest einem Via (239), welches durch die zweite Isolierschicht (218) und die Abdeckschicht (246) bis zumindest einem Abschnitt der oberen Oberfläche der Leitbahn (217) reicht, wobei das zumindest eine Via (239) sich zumindest durch die Hartmaske (244) derart erstreckt, dass es einen oberen Abschnitt (240) von zumindest einer Seitenwand der Leitbahn (217) berührt, dadurch gekennzeichnet, dass die zumindest eine Seitenwand der Leitbahn (217) einen sich nach außen erstreckenden Hakenbereich (254) aufweist und sich zum Boden hin verjüngt, wobei ein Abschnitt des zumindest einen Vias (239) unterhalb des Hakenbereichs (254) der Leitbahn (217) einen Einrastbereich (252) ausbildet, der innerhalb des Vias in der Nähe des Hakenbereichs (254) der Leitbahn (217) liegt.
  20. Via-Struktur nach Patentanspruch 19, dadurch gekennzeichnet, dass die Hartmaske (244) eine obere Oberfläche aufweist, wobei sich das zumindest eine Via (239) um zumindest 10 nm unterhalb der oberen Oberfläche der Hartmaske (244) erstreckt.
  21. Via-Struktur nach Patentanspruch 19, dadurch gekennzeichnet, dass die Hartmaske (244) eine erste Dicke und eine obere Oberfläche aufweist, wobei sich das zumindest eine Via (239) um etwa 20 bis 40% der Dicke der Hartmaske (244) unterhalb der oberen Oberfläche der Hartmaske erstreckt.
  22. Via-Struktur nach einem der Patentansprüche 16 bis 21, dadurch gekennzeichnet, dass das zumindest eine Via (139; 239) ein Material mit einem ersten thermischen Ausdehnungskoeffizienten aufweist und die zweite Isolierschicht (118; 218) ein Material mit einem zweiten thermischen Ausdehnungskoeffizienten aufweist, wobei der zweite thermische Ausdehnungskoeffizient größer ist als der erste thermische Ausdehnungskoeffizient.
  23. Via-Struktur nach Patentanspruch 22, dadurch gekennzeichnet, dass der erste thermische Ausdehnungskoeffizient kleiner oder gleich 20 ppm/Grad Celsius und/oder der zweite thermische Ausdehnungskoeffizient größer oder gleich 50 ppm/Grad Celsius ist.
  24. Via-Struktur nach einem der Patentansprüche 22 oder 23, dadurch gekennzeichnet, dass die erste Isolierschicht (114; 214) ein Material aufweist, das im Wesentlichen einem Material mit dem zweiten thermischen Ausdehnungskoeffizienten entspricht.
  25. Via-Struktur nach einem der Patentansprüche 16 bis 24, dadurch gekennzeichnet, dass die zweite Isolierschicht ein Dielektrikum mit einer Dielektrizitätskonstante kleiner oder gleich 3,6 aufweist, wobei die Leitbahn (117; 217) Kupfer oder Aluminium aufweist.
  26. Via-Struktur nach einem der Patentansprüche 16 bis 25, dadurch gekennzeichnet, dass die zumindest eine Leitbahn (117; 217) einen ersten elektrisch leitenden Liner (132; 232) und ein erstes elektrisch leitendes Füllmaterial (116; 216) aufweist, welches an der Oberfläche des ersten elektrisch leitenden Liners ausgebildet ist; und das zumindest eine Via (139; 239) einen zweiten elektrisch leitenden Liner (136; 236) und ein zweites elektrisch leitendes Füllmaterial (138; 238) aufweist, welches an der Oberfläche des zweiten elektrisch leitenden Liners ausgebildet ist.
  27. Via-Struktur nach einem der Patentansprüche 16 bis 26, dadurch gekennzeichnet, dass die zumindest eine Leitbahn (117; 217) eine zweite Seitenwand auf weist, wobei das zumindest eine Via (139; 239) auch einen oberen Abschnitt (140) der zweiten Seitenwand der Leitbahn (117) berührt.
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