JP5165287B2 - 配線構造およびその製造方法 - Google Patents

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Description

本発明は、配線構造およびその製造方法に関し、特に、多層の配線構造およびその製造方法に関する。
従来、多層の配線構造が知られている(たとえば、特許文献1参照)。
上記特許文献1には、1層目配線(第2配線)と、1層目配線上に形成された層間絶縁膜(第2層間絶縁膜)と、層間絶縁膜上に形成された2層目配線(第3配線)とにより構成された半導体装置の配線構造が開示されている。層間絶縁膜には、下端部から上端部までの開口幅が同じ大きさを有するビアが形成されるとともに、ビアには、2層目配線が充填されている。
特開平6−84788号公報
しかしながら、上記特許文献1に開示された半導体装置の配線構造では、ビアの開口幅が下端部から上端部まで同じ大きさを有するので、2層目配線を形成する際のシャドウイング(成膜時に影となる部分の成長速度が累積的に小さくなる)効果により、ビアの内側面近傍に2層目配線の厚みが小さくなる部分が形成されるという問題点がある。すなわち、2層目配線によるビア部分の配線のカバレッジ(被覆性)が低下するという問題点がある。この場合、2層目配線のカバレッジの低下した部分では、電流密度が大きくなるので、エレクトロマイグレーション耐性が低下する。具体的には、2層目配線の厚みが小さくなる部分では、電流密度が大きくなることにより温度が上昇するので、断線する場合がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、多層の配線構造を有する場合において、上層配線による開口部のカバレッジが低下するのを抑制することが可能な配線構造およびその製造方法を提供することである。
上記目的を達成するために、この発明の配線構造は、第1配線と、第1配線上に形成されるとともに、第1開口部を有する第1層間絶縁膜と、第1層間絶縁膜を覆うように形成されるとともに、第1開口部と対応する領域に第1凹部が形成された第2配線と、第2配線を覆うように形成されるとともに、第2開口部を有する第2層間絶縁膜と、第2層間絶縁膜を覆うように形成された第3配線と、第1配線と第2配線とを電気的に接続するために設けられた接続部とを備え、第2開口部の内側面は、第1凹部と対応する領域に配置されるとともに、上端部近傍の開口幅が下方から上方に向かって大きくなるような形状に形成されており、接続部は、第1開口部の内部に形成されるとともに、第2凹部を有する第1接続部を含み、第1凹部は、第2凹部と対応する領域に形成されており、第1層間絶縁膜は、第1開口部の幅よりも小さい幅を有する第3開口部をさらに含み、接続部は、第3開口部の内部全体に充填された第2接続部を含み、第1開口部が、第2開口部の周縁部に設けられ、第3開口部が、第2開口部の内部に設けられている
本発明では、上記のように、上端部近傍の開口幅が下方から上方に向かって大きくなるように形成された内側面を有する第2開口部を設けることによって、第3配線を形成する際のシャドウイング効果により、第2開口部の内側面近傍において第3配線の厚みが小さくなるのを抑制することができる。すなわち、第3配線による第2開口部のカバレッジが低下するのを抑制することができるので、第3配線のエレクトロマイグレーション耐性が低下するのを抑制することができる。具体的には、第3配線の厚みが小さくなるのを抑制した部分(第2開口部の内側面近傍部分)では、その部分における電流密度が大きくなるのを抑制することができる。その結果、第3配線の第2開口部の内側面近傍部分において、電流密度の増大に起因する温度の上昇を抑制することができるので、第3配線が断線するのを抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図1は、本発明の一実施形態による配線構造100を適用した半導体装置500の構造を示した断面図であり、図2は、図1に示した一実施形態による配線構造100を説明するための斜視図である。
半導体装置500では、図1に示すように、半導体素子(図示せず)が形成されたシリコン基板1の表面上に、配線構造100を形成するための下地絶縁膜2が形成されている。下地絶縁膜2の表面上には、AlCuまたはAlSiCuなどからなる配線3が形成されている。なお、配線3は、本発明の「第1配線」の一例である。
配線3の表面上には、SiOなどからなる層間絶縁膜4が形成されている。この層間絶縁膜4は、厚みt1を有するとともに、ビア4aおよび4bを有する。ビア4aは、幅W1を有するとともに、ビア4bは、幅W1よりも小さい幅W2を有する。また、ビア4aは、図2に示すように、平面的に見て矩形の環状を有するように溝状に形成されている。ビア4bは、ビア4aによって囲まれる領域に複数(本実施形態では4つ)形成されている。なお、層間絶縁膜4は、本発明の「第1層間絶縁膜」の一例であり、ビア4aおよび4bは、それぞれ、本発明の「第1開口部」および「第3開口部」の一例である。
ビア4aおよび4bの内部には、図1に示すように、それぞれ、配線3と後述する配線6とを電気的に接続するためのプラグ5aおよび5bが形成されている。このプラグ5aおよび5bは、TiN層と、TiN層を介して形成されたW層とを含んでおり、同一のTiN層およびW層をビア4aおよび4b内に形成することにより形成されている。このTiN層は、SiOからなる層間絶縁膜4とW層との密着性の向上を図るとともに、W層をコンフォーマルに形成する(下地の形状に沿って成長させる)ために設けられている。プラグ5aを構成する層(TiN層およびW層)の合計厚みt2は、ビア4aの幅W1の1/2よりも小さく、かつ、層間絶縁膜4の厚みt1よりも小さくなるように構成されている。また、プラグ5aは、ビア4aの内部に凹部51aを有するように形成される。プラグ5bは、ビア4bの内部全体に充填されている。なお、プラグ5aおよび5bは、それぞれ、本発明の「第1接続部」および「第2接続部」の一例であり、凹部51aは、本発明の「第2凹部」の一例である。
図1に示すように、層間絶縁膜4、プラグ5aおよび5bを覆うように、AlCuまたはAlSiCuなどからなる配線6が形成されている。この配線6には、プラグ5aの凹部51aと対応する領域の上方に凹部51aと対応する形状を有する凹部6aが設けられている。なお、配線6は、本発明の「第2配線」の一例であり、凹部6aは、本発明の「第1凹部」の一例である。
配線6を覆うように、SiOなどからなる層間絶縁膜7が形成されている。この層間絶縁膜7は、ビア7aを有する。ビア7aは、幅(開口幅)W3を有し、配線6と後述する配線8とを電気的に接続するために設けられている。ビア7aは、内側面7bが配線6の凹部6aと対応する領域の上方に配置されている。また、ビア7aの内側面7bは、上端部近傍7cの幅W3が下方から上方(矢印Z方向)に向かって大きくなるように形成されている。また、ビア7aの内側面7bは、丸みを持った断面形状を有する。なお、層間絶縁膜7は、本発明の「第2層間絶縁膜」の一例であり、ビア7aは、本発明の「第2開口部」の一例である。
層間絶縁膜7を覆うように、AlCuまたはAlSiCuなどからなる配線8が形成されている。この配線8には、ビア7aと対応する領域の上方に凹部8aが設けられている。なお、配線8は、本発明の「第3配線」の一例である。また、配線構造100は、配線3、層間絶縁膜4、プラグ5a、5b、配線6、層間絶縁膜7および配線8により構成されている。
図3〜図5は、本発明の一実施形態による配線構造100を適用した半導体装置500の製造プロセスを説明するための断面図である。
まず、図3に示すように、シリコン基板1の表面に半導体素子(図示せず)を形成するとともに、シリコン基板1の表面上に、下地絶縁膜2を形成する。
そして、スパッタ法を用いて、下地絶縁膜2の表面上にAlCuまたはAlSiCuからなる配線3を形成する。その後、配線3の表面上にSiOからなる平坦性を有する層間絶縁膜4を形成する。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜4の所定領域をパターニングする。これにより、幅W1を有するビア4a、および、幅W1よりも小さい幅W2を有するビア4bが形成される。
次に、図3に示すように、ビア4aの内部にプラグ5aを形成するとともに、ビア4bの内部にプラグ5bを形成する。具体的には、CVD法またはPVD(Physical Vapor Deposition)法を用いて、配線3に接触するとともに層間絶縁膜4を覆うようにTiN層を形成する。そして、CVD法を用いて、TiN層上にW層をコンフォーマルに形成する。その後、CMP法を用いて研磨を行う。この場合、TiN層およびW層の合計厚みt2を、ビア4aの幅W1の1/2よりも小さく、かつ、ビア4bの幅W2の1/2よりも大きくなるように設定することにより、ビア4aおよび4bには、それぞれ、凹部51aを有するプラグ5aと、ビア4bの内部全体に充填されたプラグ5bとが形成される。なお、凹部51aは、図2に示すように、溝状に形成される。
次に、図4に示すように、スパッタ法を用いて、層間絶縁膜4、プラグ5aおよび5bを覆うように、AlCuまたはAlSiCuからなる配線6を形成する。このとき、配線6には、プラグ5aの凹部51aと対応する領域の上方に凹部51aと対応する形状を有する凹部6aが形成される。すなわち、凹部6aは、溝状に形成される。
次に、配線6を覆うように、SiOからなる層間絶縁膜7を形成する。具体的には、TEOSを用いたCVD法によりSiO層を形成した後、SOG法を用いて、SiO層を形成する。このとき、層間絶縁膜7には、配線6の凹部6aと対応する領域の上方に凹部6aと対応する形状を有する窪んだ領域R1が形成される。
次に、図5に示すように、フォトリソグラフィ技術を用いて所定領域にレジスト膜30を形成する。そして、レジスト膜30をマスクとして、異方性エッチングにより層間絶縁膜7をパターニングする。これにより、層間絶縁膜7のうち、窪んだ領域R1(図4参照)の一部を含む領域R2が除去されることにより、ビア7aが形成される。このとき、ビア7aの内側面7bは、配線6の凹部6aと対応する領域の上方に配置される。また、ビア7aの内側面7bは、上端部近傍7cの幅W3(図1参照)が下方から上方に向かって大きくなるように形成される。その後、レジスト膜30を除去する。
そして、図1に示すように、スパッタ法を用いて、層間絶縁膜7を覆うように、AlCuまたはAlSiCuからなる配線8を形成する。このとき、配線8には、ビア7aと対応する領域の上方に凹部8aが形成される。
このようにして、本実施形態による配線構造100を適用した半導体装置500が形成される。
本実施形態では、上記のように、上端部近傍7cの幅W3が下方から上方(矢印Z方向)に向かって大きくなるように形成された内側面7bを有するビア7aを設けることによって、配線8を形成する際のシャドウイング(成膜時に影となる部分の成長速度が累積的に小さくなる)効果により、ビア7aの内側面7b近傍において配線8の厚みt3(図1参照)が小さくなるのを抑制することができる。すなわち、配線8によるビア7a部分の配線のカバレッジ(被覆性)が低下するのを抑制することができるので、配線8のエレクトロマイグレーション耐性が低下するのを抑制することができる。具体的には、配線8の厚みt3を有する部分(ビア7aの内側面7b近傍部分)では、ある程度の厚みを確保することができるので、その部分における電流密度が大きくなるのを抑制することができる。その結果、配線8のビア7aの内側面7b近傍において、電流密度の増大に起因する温度の上昇を抑制することができるので、配線8が断線するのを抑制することができる。したがって、配線構造100では配線8のエレクトロマイグレーション耐性が低下するのを抑制することができるので、AlCuまたはAlSiCuを用いて信頼性の高い配線8を得ることができる。また、AlCuまたはAlSiCuを配線8として用いることにより、Cu配線を用いる場合に比べて、配線構造100の製造コストを低くすることができる。
また、本実施形態では、凹部51aを有するプラグ5aを設けることによって、配線6を形成する際に、凹部51aと対応する領域の上方に凹部6aを形成することができる。また、層間絶縁膜7を形成する際に、凹部6aと対応する領域の上方に窪んだ領域R1を形成することができる。このため、ビア7aを形成する際に、窪んだ領域R1の一部を含む領域R2をエッチングにより除去することによって、上端部近傍7cの幅W3が下方から上方に向かって大きくなるような内側面7bを形成することができる。したがって、内側面7bの上端部近傍7cの幅W3が下方から上方に向かって大きくなるように形成する工程を別途設ける必要がないので、製造工程数が増加するのを抑制することができる。
また、本実施形態では、プラグ5aを環状に形成することによって、プラグ5bと比べて、プラグ5aと配線6との接触面積を大きくすることができるので、配線3と配線6との間の電気的な抵抗を小さくすることができる。
また、本実施形態では、平面的に見て環状の凹部51aを形成することによって、凹部51aの表面上に形成される配線6およびビア7aに凹部51aの形状を反映させることができるので、ビア7aの各辺における厚みt3が小さくなるのを抑制することができる。これにより、配線8によるビア7a部分の配線のカバレッジが低下するのをより抑制することができる。
また、本実施形態では、プラグ5aの厚みt2を、ビア4aの幅W1の1/2よりも小さく、かつ、層間絶縁膜4の厚みt1よりも小さくすることによって、プラグ5aをコンフォーマルに形成した際に、容易に、凹部51aを形成することができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、平面的に見て矩形の環状のビア4aを形成するとともに、環状の凹部51a、6aを形成し、さらにビア7aを形成する例を示したが、本発明はこれに限らず、たとえば、層間絶縁膜4に平面的に見て円環状のビアを形成することにより、プラグ5aおよび配線6に平面的に見て円環状の凹部を形成するとともに、層間絶縁膜7に平面的に見て円形状のビアを形成してもよい。このように構成すれば、配線8によるビア部分の配線のカバレッジが低下するのをより抑制することができる。
また、上記実施形態では、ビア4a(プラグ5a)の内側に複数(4つ)のビア4b(プラグ5b)を形成する例を示したが、本発明はこれに限らず、ビア4a(プラグ5a)の内側に1つのビア4b(プラグ5b)を形成してもよい。また、ビア4a(プラグ5a)の外側にビア4b(プラグ5b)を形成してもよい。
また、上記実施形態では、ビア4bを形成するとともに、ビア4bの内部全体にプラグ5bを充填する例を示したが、本発明はこれに限らず、平面的に見て環状を有するように溝状にビアを形成するとともに、溝状のビアの内部全体にプラグを充填してもよい。
また、上記実施形態では、TiN層およびW層を積層後、CMP法を用いてプラグ5aおよび5bを形成する例を示したが、本発明はこれに限らず、TiN層およびW層を積層後、エッチバックすることによりプラグ5aおよび5bを形成してもよい。
また、上記実施形態では、ビア7aの内側面7bを配線6の凹部6aと対応する領域の上方に配置する例を示したが、本発明はこれに限らず、ビア7aの内側面7bの少なくとも一部を配線6の凹部6aと対応する領域の上方に配置すればよい。
また、上記実施形態では、配線3、6および8を含む3層の配線構造100を示したが、本発明はこれに限らず、4層以上の配線構造にも本発明を適用可能である。
本発明の一実施形態による配線構造を適用した半導体装置の構造を示した断面図である。 図1に示した一実施形態による配線構造を説明するための斜視図である。 本発明の一実施形態による配線構造を適用した半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による配線構造を適用した半導体装置の製造プロセスを説明するための断面図である。 本発明の一実施形態による配線構造を適用した半導体装置の製造プロセスを説明するための断面図である。
符号の説明
3 配線(第1配線)
4 層間絶縁膜(第1層間絶縁膜)
4a ビア(第1開口部)
4b ビア(第3開口部)
5a プラグ(第1接続部、接続部)
5b プラグ(第2接続部、接続部)
6 配線(第2配線)
6a 凹部(第1凹部)
7 層間絶縁膜(第2層間絶縁膜)
7a ビア(第2開口部)
7b 内側面
7c 上端部近傍
8 配線(第3配線)
51a 凹部(第2凹部)
100 配線構造

Claims (3)

  1. 第1配線と、
    前記第1配線上に形成されるとともに、第1開口部を有する第1層間絶縁膜と、
    前記第1層間絶縁膜を覆うように形成されるとともに、前記第1開口部と対応する領域に第1凹部が形成された第2配線と、
    前記第2配線を覆うように形成されるとともに、第2開口部を有する第2層間絶縁膜と、
    前記第2層間絶縁膜を覆うように形成された第3配線と
    前記第1配線と前記第2配線とを電気的に接続するために設けられた接続部とを備え、
    前記第2開口部の内側面は、前記第1凹部と対応する領域に配置されるとともに、上端部近傍の開口幅が下方から上方に向かって大きくなるような形状に形成されており、
    前記接続部は、第1開口部の内部に形成されるとともに、第2凹部を有する第1接続部を含み、
    前記第1凹部は、前記第2凹部と対応する領域に形成されており、
    前記第1層間絶縁膜は、前記第1開口部の幅よりも小さい幅を有する第3開口部をさらに含み、
    前記接続部は、前記第3開口部の内部全体に充填された第2接続部を含み
    前記第1開口部が、前記第2開口部の周縁部に設けられ、前記第3開口部が、前記第2開口部の内部に設けられている、配線構造。
  2. 前記第1開口部は、平面的に見て環状に形成されており、
    前記第1凹部は、平面的に見て環状に形成されている、請求項1に記載の配線構造。
  3. 第1配線を形成する工程と、
    前記第1配線上に第1層間絶縁膜を形成するとともに、前記第1層間絶縁膜に第1開口部を形成する工程と、
    前記第1層間絶縁膜を覆うとともに、前記第1開口部と対応する領域に第1凹部が設けられるように第2配線を形成する工程と、
    前記第2配線を覆うとともに、前記第1凹部と対応する領域に窪んだ領域が設けられるように第2層間絶縁膜を形成する工程と、
    前記第2層間絶縁膜の前記窪んだ領域の一部を含む領域を除去することによって、内側面が前記第1凹部と対応する領域に配置されるとともに、前記内側面の上端部近傍の開口幅が下方から上方に向かって大きくなるような形状を有する第2開口部を形成する工程と、
    前記第2層間絶縁膜を覆うように第3配線を形成する工程と
    前記第1開口部を形成する工程と、前記第2配線を形成する工程との間に、前記第1配線と前記第2配線とを電気的に接続するための接続部を形成する工程とを備え
    前記接続部を形成する工程は、前記第1開口部の内部に第2凹部を有する第1接続部を形成する工程を含み、
    前記第1層間絶縁膜に第1開口部を形成する工程は、前記第1層間絶縁膜に前記第1開口部の幅よりも小さい幅を有する第3開口部を形成する工程を含み、
    前記接続部を形成する工程は、前記第3開口部の内部全体に第2接続部を充填する工程を含み、
    前記第1開口部を形成する工程は、前記第1開口部を前記第2開口部の周縁部に形成する工程を含み、前記第3開口部を形成する工程は、前記第3開口部を前記第2開口部の内部に形成する工程を含む、配線構造の製造方法。
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* Cited by examiner, † Cited by third party
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JPH05190686A (ja) * 1992-01-08 1993-07-30 Seiko Epson Corp 半導体装置
JPH0684788A (ja) 1992-09-01 1994-03-25 Clarion Co Ltd 半導体装置及びその製造方法
JP3401805B2 (ja) * 1992-10-31 2003-04-28 ソニー株式会社 Al系材料配線構造、半導体装置、及び配線構造形成方法
US5933756A (en) 1995-10-18 1999-08-03 Ricoh Company, Ltd. Fabrication process of a semiconductor device having a multilayered interconnection structure
JPH09172017A (ja) 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
US6291848B1 (en) * 1999-01-13 2001-09-18 Agere Systems Guardian Corp. Integrated circuit capacitor including anchored plugs
US6221780B1 (en) * 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
US7186648B1 (en) * 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
US6930038B2 (en) * 2001-05-23 2005-08-16 United Microelectronics Corp. Dual damascene partial gap fill polymer fabrication process
US6794293B2 (en) * 2001-10-05 2004-09-21 Lam Research Corporation Trench etch process for low-k dielectrics
JP2003107721A (ja) 2001-09-28 2003-04-09 Nikon Corp マイクロレンズの製造方法、物品の製造方法、レジスト層の加工方法、および、マイクロレンズ
US6806579B2 (en) * 2003-02-11 2004-10-19 Infineon Technologies Ag Robust via structure and method
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
JP2005116756A (ja) 2003-10-07 2005-04-28 Fujitsu Ltd 半導体装置及びその製造方法
US20060024958A1 (en) * 2004-07-29 2006-02-02 Abbas Ali HSQ/SOG dry strip process
US20060024953A1 (en) * 2004-07-29 2006-02-02 Papa Rao Satyavolu S Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess
US7470929B2 (en) * 2006-07-24 2008-12-30 International Business Machines Corporation Fuse/anti-fuse structure and methods of making and programming same

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