CN101527296A - 集成电路及其制造方法 - Google Patents

Abstract

本发明涉及一种集成电路及其制造方法，当在配线层之上堆积层间绝缘膜的集成电路中实施热处理时，在配线间狭窄的间隙部和与其相连的开口部的连接部分，难以产生形成于层间绝缘膜的空洞的破裂。将位于间隙部(10)和开口部(12)的连接部分的配线(4b)的角部倒角，使间隙部(10)的端部(62)形成朝向开口部(12)末端变宽的形状。这样，在构图了的配线层之上堆积层间绝缘膜。通过设置端部(62)，对于层间绝缘膜的堆积，可缓和间隙部(10)和开口部(12)的连接部分的不连续性。由此，形成于间隙部(10)的空洞的端部难以被层间绝缘膜密封，从而能够抑制伴随热处理中的空洞的气压上升导致的层间绝缘膜的破裂。

Description

集成电路及其制造方法

技术领域

本发明涉及一种形成在半导体基板等基体的表面上的集成电路及其制造方法，特别是涉及配线层和层叠其上的层间绝缘膜的结构。

背景技术

在半导体基板上集成电路的半导体装置(集成电路)中，通过形成在半导体基板上的杂质扩散区域和层叠在该基板上的多晶硅等而形成晶体管、电阻、电容器等电路元件。另外，在该电路元件上隔着绝缘层而形成金属膜作为配线层，并构图该金属膜，形成连接电路元件间等的配线等。

设置配线图案时，例如从提高集成度的目的出发，多个配线紧缩相互间隔配置。图6是表示具有相互接近的部分的多个配线的以往的图案例子的平面图。图6所示的两根配线2分别在途中以直角变换延伸方向。这些配线2的水平部分2h相互接近平行配置。另一方面，各配线2的垂直部2v例如根据各配线2的连接头的位置的不同等，而在彼此间隔开大的空间配置。配线层通过例如蒸镀铝(Al)而形成。

图7是表示具有相互接近的部分的多个配线的以往的图案的另一例子的平面图。图7所示的两根配线4(4a、4b)相互接近平行配置。在其一的配线4a的途中，另一配线4b经由触点6与半导体基板的扩散层或下层的配线(未图示)连接而构成终端。

当配线层的构图完成，则形成覆盖配线层的层间绝缘膜或钝化膜(本发明中总称这些为层间绝缘膜)。例如层间绝缘膜通过TEOS(Tetra-ethoxy-silane四乙氧基硅)、BPSG(Borophosphosilicate Glass：硼磷硅玻璃)、硅氮化膜(SiN)等材料通过CVD(Chemical Vapor Deposition：化学气相沉淀)法等堆积形成。另外，在层间绝缘膜的堆积后，例如出于回流的平坦化等目的，而可实施热处理。

另外，在层间绝缘膜之上还层叠其他配线层以形成配线，从而能够形成多层配线结构。

图6、图7中以虚线的圆包围的部分8为两根配线2或配线4相互接近的部分结束的部分。图8例如为放大图7中的一部分8的平面图。在配线4a、4b接近配置的部分设置有通过构图除去配线层的狭窄的槽即间隙部10。另一方面，接近配置的两个配线的一方如图6所示，改变朝向，或如图7所示，与终端的部分邻接，形成配线层被广泛除去的开口部12。

以往，若在层间绝缘膜的堆积后，实施热处理，则在间隙部10和开口部12的连接部分出现层间绝缘膜破裂，平坦性受损等问题。

并且，该现象如图9所示，起因于层间绝缘膜14与间隙部10的位置处的凹凸对应所能够形成的空间16。另外，图9为沿着图8的线A-A′的层间绝缘膜和配线层的垂直剖面图。作为产生这样的空间16的原因而考虑有：与间隙部10的凹凸对应地，在层间绝缘膜14也产生凹凸；以及层间绝缘膜14难以堆积在狭窄的间隙部10的内部，但在间隙部10的顶部的边缘附近能够比较迅速地成长。另一方面，在开口部12中，层间绝缘膜14覆盖在开口部12的边缘产生的台阶，能够密封面对间隙部10的间隙部12的端部上出现的小的空间16。对于上述问题相关的现象，可认为是热处理使空洞16内的气压上升导致该端部破坏的结果。对于不是空洞16的任意部分而是在端部产生破坏的原因，推测是与封闭该端部的层间绝缘膜14的厚度、基于空洞16的形状等的强度有关。

专利文献：特开2001-210808号公报

发明内容

本发明提供一种集成电路，其具有：配线层，该配线层层叠在基体之上，并具有形成了形成狭窄的槽的间隙部以及与该间隙部相连的宽的开口部的图案；覆盖所述配线层而堆积的层间绝缘膜，其中，在所述间隙部和所述开口部的连接部分产生的所述配线层的所述图案的角部被倒角，所述间隙部的端部形成朝向所述开口部而末端变宽的形状。

根据本发明，可抑制在间隙部10和开口部12的连接部分产生层间绝缘膜的破裂。

附图说明

图1是本发明的实施方式的集成电路的示意垂直剖面图。

图2是示意表示相互接近配置的多个配线的图案的一例的平面图。

图3是示意表示相互接近配置的多个配线的图案的另一例的平面图。

图4是放大表示图3的配线图案的一部分的平面图。

图5A是沿着图4的线A-A′的层间绝缘膜及金属配线层的垂直剖面图。

图5B是沿着图4的线B-B′的层间绝缘膜及金属配线层的垂直剖面图。

图5C是沿着图4的线C-C′的层间绝缘膜及金属配线层的垂直剖面图。

图6是表示相互接近配置的多个配线的以往的图案的一例的平面图。

图7是表示相互接近配置的多个配线的以往的图案的另一例的平面图。

图8是放大图6或图7所示的配线图案的一部分的平面图。

图9是沿着图8的线A-A′的层间绝缘膜及配线层的垂直剖面图。

附图标号说明

2、4配线

10间隙部

12开口部

30集成电路

32半导体基板

34硅氧化膜

36电极

38、42、46层间绝缘膜

40、44、48金属配线层

50钝化膜

62端部

64空洞

具体实施方式

以下，根据附图说明本发明的实施方式(以下称为实施方式)。本实施方式是其基体为半导体基板的集成电路，图1是实施方式的集成电路30的示意垂直剖面图。在半导体基板32上通过离子注入等形成扩散层(未图示)，之后，在半导体基板32的表面上形成栅极氧化膜或LOCOS(localoxidation of silicon：硅的局部氧化)膜等硅氧化膜34。在硅氧化膜34的表面形成由多晶硅层构成的电极36，并在其上层叠有层间绝缘膜38。

另外，在层间绝缘膜38之上顺次层叠金属配线层40、层间绝缘膜42、金属配线层44、层间绝缘膜46、金属配线层48、钝化膜50。金属配线层40、44、48分别通过由蒸镀形成的Al膜构成。各金属配线层使用光刻技术加工成配线等所希望的图案。层间绝缘层42、46通过CVD法来堆积TEOS、BPSG等而形成。钝化膜50通过CVD法或旋涂法层叠SiN或聚酰亚胺等材料而形成。

图2、图3是示意表示例如使用金属配线层40形成的、具有相互接近的部分的多个配线的图案例子的平面图。在此，为了与上述以往的结构对比，图2、图3中分别表示本发明适用于图6、图7所示的以往的配线的布置中的图案，为了方便对比和简化说明，与图6、图7相同的结构使用相同的附图标记。

图2、图3所示的配线图案与图6、图7的图案不同的点是，其存在于由虚线的圆包围的一部分8内。如上所述，该一部分8为两根配线2或配线4相互接近的部分结束的部分。该一部分中存在配线层的图案的角部52，但在本发明中，该角部52被倒角。

图4例如是放大图3中的一部分8的平面图。在间隙部10和开口部12的连接部分产生的配线4b的角部被倒角，在配线4b上，在与配线4a相对的侧面60h和构成配线4b的开口部12的边境的侧面60v之间设置分别相对于这些侧面60h、60v倾斜交叉的侧面60s。

通过该侧面60s，在间隙部10上形成朝向开口部12末端变宽的形状的端部62。间隙部10的端部62的扩展角度由相对于侧面60h的侧面60s的折曲角度(配线4b的平面形状中的外角)θ赋予。例如，θ能够设定为45°。

图5A-图5C为沿着图4的线A-A′、B-B′、C-C′的层间绝缘膜42、38和金属配线层40的垂直剖面图，图5A表示配线4a、4b平行相对的位置(线A-A′)的剖面、图5B表示端部62的里面位置(线B-B′)的剖面、图5C表示端部62的靠近开口部12的位置(线C-C′)的剖面。通过设置端部62，从而作为间隙部10形成在配线4a、4b之间的槽的宽度w越靠近开口部12越大。随着槽的宽度w变大，与间隙部10对应形成的层间绝缘膜42内的空洞64宽度也扩大，若槽的宽度w进一步变大，则层间绝缘膜42变得无法关闭空洞64的上部，如图5C所示，层间绝缘膜42在间隙部10内形成凹陷66(凹部)。该凹陷与形成在开口部12内的层间绝缘膜42的凹部相连。

这样，通过在间隙部10上设置末端变宽的端部62，从而间隙部10和开口部12的不连续性被缓和，空洞64难以被密封。其结果是，因层间绝缘膜42的层叠后的热处理，难以产生空洞64的破裂，层间绝缘膜42的平坦性得以提高。

在间隙部10上是否形成层间绝缘膜42的空洞64，如上述的图5A所示，受到间隙部10的长宽比(槽的深度d/槽的宽度w)的影响。另外，层间绝缘膜42的膜厚t也对其有影响。将堵塞间隙部10的上部的层间绝缘膜42的膜厚t的下限值设为tmin，则比该tmin厚的层间绝缘膜42堵塞间隙部10的上部，将间隙部10埋入其下，并且存在形成空洞64的可能性。另外，推测出tmin大概为宽度w的一半左右。

从提高集成电路的集成度的观点来看，宽度w大多被设定成微细的情况，因此，可认为长宽比变大的情况居多。长宽比(d/w)越高，则tmin/d越小。

堆积在开口部12上的层间绝缘膜42的膜厚基本上为t，相对于此，空洞64距离开口部10的底面的高度在膜厚超过tmin以后，基本上不变。因此，随着t变大，空洞64的底部和开口部12之间的层间绝缘膜42的高低差变大。该高低差能够起到使层间绝缘膜42容易密封空洞64的作用。通过使端部62增长，并且减小端部62的扩展角度(图4所示例的角度θ)，降低端部62的两端间的膜厚的梯度，能够缓和该作用。

倒角不限于侧面60s那样的直线型结构，例如，也能够形成在俯视的情况下为圆弧那样的曲线。

在上述的实施方式中，说明了关于第一层金属配线层40和堆积其上的层间绝缘膜42的本发明的适用例子，但是本发明也能够适用于其它金属配线层。具体地，通过适用于金属配线层44，能够抑制层间绝缘膜46的破裂，若适用于金属配线层48，则能够抑制通过CVD法作为钝化膜50堆积的SiN膜的破裂。另外，本发明适用于形成电极36的多晶硅层的图案，能够抑制层间绝缘膜38的破裂。本发明对基体没有任何限制，例如基体可以是蓝宝石基板(sapphire substrate)等。另外，本发明也能够广泛适用于通过CVD法等在具有微细的间隙部和宽广的开口部的连接部的层上堆积其他层的结构。

Claims (8)

1、一种集成电路，其特征在于，具有：

配线层，其层叠在基体之上，并具有图案，该图案形成了形成狭窄的槽的间隙部以及与该间隙部相连的宽的开口部；

覆盖所述配线层而堆积的层间绝缘膜，

其中，

产生于所述间隙部和所述开口部的连接部分的所述配线层的所述图案的角部被倒角，

所述间隙部的端部形成朝向所述开口部而末端变宽的形状。

2、如权利要求1所述的集成电路，其特征在于，

所述层间绝缘膜堆积成在其下埋入所述端部以外的所述间隙部的膜厚。

3、如权利要求2所述的集成电路，其特征在于，

所述间隙部的所述端部的所述开口部侧扩大至所述层间绝缘膜在所述间隙部内形成凹陷而堆积的宽度。

4、如权利要求1所述的集成电路，其特征在于，

在与所述端部以外的所述间隙部对应的位置上，空洞形成于所述层间绝缘膜内。

5、如权利要求4所述的集成电路，其特征在于，

所述层间绝缘膜在所述间隙部的所述端部的宽幅的部分上形成凹陷部，

所述空洞朝向所述间隙部的所述端部延伸，

在该端部的途中，该空洞的顶部打开而变为所述凹陷部。

6、一种集成电路的制造方法，该集成电路具有：层叠在基体之上，并具有形成了形成狭窄的槽的间隙部以及与该间隙部相连的宽的开口部的图案的配线层；覆盖所述配线层而堆积的层间绝缘膜，

所述集成电路的制造方法的特征在于，

具有配线层构图工序，其构图在所述基体上层叠的所述配线层，将在所述间隙部和所述开口部的连接部分产生的所述配线层的所述图案的角部倒角，从而形成所述间隙部的端部成为朝向所述开口部末端变宽的形状的所述图案。

7、如权利要求6所述的集成电路的制造方法，其特征在于，

具有层间绝缘膜堆积工序，其在构图好的所述配线层上堆积具有埋入所述端部以外的所述间隙部的膜厚的所述层间绝缘膜。

8、如权利要求7所述的集成电路的制造方法，其特征在于，

所述间隙部的所述端部的所述开口部侧扩大至所述层间绝缘膜在所述间隙部内形成凹陷而堆积的宽度。

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