JP4997682B2 - 半導体装置及びその製造方法 - Google Patents
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Description
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18dとから構成される容量素子を形成する。
なお、このとき、下部電極18d上に形成されている上部電極22の表面は、下部電極18dの表面よりも高い位置にあるため、上部電極22の表面は露出した状態になる場合があった。
更に、次のような問題も生じた。
図1は本発明の第1の実施形態に係る容量素子を示す概略断面図であり、図2〜図9はそれぞれ図1に示される容量素子の製造方法を説明するための概略工程断面図である。
また、下部電極18aの周辺部上の層間絶縁膜27に開口された第2のビア・ホール28bを介して、下部電極18aの周辺部に接続する例えばAl合金層からなる第2の上層配線層30bが形成されている。
先ず、図2に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
なお、このポリシリコン・ダミー層14の形成工程は、LSIの他の素子、例えばMOSTr(Metal Oxide Semiconductor Transistor)のゲート(Gate)電極や、抵抗素子の抵抗層や、BipTr(Bipolar Transistor)の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
次いで、図4に示されるように、例えばスパッタ法を用いて、この第2の絶縁膜16上に、所要の厚さの導電体膜、例えば厚さ5〜70nm程度のTi層、厚さ10〜200nm程度のTiON層、厚さ5〜70nm程度のTi層、厚さ300〜1500nm程度のAl−Si層、厚さ5〜70nm程度のTiN層を下から順に堆積して、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成する。
また、このTiN/Al−Si/Ti/TiON/Ti積層膜18において、厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における表面は、このポリシリコン・ダミー層14に囲まれた領域における表面よりもその高さが100〜500nm程度高くなっている。
こうして、段差用のポリシリコン・ダミー層14に囲まれた領域のTiN/Al−Si/Ti/TiON/Ti積層膜18上に、厚さ10〜300nm程度の誘電体膜20を介して、厚さ5〜100nm程度のTi層、TiN層、又はTiとTiNの積層膜からなる上部電極22を形成する。
なお、このときの上部電極22の表面は、積層膜18のポリシリコン・ダミー層14上方における表面よりもその高さが低くなっている。
こうして、上部電極22が形成されている中央部の表面よりも段差用のポリシリコン・ダミー層14上方の周辺部の表面が高い位置にある凹型断面形状のTiN/Al−Si/Ti/TiON/Ti積層膜による下部電極18aを形成する。また、この下部電極18aの形成と同時に、LSIの他の素子のTiN/Al−Si/Ti/TiON/Ti積層膜による下層配線層(図示せず)を形成する。
なお、このときの容量素子の上部電極22の表面は、下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
こうして、下部電極18aの凹型断面形状の窪みを埋めると共に、上部電極22の表面を被覆して、基体全面を平滑化する平滑化絶縁膜24を形成する。
図10は本発明の第2の実施形態に係る容量素子を示す概略断面図であり、図11及び図12はそれぞれ図10に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第1の実施形態の図1〜図9に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
先ず、図11に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、この第1の絶縁膜12とは異なる種類の絶縁膜、例えばSiN膜を100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このSiN膜を選択的にエッチング除去して、所定の形状にパターニングする。
なお、このときの容量素子の上部電極22の表面は、下部電極18aのSiNダミー層32上方における周辺部の表面よりもその高さが低くなっている。
図13は第3の実施形態に係る容量素子を示す概略断面図であり、図14〜図19はそれぞれ図13に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第1の実施形態の図1〜図9に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
そして、その他の構成要素は上記第1の実施形態の場合と略同様である。
先ず、図14に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
なお、このポリシリコン・ダミー層34の形成工程は、LSIの他の素子、例えばMOSTrのゲート電極や、抵抗素子の抵抗層や、BipTrの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
次いで、図16に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18bとから構成される容量素子を形成する。
そして、この場合には、下部電極18a,18b上の層間絶縁膜27を選択的にエッチング除去して、第2のビア・ホール28b,28cを開口する必要はなくなる。
図20は本発明の第4の実施形態に係る容量素子を示す概略断面図であり、図21〜図28はそれぞれ図20に示される容量素子の製造方法を説明するための概略工程断面図である。
即ち、この凹型断面形状の下部電極18aにおいては、その中央部の表面よりも厚さ100〜500nm程度の段差用のポリシリコン・ダミー層14上方における周辺部の表面が例えば100〜500nm程度高い位置にある。
先ず、図21に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
なお、このポリシリコン・ダミー層14の形成工程は、LSIの他の素子、例えばMOSTr(Metal Oxide Semiconductor Transistor)のゲート(Gate)電極や、抵抗素子の抵抗層や、BipTr(Bipolar Transistor)の電極として用いるポリシリコン層の形成工程と兼用することが可能である。
なお、このときの容量素子の誘電体膜20の表面は、下部電極18aのポリシリコン・ダミー層14上方における周辺部の表面よりもその高さが低くなっている。
図29は本発明の第5の実施形態に係る容量素子を示す概略断面図であり、図30及び図31はそれぞれ図29に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第4の実施形態の図21〜図28に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
先ず、図30に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、絶縁膜、例えばSiO2膜を100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエッチング工程により、このSiO2膜を選択的にエッチング除去して、所定の形状にパターニングする。
次いで、図31に示されるように、上記第4の実施形態の図22〜図28に示す工程と同様にして、このSiO2ダミー層32を含む基体全面に、第2の絶縁膜16を形成し、この第2の絶縁膜16上に、TiN/Al−Si/Ti/TiON/Ti積層膜18を形成し、このTiN/Al−Si/Ti/TiON/Ti積層膜18上に、誘電体膜20を介して上部電極22を形成し、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18をパターニングして、上部電極22が形成されている中央部の表面よりもSiO2ダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成する。
なお、このときの容量素子の誘電体膜20の表面は、下部電極18aのSiO2ダミー層32上方における周辺部の表面よりもその高さが低くなっている。
以上のように本実施形態によれば、半導体基板10上の容量素子形成予定領域の周辺部に、第1の絶縁膜12を介して所要の厚さ、例えば100〜500nm程度の段差用のSiO2ダミー層32を形成し、このSiO2ダミー層32を含む基体全面に第2の絶縁膜16を形成し、この第2の絶縁膜16上に、中央部の表面よりもSiO2ダミー層32上方の周辺部の表面が高い位置にある凹型断面形状の下部電極18aを形成すると共に、その中央部上に誘電体膜20を介して上部電極22を形成して、誘電体膜20の表面の高さを下部電極18aのSiO2ダミー層32上方における周辺部の表面の高さよりも低くすることにより、基体全面にSiO2膜を堆積し更にSOG膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極18aの周辺部がエッチングストッパーとして働き、エッチングによって誘電体膜20がダメージを受けることはない。従って、上記第1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。
図32は第6の実施形態に係る容量素子を示す概略断面図であり、図33〜図38はそれぞれ図32に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第4の実施形態の図20〜図28に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。
そして、その他の構成要素は上記第4の実施形態の場合と略同様である。
先ず、図33に示されるように、半導体基板10上に、例えばSiO2膜からなる第1の絶縁膜12を形成した後、更にこの第1の絶縁膜12上に、例えばポリシリコン層を所要の厚さ、例えば100〜500nm程度の厚さに形成する。続いて、フォトリソグラフィ工程及びRIE工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。
なお、このポリシリコン・ダミー層34の形成工程は、LSIの他の素子、例えばMOSTrのゲート電極や、抵抗素子の抵抗層や、BipTrの電極として用いるポリシリコン層の形成工程と兼用することが可能である。
次いで、図35に示されるように、フォトリソグラフィ工程及びRIE工程により、TiN/Al−Si/Ti/TiON/Ti積層膜18を選択的にエッチング除去して所定の形状にパターニングする。
このようにして、誘電体膜20を間に挟む上部電極22と下部電極18bとから構成される容量素子を形成する。
そして、この場合には、下部電極18a,18b上の層間絶縁膜27を選択的にエッチング除去して、第2のビア・ホール28b,28cを開口する必要はなくなる。
Claims (12)
- 半導体基板上に第1の絶縁膜を介して形成され、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、
前記下部電極の周辺部の下方に設けられた段差用のダミー層と、
前記下部電極の中央部上に、前記下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記下部電極の凹型断面形状の窪みを埋める第2の絶縁膜と
を具備する半導体装置。 - 前記下部電極の周辺部、上部電極及び前記第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第1のビア・ホールを介して前記上部電極に接続する第1の配線層、及び前記層間絶縁膜に開口された第2のビア・ホールを介して前記下部電極の周辺部に接続する第2の配線層がそれぞれ形成されている請求項1に記載の半導体装置。
- 前記ダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項1又は2に記載の半導体装置。
- 半導体基板上に第1の絶縁膜を介して形成され、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、
前記下部電極の周辺部の下方に設けられた段差用のダミー層と、
前記下部電極の中央部上に誘電体膜と、
前記誘電体膜上に形成され、前記下部電極の周辺部の表面よりも表面が低い位置にある上部電極と、
前記下部電極の凹型断面形状の窪みを埋めると共に、前記上部電極の表面を被覆している第2の絶縁膜と、
を具備する半導体装置。 - 前記下部電極の周辺部及び前記第2の絶縁膜上に第3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第1のビア・ホールを介して前記上部電極に接続する第1の配線層、及び前記層間絶縁膜に開口された第2のビア・ホールを介して前記下部電極の周辺部に接続する第2の配線層がそれぞれ形成されている請求項4に記載の半導体装置。
- 前記ダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されている請求項4又は5に記載の半導体装置。
- 半導体基板上の容量素子形成予定領域の周辺部に、第1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、
前記第1の絶縁膜及び前記ダミー層上に、導電体膜を堆積する工程と、
前記導電体膜をパターニングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成する工程と、
前記下部電極の中央部上に、前記下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
基体全面に第2の絶縁膜を形成して、前記下部電極の凹型断面形状の窪みを埋める工程と
を有する半導体装置の製造方法。 - 前記下部電極の周辺部、上部電極及び前記第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第1のビア・ホールを開口すると共に、前記下部電極の周辺部上の前記層間絶縁膜に第2のビア・ホールを開口する工程と、
前記第1のビア・ホールを介して前記上部電極に接続する第1の配線層を形成すると共に、前記第2のビア・ホールを介して前記下部電極の周辺部に接続する第2の配線層を形成する工程と
を有する請求項7に記載の半導体装置の製造方法。 - 前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項7又は8に記載の半導体装置の製造方法。
- 半導体基板上の容量素子形成予定領域の周辺部に、第1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成する工程と、
前記第1の絶縁膜及び前記ダミー層上に、導電体膜を堆積する工程と、
前記導電体膜をパターニングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成する工程と、
前記下部電極の中央部上に、誘電体膜形成する工程と、
前記誘電体膜上に、前記下部電極の周辺部の表面よりも表面が低い位置にある上部電極を形成する工程と、
基体全面に第2の絶縁膜を形成して、前記下部電極の凹型断面形状の窪みを埋めると共に、前記上部電極の表面を被覆する工程と
を有する半導体装置の製造方法。 - 前記下部電極の周辺部及び前記第2の絶縁膜を含む基体全面に第3の絶縁膜を形成して層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜に第1のビア・ホールを開口すると共に、前記下部電極の周辺部上の前記層間絶縁膜に第2のビア・ホールを開口する工程と、
前記第1のビア・ホールを介して前記上部電極に接続する第1の配線層を形成すると共に、前記第2のビア・ホールを介して前記下部電極の周辺部に接続する第2の配線層を形成する工程と
を有する請求項10に記載の半導体装置の製造方法。 - 前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねる請求項10又は11に記載の半導体装置の製造方法。
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