JPH11317498A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11317498A JPH11317498A JP13755998A JP13755998A JPH11317498A JP H11317498 A JPH11317498 A JP H11317498A JP 13755998 A JP13755998 A JP 13755998A JP 13755998 A JP13755998 A JP 13755998A JP H11317498 A JPH11317498 A JP H11317498A
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Abstract
(57)【要約】 （修正有）
【課題】工程数を増やさずに、抵抗素子とその上層に形
成される金属配線との接触抵抗の低減を図り、抵抗のば
らつきによる不良の発生を防止することができる半導体
装置及びその製造方法の提供。 【解決手段】トランジスタのゲート電極２０５を形成す
る際に、所定の領域にゲート電極と同一の材料からなる
部材、即ちダミー電極２０５ａを設けることにより、第
１の層間絶縁膜２０７を介して形成された多結晶シリコ
ン膜２０８の端側を基板表面側に押し上げる。更にその
上に形成した第２の層間絶縁膜２０９を研磨することに
より多結晶シリコン膜の端部を露出させ、金属配線２１
２とをコンタクト孔を介さずに接続する。
成される金属配線との接触抵抗の低減を図り、抵抗のば
らつきによる不良の発生を防止することができる半導体
装置及びその製造方法の提供。 【解決手段】トランジスタのゲート電極２０５を形成す
る際に、所定の領域にゲート電極と同一の材料からなる
部材、即ちダミー電極２０５ａを設けることにより、第
１の層間絶縁膜２０７を介して形成された多結晶シリコ
ン膜２０８の端側を基板表面側に押し上げる。更にその
上に形成した第２の層間絶縁膜２０９を研磨することに
より多結晶シリコン膜の端部を露出させ、金属配線２１
２とをコンタクト孔を介さずに接続する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に多結晶シリコン膜からなる抵抗素
子を有し、その上層に配設される金属配線と接続させる
半導体装置及びその製造方法に関する。
製造方法に関し、特に多結晶シリコン膜からなる抵抗素
子を有し、その上層に配設される金属配線と接続させる
半導体装置及びその製造方法に関する。
【0002】
【従来の技術】従来、多結晶シリコン膜からなる抵抗素
子を用いてアナログ回路等を形成するには、不純物を注
入して電気伝導度を調整した多結晶シリコン膜と、その
上層に堆積した絶縁膜上に配設された金属配線とを、絶
縁膜に設けたコンタクト穴を介して接続するという方法
が用いられる。
子を用いてアナログ回路等を形成するには、不純物を注
入して電気伝導度を調整した多結晶シリコン膜と、その
上層に堆積した絶縁膜上に配設された金属配線とを、絶
縁膜に設けたコンタクト穴を介して接続するという方法
が用いられる。
【0003】従来の方法について、図面を参照して以下に説
明する。図４は、従来の半導体装置の構造を模式的に説
明するための図である。図４（ａ）は、図４（ｂ）のＢ
−Ｂ‘線の断面図であり、図４（ｂ）、図４（ｃ）は、
平面図である。
明する。図４は、従来の半導体装置の構造を模式的に説
明するための図である。図４（ａ）は、図４（ｂ）のＢ
−Ｂ‘線の断面図であり、図４（ｂ）、図４（ｃ）は、
平面図である。
【0004】図４を参照すると、従来の半導体装置は、半導
体基板３０１にゲート電極３０５を挟んで形成された不
純物拡散層３０６と、その外側に素子を分離するための
フィールド酸化膜３０２と、それらを覆うように形成さ
れた第１層間絶縁膜３０７とを有している。
体基板３０１にゲート電極３０５を挟んで形成された不
純物拡散層３０６と、その外側に素子を分離するための
フィールド酸化膜３０２と、それらを覆うように形成さ
れた第１層間絶縁膜３０７とを有している。
【0005】更にその上層に、抵抗素子となる多結晶シリコ
ン膜３０８と第２層間絶縁膜３０９とが形成され、第１
層間絶縁膜３０７と第２層間絶縁膜３０９には、それぞ
れ不純物拡散層３０６または多結晶シリコン膜３０８に
貫通するコンタクト穴３１１が形成されている。
ン膜３０８と第２層間絶縁膜３０９とが形成され、第１
層間絶縁膜３０７と第２層間絶縁膜３０９には、それぞ
れ不純物拡散層３０６または多結晶シリコン膜３０８に
貫通するコンタクト穴３１１が形成されている。
【0006】そして、コンタクト穴３１１の内部及び第２層
間絶縁膜３０９の上層は、金属配線が配設され、それぞ
れ不純物拡散層３０６または多結晶シリコン膜３０８と
電気的に接続される。このように、抵抗素子となる多結
晶シリコン膜３０８と金属配線３１２は、第２層間絶縁
膜３０９に形成されたコンタクト穴３１１を介して接続
される。
間絶縁膜３０９の上層は、金属配線が配設され、それぞ
れ不純物拡散層３０６または多結晶シリコン膜３０８と
電気的に接続される。このように、抵抗素子となる多結
晶シリコン膜３０８と金属配線３１２は、第２層間絶縁
膜３０９に形成されたコンタクト穴３１１を介して接続
される。
【0007】
【発明が解決しようとする課題】このような従来の半導
体装置では、コンタクト穴３１１の開口部分でのみ、金
属配線３１２と多結晶シリコン膜とが接続されているた
め、その接触抵抗が高くなり、製造バラツキが生じやす
くなっている。
体装置では、コンタクト穴３１１の開口部分でのみ、金
属配線３１２と多結晶シリコン膜とが接続されているた
め、その接触抵抗が高くなり、製造バラツキが生じやす
くなっている。
【0008】この問題を解決するために、図４（ｂ）に示す
ように、コンタクト穴の数を増やしたり、また、図３
（ｃ）に示すように、コンタクト穴を大きくするなどの
方法があるが、半導体装置の高集積化、微細化に伴っ
て、このような方法では接触抵抗の低減を図ることは困
難となっている。
ように、コンタクト穴の数を増やしたり、また、図３
（ｃ）に示すように、コンタクト穴を大きくするなどの
方法があるが、半導体装置の高集積化、微細化に伴っ
て、このような方法では接触抵抗の低減を図ることは困
難となっている。
【0009】ここで、上述した抵抗素子と金属配線との接続
ではなく、ゲート電極と金属配線との接続に関してその
接触抵抗を低減する方法が開示されている（特開平９−
３６３５８号公報等参照）。
ではなく、ゲート電極と金属配線との接続に関してその
接触抵抗を低減する方法が開示されている（特開平９−
３６３５８号公報等参照）。
【0010】しかし、この方法は、ゲート電極と金属配線と
を直接接続するために、（ａ）ゲート電極間を絶縁膜で
埋める工程、（ｂ）エッチング等での平坦化、ゲート電
極の頭出しを行う工程、（ｃ）金属配線パターンをゲー
ト電極パターンとは別にパターンニングする工程、が必
要である。
を直接接続するために、（ａ）ゲート電極間を絶縁膜で
埋める工程、（ｂ）エッチング等での平坦化、ゲート電
極の頭出しを行う工程、（ｃ）金属配線パターンをゲー
ト電極パターンとは別にパターンニングする工程、が必
要である。
【0011】メモリ素子等の半導体装置においては、信頼性
向上と共に、工程の削減が重要なテーマであり、この手
法によっては、工程を増やさずに多結晶シリコン膜と金
属配線との接触抵抗の低減を図ることはできない。
向上と共に、工程の削減が重要なテーマであり、この手
法によっては、工程を増やさずに多結晶シリコン膜と金
属配線との接触抵抗の低減を図ることはできない。
【0012】本発明は、上記問題点に鑑みてなされたもので
あって、その主たる目的は、工程数を増やさずに、抵抗
素子とその上層に形成される金属配線との接触抵抗の低
減を図り、抵抗のばらつきによる不良の発生を防止する
ことができる半導体装置及びその製造方法を提供するこ
とにある。
あって、その主たる目的は、工程数を増やさずに、抵抗
素子とその上層に形成される金属配線との接触抵抗の低
減を図り、抵抗のばらつきによる不良の発生を防止する
ことができる半導体装置及びその製造方法を提供するこ
とにある。
【0013】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第１の視点に係る半導体装置は、半導体基
板上に、ゲート電極と不純物拡散層とを有するトランジ
スタと、導電部材からなる抵抗素子と、を含む半導体装
置であって、前記ゲート電極形成と共に、所定の領域に
前記ゲート電極と同一の材料からなる部材を配設し、該
部材により、前記導電部材からなる抵抗素子の両側が、
その断面形状において、基板表面側に押し上げられた形
状とされているものである。
め、本発明の第１の視点に係る半導体装置は、半導体基
板上に、ゲート電極と不純物拡散層とを有するトランジ
スタと、導電部材からなる抵抗素子と、を含む半導体装
置であって、前記ゲート電極形成と共に、所定の領域に
前記ゲート電極と同一の材料からなる部材を配設し、該
部材により、前記導電部材からなる抵抗素子の両側が、
その断面形状において、基板表面側に押し上げられた形
状とされているものである。
【0014】また、本発明に係る半導体装置は、第２の視点
として、半導体基板上に、ゲート電極と不純物拡散層と
を有するトランジスタと、導電部材からなる抵抗素子
と、層間絶縁膜を介して配設された金属配線と、を含む
半導体装置であって、前記ゲート電極形成と共に、所定
の領域に前記ゲート電極と同一の材料からなる部材を配
設し、該部材により、前記導電部材からなる抵抗素子の
内、その断面形状において、基板表面側に押し上げられ
た領域が前記金属配線とコンタクト孔を介さずに接続さ
れている構成としてもよい。
として、半導体基板上に、ゲート電極と不純物拡散層と
を有するトランジスタと、導電部材からなる抵抗素子
と、層間絶縁膜を介して配設された金属配線と、を含む
半導体装置であって、前記ゲート電極形成と共に、所定
の領域に前記ゲート電極と同一の材料からなる部材を配
設し、該部材により、前記導電部材からなる抵抗素子の
内、その断面形状において、基板表面側に押し上げられ
た領域が前記金属配線とコンタクト孔を介さずに接続さ
れている構成としてもよい。
【0015】また、本発明は、第３の視点として、半導体基
板上に、ゲート電極と不純物拡散層とを含むトランジス
タを形成する工程と、導電部材からなる抵抗素子と、層
間絶縁膜を介して金属配線を形成する工程と、を有する
半導体装置の製造方法であって、（ａ）前記ゲート電極
の形成に際し、所定の領域に前記ゲート電極と同一の材
料からなる部材を残留させる工程と、（ｂ）前記ゲート
電極と、前記残留されたゲート電極と同一の材料からな
る部材と、を覆うように形成された第１の層間絶縁膜を
介して、前記半導体基板の法線方向から見て、前記残留
されたゲート電極と同一の材料からなる部材の上にその
端部が重なるように前記導電部材からなる抵抗素子を形
成する工程と、（ｃ）前記導電部材からなる抵抗素子を
覆うように形成された第２の層間絶縁膜を、ＣＭＰ法に
より、前記導電部材の前記端部が露出するまでエッチン
グする工程と、（ｄ）露出した前記導電部材の前記端部
を、シリサイド化処理する工程と、（ｅ）前記シリサイ
ド化した前記導電部材の前記端部に直接接続されるよう
に金属配線を形成する工程と、含む。
板上に、ゲート電極と不純物拡散層とを含むトランジス
タを形成する工程と、導電部材からなる抵抗素子と、層
間絶縁膜を介して金属配線を形成する工程と、を有する
半導体装置の製造方法であって、（ａ）前記ゲート電極
の形成に際し、所定の領域に前記ゲート電極と同一の材
料からなる部材を残留させる工程と、（ｂ）前記ゲート
電極と、前記残留されたゲート電極と同一の材料からな
る部材と、を覆うように形成された第１の層間絶縁膜を
介して、前記半導体基板の法線方向から見て、前記残留
されたゲート電極と同一の材料からなる部材の上にその
端部が重なるように前記導電部材からなる抵抗素子を形
成する工程と、（ｃ）前記導電部材からなる抵抗素子を
覆うように形成された第２の層間絶縁膜を、ＣＭＰ法に
より、前記導電部材の前記端部が露出するまでエッチン
グする工程と、（ｄ）露出した前記導電部材の前記端部
を、シリサイド化処理する工程と、（ｅ）前記シリサイ
ド化した前記導電部材の前記端部に直接接続されるよう
に金属配線を形成する工程と、含む。
【0016】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、トランジスタのゲート
電極（図３（ａ）の２０５）を形成する際に、所定の領
域にゲート電極を構成する材料と同じ材料からなる部
材、即ちダミー電極（図３（ａ）の２０５ａ）を設ける
ことにより、第１の層間絶縁膜（図３（ａ）の２０７）
を介して形成された多結晶シリコン膜（図３（ａ）の２
０８）の端側が基板表面側に押し上げられ、更にその上
に形成された第２の層間絶縁膜（図３（ａ）の２０９）
を研磨ないしエッチングすることにより露出した多結晶
シリコン膜の端部が金属配線（図３（ａ）の２１２）と
コンタクト孔を介さずに接続されてなるものである。
好ましい一実施の形態において、トランジスタのゲート
電極（図３（ａ）の２０５）を形成する際に、所定の領
域にゲート電極を構成する材料と同じ材料からなる部
材、即ちダミー電極（図３（ａ）の２０５ａ）を設ける
ことにより、第１の層間絶縁膜（図３（ａ）の２０７）
を介して形成された多結晶シリコン膜（図３（ａ）の２
０８）の端側が基板表面側に押し上げられ、更にその上
に形成された第２の層間絶縁膜（図３（ａ）の２０９）
を研磨ないしエッチングすることにより露出した多結晶
シリコン膜の端部が金属配線（図３（ａ）の２１２）と
コンタクト孔を介さずに接続されてなるものである。
【0017】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【0018】図１乃至図３は、本発明の一実施例に係る半導
体装置を説明するための図である。図１及び図２は、半
導体装置の製造工程を模式的に説明するための断面図で
あり、図３（ａ）は、図３（ｂ）のＡ−Ａ‘線における
半導体装置の断面図、図３（ｂ）は、半導体装置の平面
図である。
体装置を説明するための図である。図１及び図２は、半
導体装置の製造工程を模式的に説明するための断面図で
あり、図３（ａ）は、図３（ｂ）のＡ−Ａ‘線における
半導体装置の断面図、図３（ｂ）は、半導体装置の平面
図である。
【0019】図１及び図２を参照して本実施例の製造工程に
ついて説明する。まず、図１（ａ）に示すように、半導
体基板１０１上にＭＯＳトランジスタ形成のための素子
分離領域となるフィールド酸化膜１０２を公知のフォト
リソグラフィー技術を用いて形成し、ＭＯＳトランジス
タのゲート絶縁膜１０３及びゲート電極膜１０４を形成
する。
ついて説明する。まず、図１（ａ）に示すように、半導
体基板１０１上にＭＯＳトランジスタ形成のための素子
分離領域となるフィールド酸化膜１０２を公知のフォト
リソグラフィー技術を用いて形成し、ＭＯＳトランジス
タのゲート絶縁膜１０３及びゲート電極膜１０４を形成
する。
【0020】次に、図１（ｂ）に示すように、ゲート電極膜
１０４を公知のフォトリソグラフィー技術を用いてパタ
ーニングし、ゲート電極１０５を形成する。この際、Ｍ
ＯＳトランジスターのゲート電極１０５形成と同時に、
後の工程で、抵抗素子とと金属配線との接続部分となる
領域にもゲート電極膜１０４が残るようにパターニング
し、ゲート電極１０５と同一の材料からなるダミー電極
１０５ａを形成する。
１０４を公知のフォトリソグラフィー技術を用いてパタ
ーニングし、ゲート電極１０５を形成する。この際、Ｍ
ＯＳトランジスターのゲート電極１０５形成と同時に、
後の工程で、抵抗素子とと金属配線との接続部分となる
領域にもゲート電極膜１０４が残るようにパターニング
し、ゲート電極１０５と同一の材料からなるダミー電極
１０５ａを形成する。
【0021】続いて、図１（ｃ）に示すように、第１層間絶
縁膜１０７を堆積し、その上層に抵抗素子となる多結晶
シリコン膜１０８を成長させる。この多結晶シリコン膜
１０８は、イオン注入等の手法により不純物イオンを注
入して所望の抵抗値が得られるように処理した後、公知
のフォトリソグラフィー技術を用いてパターニングす
る。
縁膜１０７を堆積し、その上層に抵抗素子となる多結晶
シリコン膜１０８を成長させる。この多結晶シリコン膜
１０８は、イオン注入等の手法により不純物イオンを注
入して所望の抵抗値が得られるように処理した後、公知
のフォトリソグラフィー技術を用いてパターニングす
る。
【0022】次に、図１（ｄ）に示すように、半導体基板１
０１の全面に第２層間絶縁膜１０９を堆積する。この
時、第２層間絶縁膜１０９の厚さは、窪んだ部分におい
ても多結晶シリコン膜１０８の上面よりも厚くなるよう
に調整する。
０１の全面に第２層間絶縁膜１０９を堆積する。この
時、第２層間絶縁膜１０９の厚さは、窪んだ部分におい
ても多結晶シリコン膜１０８の上面よりも厚くなるよう
に調整する。
【0023】その後、図２（ｅ）に示すように、公知のＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）技術を用いて第２層間絶縁膜１０９の平
坦化を行う。この平坦化は、多結晶シリコン膜１０８の
端部が露出するまで行い、その上層に形成される金属配
線との接触が十分に取れるようにする。
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）技術を用いて第２層間絶縁膜１０９の平
坦化を行う。この平坦化は、多結晶シリコン膜１０８の
端部が露出するまで行い、その上層に形成される金属配
線との接触が十分に取れるようにする。
【0024】次に、図２（ｆ）に示すように、多結晶シリコ
ン膜１０８が露出した部分を高融点金属とのシリサイド
化処理し、低抵抗化を図り、シリサイド層１１０を形成
する。
ン膜１０８が露出した部分を高融点金属とのシリサイド
化処理し、低抵抗化を図り、シリサイド層１１０を形成
する。
【0025】最後に、図２（ｇ）に示すように、不純物拡散
層１０６に貫通するコンタクト穴１１１を設け、全面に
金属を堆積した後、公知のフォトリソグラフィー技術を
用いてパターニングし、金属配線１１２を形成する。こ
の際、多結晶シリコン膜１０８は、シリサイド層１１０
を介して直接金属配線１１２と接続されるため、第２層
間絶縁膜１０９には、コンタクト穴を開ける必要も無
く、かつ接触抵抗の小さい接続が可能となる。
層１０６に貫通するコンタクト穴１１１を設け、全面に
金属を堆積した後、公知のフォトリソグラフィー技術を
用いてパターニングし、金属配線１１２を形成する。こ
の際、多結晶シリコン膜１０８は、シリサイド層１１０
を介して直接金属配線１１２と接続されるため、第２層
間絶縁膜１０９には、コンタクト穴を開ける必要も無
く、かつ接触抵抗の小さい接続が可能となる。
【0026】本実施例の構造について、図３を参照して説明
すると、本実施例に係る半導体装置は、多結晶シリコン
膜２０８からなる抵抗素子領域２１２を有しており、多
結晶シリコン膜２０８の抵抗素子領域２１２の両端に位
置する領域は、その下層に形成されたダミー電極により
基板表面側に押し上げられた形状となっているため、Ｃ
ＭＰによる平坦化により、その表面は露出しており、そ
の上層に形成される金属配線２１２とシリサイド層２１
０を介して接触している。
すると、本実施例に係る半導体装置は、多結晶シリコン
膜２０８からなる抵抗素子領域２１２を有しており、多
結晶シリコン膜２０８の抵抗素子領域２１２の両端に位
置する領域は、その下層に形成されたダミー電極により
基板表面側に押し上げられた形状となっているため、Ｃ
ＭＰによる平坦化により、その表面は露出しており、そ
の上層に形成される金属配線２１２とシリサイド層２１
０を介して接触している。
【0027】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極形成時に、ゲート電極と同一の材料からなる
ダミー電極を設けることにより、抵抗素子となる多結晶
シリコン膜と金属配線とを直接接続することができ、工
程を増加させることなく、接触抵抗のばらつきによる不
良の発生を防止することができるという効果を奏する。
ゲート電極形成時に、ゲート電極と同一の材料からなる
ダミー電極を設けることにより、抵抗素子となる多結晶
シリコン膜と金属配線とを直接接続することができ、工
程を増加させることなく、接触抵抗のばらつきによる不
良の発生を防止することができるという効果を奏する。
【0028】その理由は、下記の通りである。すなわち、ゲ
ート電極２０５を形成する際に、抵抗素子となる多結晶
シリコン膜の両端に位置する領域にダミー電極を設け、
その上層に第１層間絶縁膜を介して多結晶シリコン膜を
形成すると、ダミー電極の厚さ分、多結晶シリコン膜の
両端が基板表面側に押し上げられた形状となる。
ート電極２０５を形成する際に、抵抗素子となる多結晶
シリコン膜の両端に位置する領域にダミー電極を設け、
その上層に第１層間絶縁膜を介して多結晶シリコン膜を
形成すると、ダミー電極の厚さ分、多結晶シリコン膜の
両端が基板表面側に押し上げられた形状となる。
【0029】従って、更に第２層間絶縁膜を堆積後、ＣＭＰ
法により平坦化を施すと、多結晶シリコン膜の両端部分
のみを表面に露出させることができ、その上層に形成す
る金属配線と直接接続することができる。
法により平坦化を施すと、多結晶シリコン膜の両端部分
のみを表面に露出させることができ、その上層に形成す
る金属配線と直接接続することができる。
【0030】また、多結晶シリコン膜両端の表面が露出した
部分を、高融点金属とのシリサイド化処理し、シリサイ
ド層を形成することで、接触抵抗を更に低減することが
可能となり、抵抗素子と金属配線との抵抗のばらつきに
起因する不良の発生を防止することができるからであ
る。
部分を、高融点金属とのシリサイド化処理し、シリサイ
ド層を形成することで、接触抵抗を更に低減することが
可能となり、抵抗素子と金属配線との抵抗のばらつきに
起因する不良の発生を防止することができるからであ
る。
【0031】このように、本発明は、従来の方法と比較し
て、特別な工程を追加する必要は全くなく、従って、工
程を増やすことなく、抵抗素子と金属配線との接触抵抗
を低減できるという効果を有しており、また、コンタク
ト穴を設ける必要がないため、自己整合的に接続領域を
形成することができるため、抵抗素子のパターン縮小が
可能となり、半導体装置の微細化を行うことができると
いう優れた効果を有するものある。
て、特別な工程を追加する必要は全くなく、従って、工
程を増やすことなく、抵抗素子と金属配線との接触抵抗
を低減できるという効果を有しており、また、コンタク
ト穴を設ける必要がないため、自己整合的に接続領域を
形成することができるため、抵抗素子のパターン縮小が
可能となり、半導体装置の微細化を行うことができると
いう優れた効果を有するものある。
【図1】本発明の一実施例の製造工程を工程順に説明す
るための断面図である。
るための断面図である。
【図2】本発明の一実施例の製造工程を工程順に説明す
るための断面図である。
るための断面図である。
【図3】本発明の一実施例に係る半導体装置の構造を説
明するための図であり、図３（ａ）は、図３（ｂ）のＡ
−Ａ‘線における断面図であり、図３（ｂ）は、平面図
である。
明するための図であり、図３（ａ）は、図３（ｂ）のＡ
−Ａ‘線における断面図であり、図３（ｂ）は、平面図
である。
【図4】従来の半導体装置の構造を説明するための図で
あり、図４（ａ）は、図４（ｂ）のＢ−Ｂ‘線における
断面図であり、図４（ｂ）及び図４（ｃ）は、平面図で
ある。
あり、図４（ａ）は、図４（ｂ）のＢ−Ｂ‘線における
断面図であり、図４（ｂ）及び図４（ｃ）は、平面図で
ある。
１０１、２０１、３０１ 半導体基板 １０２、２０２、３０２ フィールド酸化膜 １０３、２０３、３０３ ゲート絶縁膜 １０４ ゲート電極膜 １０５、２０５、３０５ ゲート電極 １０５ａ、２０５ａ ダミー電極 １０６，２０６、３０６ 不純物拡散層 １０７、２０７、３０７ 第１層間絶縁膜 １０８、２０８、３０８ 多結晶シリコン膜 １０９、２０９、３０９ 第２層間絶縁膜 １１０，２１０ シリサイド層 １１１，２１１、３１１ コンタクト穴 １１２，２１２，３１２ 金属配線 ２１３ 抵抗素子領域 ２１４ コンタクトシリサイド領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第１の視点に係る半導体装置は、半導体基
板上に、ゲート電極と不純物拡散層とを有するトランジ
スタと、導電部材からなる抵抗素子と、を含む半導体装
置であって、前記ゲート電極形成と共に、所定の領域に
前記ゲート電極と同一の材料からなる部材を配設し、該
部材により、前記導電部材からなる抵抗素子の両側が、
その断面形状において、基板表面側に押し上げられた形
状とされ、該抵抗素子の両端側に接続領域が設けられて
なる、ているものである。
め、本発明の第１の視点に係る半導体装置は、半導体基
板上に、ゲート電極と不純物拡散層とを有するトランジ
スタと、導電部材からなる抵抗素子と、を含む半導体装
置であって、前記ゲート電極形成と共に、所定の領域に
前記ゲート電極と同一の材料からなる部材を配設し、該
部材により、前記導電部材からなる抵抗素子の両側が、
その断面形状において、基板表面側に押し上げられた形
状とされ、該抵抗素子の両端側に接続領域が設けられて
なる、ているものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、本発明に係る半導体装置は、第２の
視点として、半導体基板上に、ゲート電極と不純物拡散
層とを有するトランジスタと、導電部材からなる抵抗素
子と、層間絶縁膜を介して配設された金属配線と、を含
む半導体装置であって、前記ゲート電極形成と共に、所
定の領域に前記ゲート電極と同一の材料からなる部材を
配設し、該部材により、前記導電部材からなる抵抗素子
の内、その断面形状において、基板表面側に押し上げら
れた領域が、前記抵抗素子の全幅にわたる露出した接続
領域を形成し、前記金属配線と接続されている構成とし
てもよい。
視点として、半導体基板上に、ゲート電極と不純物拡散
層とを有するトランジスタと、導電部材からなる抵抗素
子と、層間絶縁膜を介して配設された金属配線と、を含
む半導体装置であって、前記ゲート電極形成と共に、所
定の領域に前記ゲート電極と同一の材料からなる部材を
配設し、該部材により、前記導電部材からなる抵抗素子
の内、その断面形状において、基板表面側に押し上げら
れた領域が、前記抵抗素子の全幅にわたる露出した接続
領域を形成し、前記金属配線と接続されている構成とし
てもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、本発明は、第３の視点として、半導
体基板上に、ゲート電極と不純物拡散層とを含むトラン
ジスタを形成する工程と、導電部材からなる抵抗素子
と、層間絶縁膜を介して金属配線を形成する工程と、を
有する半導体装置の製造方法であって、（ａ）前記ゲー
ト電極の形成に際し、所定の領域に、前記ゲート電極と
同一の材料からなる部材であって、抵抗素子の幅方向に
おいて、少なくとも該抵抗素子の全幅を覆う大きさの部
材を残留させる工程と、（ｂ）前記ゲート電極と、前記
残留されたゲート電極と同一の材料からなる部材と、を
覆うように形成された第１の層間絶縁膜を介して、前記
半導体基板の法線方向から見て、前記残留されたゲート
電極と同一の材料からなる部材の上にその両端部が重な
るように前記導電部材からなる抵抗素子を形成する工程
と、（ｃ）前記導電部材からなる抵抗素子を覆うように
形成された第２の層間絶縁膜を、ＣＭＰ法により、前記
導電部材の両端側が露出するまでエッチングする工程
と、（ｄ）露出した前記導電部材の両端側を、シリサイ
ド化処理する工程と、（ｅ）前記シリサイド化した前記
導電部材の両端側に金属配線を形成する工程と、含む。
体基板上に、ゲート電極と不純物拡散層とを含むトラン
ジスタを形成する工程と、導電部材からなる抵抗素子
と、層間絶縁膜を介して金属配線を形成する工程と、を
有する半導体装置の製造方法であって、（ａ）前記ゲー
ト電極の形成に際し、所定の領域に、前記ゲート電極と
同一の材料からなる部材であって、抵抗素子の幅方向に
おいて、少なくとも該抵抗素子の全幅を覆う大きさの部
材を残留させる工程と、（ｂ）前記ゲート電極と、前記
残留されたゲート電極と同一の材料からなる部材と、を
覆うように形成された第１の層間絶縁膜を介して、前記
半導体基板の法線方向から見て、前記残留されたゲート
電極と同一の材料からなる部材の上にその両端部が重な
るように前記導電部材からなる抵抗素子を形成する工程
と、（ｃ）前記導電部材からなる抵抗素子を覆うように
形成された第２の層間絶縁膜を、ＣＭＰ法により、前記
導電部材の両端側が露出するまでエッチングする工程
と、（ｄ）露出した前記導電部材の両端側を、シリサイ
ド化処理する工程と、（ｅ）前記シリサイド化した前記
導電部材の両端側に金属配線を形成する工程と、含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】本実施例の構造について、図３を参照して
説明すると、本実施例に係る半導体装置は、多結晶シリ
コン膜２０８からなる抵抗素子領域２１３を有してお
り、多結晶シリコン膜２０８の抵抗素子領域２１３の両
端に位置する領域は、その下層に形成されたダミー電極
により基板表面側に押し上げられた形状となっているた
め、ＣＭＰによる平坦化により、その表面は露出してお
り、その上層に形成される金属配線２１２とシリサイド
層２１０を介して接触している。
説明すると、本実施例に係る半導体装置は、多結晶シリ
コン膜２０８からなる抵抗素子領域２１３を有してお
り、多結晶シリコン膜２０８の抵抗素子領域２１３の両
端に位置する領域は、その下層に形成されたダミー電極
により基板表面側に押し上げられた形状となっているた
め、ＣＭＰによる平坦化により、その表面は露出してお
り、その上層に形成される金属配線２１２とシリサイド
層２１０を介して接触している。
Claims (6)
- 【請求項1】半導体基板上に、ゲート電極と不純物拡散
層とを有するトランジスタと、導電部材からなる抵抗素
子と、を含む半導体装置であって、 前記ゲート電極形成と共に、所定の領域に前記ゲート電
極と同一の材料からなる部材を配設し、該部材により、
前記導電部材からなる抵抗素子の両側が、その断面形状
において、基板表面側に押し上げられた形状とされてい
る、ことを特徴とする半導体装置。 - 【請求項2】半導体基板上に、ゲート電極と不純物拡散
層とを有するトランジスタと、導電部材からなる抵抗素
子と、層間絶縁膜を介して配設された金属配線と、を含
む半導体装置であって、 前記ゲート電極形成と共に、所定の領域に前記ゲート電
極と同一の材料からなる部材を配設し、該部材により、
前記導電部材からなる抵抗素子の内、その断面形状にお
いて、基板表面側に押し上げられた領域が前記金属配線
とコンタクト孔を介さずに接続されている、ことを特徴
とする半導体装置。 - 【請求項3】半導体基板上に、ゲート電極と不純物拡散
層とを含むトランジスタを形成する工程と、導電部材か
らなる抵抗素子を形成する工程と、を含む半導体装置の
製造方法であって、 前記ゲート電極の形成に際し、前記半導体基板の法線方
向から見て、前記導電部材からなる抵抗素子の端側に位
置する領域に前記ゲート電極と同一の材料からなる部材
を残留させる、ことを特徴とする半導体装置の製造方
法。 - 【請求項4】半導体基板上に、ゲート電極と不純物拡散
層とを含むトランジスタを形成する工程と、導電部材か
らなる抵抗素子とを形成する工程、を含む半導体装置の
製造方法であって、 （ａ）前記ゲート電極の形成に際し、所定の領域に前記
ゲート電極と同一の材料からなる部材を残留させる工程
と、 （ｂ）前記ゲート電極と、前記残留されたゲート電極と
同一の材料からなる部材と、を覆うように形成された層
間絶縁膜を介して、前記半導体基板の法線方向から見
て、前記残留されたゲート電極と同一の材料からなる部
材の上にその端部が重なるように前記導電部材からなる
抵抗素子を形成する工程と、を含むことを特徴とする半
導体装置の製造方法。 - 【請求項5】半導体基板上に、ゲート電極と不純物拡散
層とを含むトランジスタを形成する工程と、導電部材か
らなる抵抗素子と、層間絶縁膜を介して金属配線を形成
する工程と、を有する半導体装置の製造方法であって、 （ａ）前記ゲート電極の形成に際し、所定の領域に前記
ゲート電極と同一の材料からなる部材を残留させる工程
と、 （ｂ）前記ゲート電極と、前記残留されたゲート電極と
同一の材料からなる部材と、を覆うように形成された第
１の層間絶縁膜を介して、前記半導体基板の法線方向か
ら見て、前記残留されたゲート電極と同一の材料からな
る部材の上にその端部が重なるように前記導電部材から
なる抵抗素子を形成する工程と、 （ｃ）前記導電部材からなる抵抗素子を覆うように形成
された第２の層間絶縁膜を、ＣＭＰ法により、前記導電
部材の前記端部が露出するまでエッチングする工程と、 （ｄ）露出した前記導電部材の前記端部を、シリサイド
化処理する工程と、 （ｅ）前記シリサイド化した前記導電部材の前記端部に
直接接続されるように金属配線を形成する工程と、含む
ことを特徴とする半導体装置の製造方法。 - 【請求項6】（ａ）半導体基板上に、素子分離のための
フィールド酸化膜を形成する工程と、 （ｂ）前記フィールド酸化膜で分離された領域にゲート
電極を形成すると共に、前記フィールド酸化膜の所定の
領域にゲート電極と同一の材料からなる部材を残留させ
る工程と、 （ｃ）前記ゲート電極の両側に不純物拡散層を形成する
工程と、 （ｄ）前記半導体基板全面に第１の層間絶縁膜を堆積す
る工程と、 （ｅ）前記第１の層間絶縁膜の上層に、前記半導体基板
の法線方向から見て、前記残留されたゲート電極と同一
の材料からなる部材の上にその端部が重なるように前記
導電部材からなる抵抗素子を形成する工程と、 （ｆ）前記半導体基板全面に第２の層間絶縁膜を堆積す
る工程と、 （ｇ）ＣＭＰ法により、前記第２の層間絶縁膜を、前記
導電部材の前記端部が露出するまで研磨して表面の平坦
化を行う工程と、 （ｈ）露出した前記導電部材の前記端部を、シリサイド
化処理する工程と、 （ｉ）前記第１の層間絶縁膜と前記第２の層間絶縁膜を
貫通して前記不純物拡散層に達するコンタクト穴を形成
する工程と、 （ｊ）前記コンタクト穴を介して接続される金属配線と
形成すると共に、前記シリサイド化した前記導電部材の
前記端部に直接接続される金属配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13755998A JP2938028B1 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13755998A JP2938028B1 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2938028B1 JP2938028B1 (ja) | 1999-08-23 |
| JPH11317498A true JPH11317498A (ja) | 1999-11-16 |
Family
ID=15201562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13755998A Expired - Lifetime JP2938028B1 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2938028B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002003458A1 (fr) * | 2000-06-30 | 2002-01-10 | Sony Corporation | Dispositif semi-conducteur et son procede de fabrication |
-
1998
- 1998-05-01 JP JP13755998A patent/JP2938028B1/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002003458A1 (fr) * | 2000-06-30 | 2002-01-10 | Sony Corporation | Dispositif semi-conducteur et son procede de fabrication |
| US6770974B2 (en) | 2000-06-30 | 2004-08-03 | Sony Corporation | Semiconductor device and its manufacturing method |
| KR100814622B1 (ko) | 2000-06-30 | 2008-03-18 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| JP4997682B2 (ja) * | 2000-06-30 | 2012-08-08 | ソニー株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2938028B1 (ja) | 1999-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990518 |